JP2571006B2 - ノギスパターンの形成方法 - Google Patents
ノギスパターンの形成方法Info
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- JP2571006B2 JP2571006B2 JP5326216A JP32621693A JP2571006B2 JP 2571006 B2 JP2571006 B2 JP 2571006B2 JP 5326216 A JP5326216 A JP 5326216A JP 32621693 A JP32621693 A JP 32621693A JP 2571006 B2 JP2571006 B2 JP 2571006B2
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】半導体基板上に金属膜配線を形成
することを含む半導体装置のノギスパターンの形成方法
に関する。
することを含む半導体装置のノギスパターンの形成方法
に関する。
【０００２】
【従来の技術】半導体装置の製造過程において、半導体
回路の高集積化に伴い高精度の重ね合わせ精度をもつ縮
小投影型露光装置が使用される。縮小投影型露光装置で
は半導体基板上に形成されたアライメントマークをレー
ザー光により検出し、つぎのパターンを形成するための
マスクを重ね合わせる。このアライメント精度を補正す
るのに必要とされるノギスパターンはしばしば製品チッ
プ上に存在しない構造を有することがあり、ノギスパタ
ーンより生じるパーティクルにより歩留まりの低下が生
じていた。図６及び図７にＣ．Ｏ．Ｂ（Ｃａｐａｃｉｔ
ｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）型ダイナミックＲ
ＡＭを例に説明する。
回路の高集積化に伴い高精度の重ね合わせ精度をもつ縮
小投影型露光装置が使用される。縮小投影型露光装置で
は半導体基板上に形成されたアライメントマークをレー
ザー光により検出し、つぎのパターンを形成するための
マスクを重ね合わせる。このアライメント精度を補正す
るのに必要とされるノギスパターンはしばしば製品チッ
プ上に存在しない構造を有することがあり、ノギスパタ
ーンより生じるパーティクルにより歩留まりの低下が生
じていた。図６及び図７にＣ．Ｏ．Ｂ（Ｃａｐａｃｉｔ
ｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）型ダイナミックＲ
ＡＭを例に説明する。
【０００３】図６（ａ）に示す領域（Ａ）及び領域
（Ｂ）はそれぞれ、メモリセル領域とノギスパターン形
成領域である。シリコン基板（５０１）上に素子分離領
域（５０２）と、ポリサイドゲート電極（５０３）を形
成する。その後イオン注入法を用いて自己整合的にＮ＋
拡散層領域（５０４）を形成し、第１の層間絶縁膜（５
０５）を全面に成長したのち図６（ｂ）示したようにフ
ォトリソグラフィー膜（５０６）を用いてビットコンタ
クトホール５０７を形成し図６（ｃ）を得る。その後
図７（ｄ）〜（ｆ）に示したようにシリサイド膜をスパ
ッタ法を用いて全面に形成し、フォトリソグラフィー膜
（５０６）を用いて所定のパターンに加工し、ビット線
（５０８）を形成する。全面に第２の層間絶縁膜（５０
９）を形成したのち、ストレージノードコンタクトホー
ル（５１０）をフォトリソグラフィー技術を用いて形成
する。このときノギスパターン形成領域も同時に開口
し、ストレージノードコンタクトホールのノギスパター
ンが完成する。
（Ｂ）はそれぞれ、メモリセル領域とノギスパターン形
成領域である。シリコン基板（５０１）上に素子分離領
域（５０２）と、ポリサイドゲート電極（５０３）を形
成する。その後イオン注入法を用いて自己整合的にＮ＋
拡散層領域（５０４）を形成し、第１の層間絶縁膜（５
０５）を全面に成長したのち図６（ｂ）示したようにフ
ォトリソグラフィー膜（５０６）を用いてビットコンタ
クトホール５０７を形成し図６（ｃ）を得る。その後
図７（ｄ）〜（ｆ）に示したようにシリサイド膜をスパ
ッタ法を用いて全面に形成し、フォトリソグラフィー膜
（５０６）を用いて所定のパターンに加工し、ビット線
（５０８）を形成する。全面に第２の層間絶縁膜（５０
９）を形成したのち、ストレージノードコンタクトホー
ル（５１０）をフォトリソグラフィー技術を用いて形成
する。このときノギスパターン形成領域も同時に開口
し、ストレージノードコンタクトホールのノギスパター
ンが完成する。
【０００４】
【発明が解決しようとする課題】この従来のノギスパタ
ーン形成方法では、ストレージノードコンタクトを開口
した際、ポリサイドゲート電極上及び側壁部まで開口さ
れるため、ポリサイドゲートの側壁から金属膜がはが
れ、パーティクルが発生し、歩留を低下させるという問
題があった。
ーン形成方法では、ストレージノードコンタクトを開口
した際、ポリサイドゲート電極上及び側壁部まで開口さ
れるため、ポリサイドゲートの側壁から金属膜がはが
れ、パーティクルが発生し、歩留を低下させるという問
題があった。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に金属膜配線を形成することを含む半導体装置におい
て、該金属膜をパターニングする工程と前記金属膜をマ
スクとして該金属膜下層膜をパターニングする工程と前
記金属膜を除去する工程を有することを特徴とするノギ
スパターンの形成方法であり、詳しくは、ノギスパター
ン形成領域に二酸化シリコン膜を形成し、ゲート電極形
成時に下地ノギスパターンとなる部分を形成し、次いで
ノギスパターンとなる部分をマスクとして二酸化シリコ
ン膜を選択的にエッチング除去することを特徴とするノ
ギスパターンの形成方法である。
に金属膜配線を形成することを含む半導体装置におい
て、該金属膜をパターニングする工程と前記金属膜をマ
スクとして該金属膜下層膜をパターニングする工程と前
記金属膜を除去する工程を有することを特徴とするノギ
スパターンの形成方法であり、詳しくは、ノギスパター
ン形成領域に二酸化シリコン膜を形成し、ゲート電極形
成時に下地ノギスパターンとなる部分を形成し、次いで
ノギスパターンとなる部分をマスクとして二酸化シリコ
ン膜を選択的にエッチング除去することを特徴とするノ
ギスパターンの形成方法である。
【０００６】
【作用】本発明によれば、金属で形成したノギスパター
ンをマスクにして金属膜の下層にパターンを転写した
後、金属膜をエッチング除去することにより、ノギスパ
ターン部から生じるパーティクルを防止することができ
るものである。
ンをマスクにして金属膜の下層にパターンを転写した
後、金属膜をエッチング除去することにより、ノギスパ
ターン部から生じるパーティクルを防止することができ
るものである。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【実施例１】図１（ａ）に示す領地（Ａ），（Ｂ）はそ
れぞれメモリセル領域とノギスパターン領域である。例
えばＰ型シリコン基板（１０１）上に、ＬＯＣＯＳ法を
用いて素子分離領域（１０２）を形成する。このときノ
ギスパターン領域（Ｂ）にも素子分離領域（１０２）を
形成しておく。その後ＣＶＤ法によりポリシリコン膜を
約１０００Å成長し、スパッタ法を用いてタングステン
シリサイド膜を約１０００Å順次堆積させ、リソグラフ
ィー技術を用いて所定のパターンを形成し、異方性ドラ
イエッチング法によりエッチング除去し、ポリサイドゲ
ート電極（１０３）を得る。このとき、ストレージノー
ドコンタクトホール形成時に使用するノギスパターンを
素子分離領域（１０２）上に同時に形成し図１（ａ）を
得る。
れぞれメモリセル領域とノギスパターン領域である。例
えばＰ型シリコン基板（１０１）上に、ＬＯＣＯＳ法を
用いて素子分離領域（１０２）を形成する。このときノ
ギスパターン領域（Ｂ）にも素子分離領域（１０２）を
形成しておく。その後ＣＶＤ法によりポリシリコン膜を
約１０００Å成長し、スパッタ法を用いてタングステン
シリサイド膜を約１０００Å順次堆積させ、リソグラフ
ィー技術を用いて所定のパターンを形成し、異方性ドラ
イエッチング法によりエッチング除去し、ポリサイドゲ
ート電極（１０３）を得る。このとき、ストレージノー
ドコンタクトホール形成時に使用するノギスパターンを
素子分離領域（１０２）上に同時に形成し図１（ａ）を
得る。
【０００８】イオン注入法により自己整合的にＮ＋拡散
層領域（１０４）を形成したのち、全面に第１の層間絶
縁膜をＣＶＤ法により堆積させる。その後フォトリソグ
ラフィー膜（１０６）を用いてビットコンタクトホール
部及びノギスパターン領域を開口し、図１（ｂ）を得
る。異方性ドライエッチング法を用いて第１の層間絶縁
膜（１０５）をエッチング除去し、ビットコンタクトホ
ール（１０７）を形成する。このとき、ノギスパターン
部（Ｂ）領域は、第１の層間絶縁膜（１０５）と二酸化
シリコン膜で形成した素子分離領域（１０２）を同時に
エッチング除去し、ストレージノードコンタクトホール
用ノギスパターンを下層膜に写転し、図１（ｃ）を得
る。
層領域（１０４）を形成したのち、全面に第１の層間絶
縁膜をＣＶＤ法により堆積させる。その後フォトリソグ
ラフィー膜（１０６）を用いてビットコンタクトホール
部及びノギスパターン領域を開口し、図１（ｂ）を得
る。異方性ドライエッチング法を用いて第１の層間絶縁
膜（１０５）をエッチング除去し、ビットコンタクトホ
ール（１０７）を形成する。このとき、ノギスパターン
部（Ｂ）領域は、第１の層間絶縁膜（１０５）と二酸化
シリコン膜で形成した素子分離領域（１０２）を同時に
エッチング除去し、ストレージノードコンタクトホール
用ノギスパターンを下層膜に写転し、図１（ｃ）を得
る。
【０００９】ビット線を形成するため、スパッタ法を用
いてタングステンシリサイド層を約２０００Å程度堆積
させ、フォトリソグラフィー技術を用いて所定のパター
ンを形成し、図２（ｄ）を得る。異方性ドライエッチン
グ法により、エッチング除去し、ビット線（１０８）を
形成する。このとき、ノギスパターン部（Ｂ）領域はビ
ット線用タングステンシリサイド膜（１０８）及びポリ
サイドゲート電極（１０３）のタングステンシリサイド
層を同時にエッチング除去し、図２（ｅ）を得る。その
後第２の層間絶縁膜（１０９）をＣＶＤ法により堆積さ
せ、フォトリソグラフィー技術を用いてストレージノー
ドコンタクトホール部及びノギスパターン部を開口す
る。異方性ドライエッチング法により、層間絶縁膜をエ
ッチング除去し、図３を得る。ノギスパターン部（Ｂ）
領域では下地ノギスパターンの金属膜、（この実施例で
はポリサイドゲート電極（１０３）のタングステンシリ
サイド層）があらかじめエッチング除去されているた
め、従来の様な金属膜のはがれによるパーティクルの発
生が防止できる。
いてタングステンシリサイド層を約２０００Å程度堆積
させ、フォトリソグラフィー技術を用いて所定のパター
ンを形成し、図２（ｄ）を得る。異方性ドライエッチン
グ法により、エッチング除去し、ビット線（１０８）を
形成する。このとき、ノギスパターン部（Ｂ）領域はビ
ット線用タングステンシリサイド膜（１０８）及びポリ
サイドゲート電極（１０３）のタングステンシリサイド
層を同時にエッチング除去し、図２（ｅ）を得る。その
後第２の層間絶縁膜（１０９）をＣＶＤ法により堆積さ
せ、フォトリソグラフィー技術を用いてストレージノー
ドコンタクトホール部及びノギスパターン部を開口す
る。異方性ドライエッチング法により、層間絶縁膜をエ
ッチング除去し、図３を得る。ノギスパターン部（Ｂ）
領域では下地ノギスパターンの金属膜、（この実施例で
はポリサイドゲート電極（１０３）のタングステンシリ
サイド層）があらかじめエッチング除去されているた
め、従来の様な金属膜のはがれによるパーティクルの発
生が防止できる。
【００１０】
【実施例２】次に第２の実施例を、ＰＲＯＭ（Ｐｒｏｇ
ｒａｍａｂｌｅ−ＲＯＭ）について図４及び図５を用い
て説明する。図４（ａ）に示す領域（Ｃ），（Ｄ），
（Ｅ）はそれぞれメモリセル領域、周辺回路領域、及び
ノギスパターン領域である。シリコン基板（３０１）上
に素子分離領域（３０２）を形成したのち、ＣＶＤ法を
用いて約１０００Å程度のポリシリコン膜を堆積し、リ
ン拡散法によりＮ＋化する。その後 フォトリソグラフ
ィー技術を用いて所定のパターンを形成し、フローティ
ングゲート電極（３０３）を得る。その後 トンネル酸
化膜（３０４）ポリシリコン膜約１０００〜１５００Å
をＣＶＤ法により順次堆積し、スパッタ法によりタング
ステンシリサイド層を約１５００Å程度さらに積層し、
ポリサイド層（３０５）を形成する。フォトリソグラフ
ィー技術を用いてメモリセル部は全面マスクし、周辺回
路部及びノギスパターン部は、所定のパターンを形成
し、図４（ｂ）を得る。異方性ドライエッチング法によ
り、タングステンシリサイド膜、ポリシリコン膜を順次
エッチング除去し、周辺回路部のポリサイドゲート電極
（３０７）を形成して、図４（ｃ）を得る。
ｒａｍａｂｌｅ−ＲＯＭ）について図４及び図５を用い
て説明する。図４（ａ）に示す領域（Ｃ），（Ｄ），
（Ｅ）はそれぞれメモリセル領域、周辺回路領域、及び
ノギスパターン領域である。シリコン基板（３０１）上
に素子分離領域（３０２）を形成したのち、ＣＶＤ法を
用いて約１０００Å程度のポリシリコン膜を堆積し、リ
ン拡散法によりＮ＋化する。その後 フォトリソグラフ
ィー技術を用いて所定のパターンを形成し、フローティ
ングゲート電極（３０３）を得る。その後 トンネル酸
化膜（３０４）ポリシリコン膜約１０００〜１５００Å
をＣＶＤ法により順次堆積し、スパッタ法によりタング
ステンシリサイド層を約１５００Å程度さらに積層し、
ポリサイド層（３０５）を形成する。フォトリソグラフ
ィー技術を用いてメモリセル部は全面マスクし、周辺回
路部及びノギスパターン部は、所定のパターンを形成
し、図４（ｂ）を得る。異方性ドライエッチング法によ
り、タングステンシリサイド膜、ポリシリコン膜を順次
エッチング除去し、周辺回路部のポリサイドゲート電極
（３０７）を形成して、図４（ｃ）を得る。
【００１１】次にフォトリソグラフィー技術を用いて所
定のパターンを形成し、図５（ｄ）を得る。このとき周
辺回路領域はマスクし、ノギスパターン領域は開口して
おく。異方性ドライエッチング法を用いて、タングステ
ンシリサイド膜、ポリシリコン膜及びトンネル酸化膜、
フローティングゲート電極用をポリシリコン膜と順次エ
ッチング除去して、メモリセルゲート電極（３１０）を
形成する。このときノギスパターン領域では、タングス
テンシリサイド膜、ポリシリコン膜、及びトンネル酸化
膜は全てエッチング除去され、メモリセル部のフローテ
ィングゲート電極用ポリシリコン膜をエッチング除去す
る際シリコン基板（３０１）にそのノギスパターンが転
写され、図５（ｅ）を得る。これにより、ノギスパター
ン部より、金属膜が除去され、はがれによるパーティク
ルの発生を防止することができる。
定のパターンを形成し、図５（ｄ）を得る。このとき周
辺回路領域はマスクし、ノギスパターン領域は開口して
おく。異方性ドライエッチング法を用いて、タングステ
ンシリサイド膜、ポリシリコン膜及びトンネル酸化膜、
フローティングゲート電極用をポリシリコン膜と順次エ
ッチング除去して、メモリセルゲート電極（３１０）を
形成する。このときノギスパターン領域では、タングス
テンシリサイド膜、ポリシリコン膜、及びトンネル酸化
膜は全てエッチング除去され、メモリセル部のフローテ
ィングゲート電極用ポリシリコン膜をエッチング除去す
る際シリコン基板（３０１）にそのノギスパターンが転
写され、図５（ｅ）を得る。これにより、ノギスパター
ン部より、金属膜が除去され、はがれによるパーティク
ルの発生を防止することができる。
【００１２】
【発明の効果】以上、説明したように本発明によれば、
金属で形成したノギスパターンをその下層に転写し、金
属膜を除去することによりノギスパターン部より生じる
パーティクルを防止し、歩留が向上するという効果を奏
するものである。
金属で形成したノギスパターンをその下層に転写し、金
属膜を除去することによりノギスパターン部より生じる
パーティクルを防止し、歩留が向上するという効果を奏
するものである。
【図１】本発明の第１の実施例の工程（ａ）〜（ｃ）の
図。
図。
【図２】本発明の第１の実施例の［図１］に続く工程
（ｄ）（ｅ）の図。
（ｄ）（ｅ）の図。
【図３】本発明の第１の実施例の完成図。
【図４】本発明の第２の実施例の工程（ａ）〜（ｃ）の
図。
図。
【図５】本発明の第２の実施例の［図４］に続く工程
（ｄ）の図。及び（ｅ）は本発明の第２の実施例の完成
図。
（ｄ）の図。及び（ｅ）は本発明の第２の実施例の完成
図。
【図６】従来例の工程（ａ）〜（ｃ）
【図７】従来例の工程（ｄ）〜（ｆ）
１０１、３０１、５０１ シリコン基板 １０２、３０２、５０２ 素子分離領域 １０３、５０３ ポリサイドゲート電極 ３０３ フローティングゲート電極 １０４、５０４、３０８ Ｎ＋拡散層領域 １０５、５０５ 第１の層間絶縁膜 １０６、５０６、３０６ フォトリソグラフィー膜 １０７、５０７ ビットコンタクトホール １０８、５０８ ビット線 １０９、５０９ 第２の層間絶縁膜 １１０、５１０ ストレージノードコンタクトホール ３０４ トンネル酸化膜 ３０７ 周辺回路領域のゲート電極 ３１０ メモリセルゲート電極
Claims (2)
- 【請求項１】 半導体基板上に金属膜配線を形成するこ
とを含む半導体装置において、該金属膜をパターニング
する工程と前記金属膜をマスクとして該金属膜下層膜を
パターニングする工程と前記金属膜を除去する工程を有
することを特徴とするノギスパターンの形成方法。 - 【請求項２】 ノギスパターン形成領域に二酸化シリコ
ン膜を形成し、ゲート電極形成時に下地ノギスパターン
となる部分を形成し、次いでノギスパターンとなる部分
をマスクとして二酸化シリコン膜を選択的にエッチング
除去することを特徴とする請求項１に記載のノギスパタ
ーンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326216A JP2571006B2 (ja) | 1993-11-30 | 1993-11-30 | ノギスパターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326216A JP2571006B2 (ja) | 1993-11-30 | 1993-11-30 | ノギスパターンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153680A JPH07153680A (ja) | 1995-06-16 |
| JP2571006B2 true JP2571006B2 (ja) | 1997-01-16 |
Family
ID=18185292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326216A Expired - Fee Related JP2571006B2 (ja) | 1993-11-30 | 1993-11-30 | ノギスパターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571006B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000277425A (ja) * | 1999-03-26 | 2000-10-06 | Nec Corp | 電子線描画方法とその装置 |
-
1993
- 1993-11-30 JP JP5326216A patent/JP2571006B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153680A (ja) | 1995-06-16 |
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|---|---|---|---|
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