JP3457223B2

JP3457223B2 - 半導体装置

Info

Publication number: JP3457223B2
Application number: JP20911799A
Authority: JP
Inventors: 和彦高田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-07-23
Filing date: 1999-07-23
Publication date: 2003-10-14
Anticipated expiration: 2019-07-23
Also published as: JP2001036014A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
さらに詳しくは、高信頼性を有すると共にメモリロジッ
ク混載プロセスにおいても整合性の良い容量素子を備え
た半導体装置に関するものである。

【０００２】

【従来の技術】近年、高集積化が進む半導体装置におい
て、メモリやロジック回路及びアナログ回路などを混載
するシステムＬＳＩ化が進められ、より高機能でかつ低
コストな装置が要求されている。この中で、特にフラッ
シュメモリやアナログ回路やマイクロコンピュータがワ
ンチップ化され、顧客プログラムの変更が容易にできる
システムＬＳＩが求められ、研究開発が進められてい
る。

【０００３】このようなシステムＬＳＩでは、通常フラ
ッシュメモリセルはフローティングゲート上にコントロ
ールゲートが積層された構造を取るため、システムＬＳ
Ｉ化されたチップにおいても、ダブルゲート構造を有す
ることになる。一方、高精度なアナログ回路において
は、素子分離膜で半導体基板から下部電極を分離するこ
とによって低ノイズが実現可能な２層多結晶シリコン構
造を有する容量素子が用いられる。ここで、フラッシュ
メモリセルが混載されたＬＳＩにおいては初めから２層
多結晶シリコン構造を有しているため、コントロールゲ
ート及びフローティングゲートをそれぞれ容量素子の電
極と同時に形成することも考えられた。

【０００４】しかし、２層多結晶シリコン構造を形成す
る場合には、プロセス上における以下の問題を解決する
必要がある。その一つは、上部電極形成時に下部電極脇
にサイドウォール状に上部電極材が残ってしまい短絡を
招くおそれがあるという問題である。また他の問題は、
上部電極を配線層へ接続するため素子分離膜上に引き出
すと、半導体基板と上部電極との間で寄生容量が発生し
てしまうということである。

【０００５】そこで、このような問題の解決のため以下
のような構造を有する容量素子が考案されている。図１
は、従来の２層多結晶シリコン構造を有する容量素子を
備えた半導体装置の構成を示す図である。なお、図１
（ｂ），（ｃ）はそれぞれ、図１（ａ）のＡ・Ａ線、Ｂ
・Ｂ線に沿って紙面に垂直に断面を切り出したときの構
造を示す。図１（ａ）〜（ｃ）に示されるように、この
半導体装置は容量部１０とロジック部２０とを含み、容
量部１０はシリコン基板１上に形成された素子分離膜３
と、素子分離膜３の上に形成された下部電極５と、下部
電極５の上に形成されたＯＮＯ膜７と、ＯＮＯ膜７の上
に形成された上部電極シリコン層９と、上部電極シリコ
ン層９の上に形成された上部電極シリサイド層１１と、
上部電極シリサイド層１１及び下部電極５の上に層間絶
縁膜１９を介して形成された配線層２１と、配線層２１
と上部電極シリサイド層１１とを接続する上部電極コン
タクト１３と、配線層２１と下部電極５とを接続する下
部電極コンタクト１５とを含む。

【０００６】また、ロジック部２０はトランジスタＴｒ
と、トランジスタＴｒの上に層間絶縁膜１９を介して形
成された配線層２１と、配線層２１とトランジスタＴｒ
のゲートとを接続するゲートコンタクト１７とを含む。
このような構成を有する半導体装置においては、製造工
程において下部電極５のわきに上部電極材を残さないよ
うにするため、下部電極５のパターニングよりも先に上
部電極をパターニングし、その後に下部電極５をパター
ニングする。

【０００７】この結果、上部電極形成時には下部電極５
以下の層はフラットで段差がないため、上記のようにエ
ッチング後において不要な上部電極材が下部電極５周辺
に残存してしまうことが回避される。ただし、このよう
な効果を得るためには、下部電極５上に上部電極の全て
が形成される構造であることが必要であり、その結果必
然的に上部電極コンタクト１３は下部電極５の上に形成
されることになる。

【０００８】しかしながら、このレイアウトは上部電極
コンタクト１３が下部電極５の上に形成されるため、上
記の寄生容量を生じてしまうという問題は回避されるも
のの、上部電極コンタクト１３は下部電極５等の膜厚の
分だけシリコン基板１上の面からみて非常に高い位置に
形成されることになる。従って、化学機械研磨（ＣＭ
Ｐ）等によって層間絶縁膜１９が完全に平坦化された場
合において、上部電極のコンタクトホールが形成される
時には、ロジック部２０におけるゲートのコンタクトホ
ールに比べ下部電極５等の段差分だけオーバーエッチが
かかるため、容量素子に大きなダメージを与えてしま
う。

【０００９】また、低抵抗化のため上部電極が上部電極
シリサイド層１１と上部電極シリコン層９との２層構造
を有する場合、微細化が進んで上部電極シリサイド層１
１が薄膜化されると、上記のオーバーエッチにより上部
電極シリサイド層１１をコンタクトホールが突き抜けコ
ンタクト抵抗が不安定になるという潜在的な問題もあ
る。

【００１０】

【発明が解決しようとする課題】本発明は上述の問題を
解消するためになされたもので、プロセス上で受けるダ
メージが回避されることによって信頼性が高められた容
量素子を備えた半導体装置を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】上記の目的は、半導体基
板上に形成された容量素子を有する半導体装置であっ
て、該容量素子は、半導体基板上に形成され少なくとも
二つの領域において膜厚が異なる素子分離膜と、素子分
離膜上に形成された下部電極と、下部電極上に所定の距
離隔てて形成された第一の配線層と、下部電極のうち素
子分離膜の第一の領域上に形成された第一の部分と第一
の配線層とを接続する第一のコンタクトと、膜厚が第一
の領域より薄い素子分離膜の第二の領域上に形成された
下部電極の第二の部分に対向して設けられた上部電極
と、上部電極上に所定の距離隔てて形成された第二の配
線層と、上部電極と第二の配線層とを接続する第二のコ
ンタクトとを備えたことを特徴とする半導体装置を提供
することによって達成される。

【００１２】ここで、上記素子分離膜は、半導体基板が
熱酸化してできる酸化膜とすることができる。また、上
部電極と下部電極とは共にポリシリコンとしても共にア
モルファスシリコンとしても、また、上部電極はポリシ
リコンとシリサイドとの積層構造をなし、下部電極はポ
リシリコンからなるものとしてもよい。また、上部電極
はアモルファスシリコンとシリサイドとの積層構造をな
し、下部電極はアモルファスシリコンとしても良いし、
上部電極はポリシリコンからなり、下部電極はポリシリ
コンとシリサイドとの積層構造としても良く、あるい
は、上部電極はアモルファスシリコンからなり、下部電
極はアモルファスシリコンとシリサイドとの積層構造を
なすものとしてもよい。

【００１３】また、上記半導体装置は、上記半導体基板
上に形成され下部電極と同じ組成からなるフローティン
グゲートを有するフラッシュメモリセルをさらに備えた
ものとすることができる。また、上記半導体装置は、上
記半導体基板上に形成され上部電極と同じ組成からなる
コントロールゲートを有するフラッシュメモリセルをさ
らに備えたものとすることもできる。本発明において
は、容量素子の第二のコンタクトは、素子分離膜の第一
の領域より膜厚が薄い第二の領域上に形成された上部電
極に接続されるため、製造プロセスにおけるコンタクト
ホール形成時のエッチングダメージを回避することがで
きる。

【００１４】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。本発明の実施の形態に
係る半導体装置の製造工程を、図２及び図３を参照して
説明する。

【００１５】まず、図２（ａ）に示されるように、シリ
コン基板１上に厚さ３０Å程度まで熱酸化膜２を成長さ
せる。次に、図２（ｂ）に示されるように、熱酸化膜２
の上に素子分離の為の窒化膜４を、ＣＶＤ法によって厚
さ約１１５ｎｍまで形成する。次に、図２（ｃ）に示さ
れるように、窒化膜４をパターニングしエッチングする
ことにより、シリコン基板１上で素子分離膜３を厚く形
成する領域の熱酸化膜２をシリコン基板１上から取り除
く。そして、該構造を有するシリコン基板１を酸素雰囲
気中に１０００℃の状態で１時間置き、さらに１１２５
℃の状態で３時間置いてアニ―ルすることにより、図２
（ｄ）に示されるように、半導体基板を熱酸化してでき
る熱酸化膜３を約２９０ｎｍの厚さまで成長させる。

【００１６】次に、図２（ｅ）に示されるように、容量
素子を形成する容量部１０の窒化膜４だけをフォトエッ
チングにより選択的に取り除く。従って、フラッシュメ
モリセルが形成されるフラッシュ部３０とロジック回路
が形成されるロジック部２０とに形成された窒化膜４は
シリコン基板１上に残される。そして、該構造を有する
シリコン基板１を酸素雰囲気中に１０００℃の状態で１
時間置き、さらに１１２５℃の状態で２時間置いてアニ
―ルすることにより、図２（ｆ）に示されるように、容
量部１０の熱酸化膜３だけを成長させる。ここで、容量
部１０の熱酸化膜３のうち薄く形成する部分の厚さは約
２５０ｎｍとし、厚く形成する部分の厚さは約４００ｎ
ｍとされる。

【００１７】その後、フラッシュ部３０とロジック部２
０の窒化膜４及び熱酸化膜２を取り除いた後、フラッシ
ュ部３０の素子形成領域に厚さが約１０ｎｍのトンネル
酸化膜６を熱酸化法により形成する。次に、図２（ｆ）
に示されるように、厚さ約９０ｎｍのアモルファスシリ
コン膜５を形成する。なお，このアモルファスシリコン
膜５は容量部１０において容量素子の下部電極５を構成
し、フラッシュ部３０においてはフラッシュメモリセル
のフローティングゲートを構成する。そして、イオン注
入法又は熱拡散法により上記のアモルファスシリコン膜
５にリンを混入し、上記フローティングゲート及び下部
電極５のシート抵抗を約４００Ωまで低減する。ここ
で、上記のリンは上記アモルファスシリコン膜５を成長
させる際に同時に混入させてもよい。

【００１８】次に、上記のアモルファスシリコン膜５の
上に薄膜ＨＴＯ（High TemperatureOxide）を約７ｎｍ
の厚さまで成長させ、さらにその上に約１０ｎｍの厚さ
の窒化膜を形成する。そして、該窒化膜の表面をウェッ
ト雰囲気中で酸化することによりＯＮＯ膜７を形成す
る。この後、図２（ｆ）に示されるように、容量部１０
とフラッシュ部３０とをマスクして、ロジック部２０だ
けのＯＮＯ膜７と上記アモルファスシリコン膜５及びト
ンネル酸化膜６をエッチングにより除去する。なお、こ
れによりロジック部２０の素子形成領域ではシリコン基
板１の表面が露出する。

【００１９】そこで、ロジック部２０の素子形成領域に
おけるシリコン基板１の表面に、熱酸化膜８を約１０ｎ
ｍの厚さまで成長させる。なお、容量部１０とフラッシ
ュ部３０とはＯＮＯ膜７で覆われているため、熱酸化膜
８は成長しない。次に、図３（ｇ）に示されるように、
容量部１０とフラッシュ部３０及びロジック部２０の全
領域にアモルファスシリコン膜９をＣＶＤ法により約１
２０ｎｍの厚さまで成長させる。そして、上記アモルフ
ァスシリコン膜５と同様な方法によってアモルファスシ
リコン膜９にリンを混入してシート抵抗を約３００Ωま
で低減する。

【００２０】さらに、ＣＶＤ法によってアモルファスシ
リコン膜９上に、約１５０ｎｍの厚さを有する高融点の
金属シリサイド膜１１と約１２５ｎｍの厚さを有するSi
O₂からなる保護絶縁膜１２を形成する。次に、リソグラ
フィ技術によりフラッシュ部３０のコントロールゲート
とロジック部２０に形成されるトランジスタのゲート及
び容量部１０の上部電極をパターニングする。その後、
図３（ｈ）に示されるように、容量部１０とフラッシュ
部３０、そしてロジック部２０においてそれぞれＯＮＯ
膜７までエッチングする。ここで、容量部１０の上部電
極はアモルファスシリコン膜５の上におけるエッチング
により形成されるため、下地に段差があるような場合に
エッチングの結果残存してしまう部分は生じない。

【００２１】次に、再度リソグラフィ技術により、ロジ
ック部２０全体をレジストによってマスクし、容量部１
０においては下部電極５のパターンをマスクする。ま
た、フラッシュ部３０においてはコントロールゲート上
の保護絶縁膜１２がマスクの役割を果たす。そして、ア
モルファスシリコン膜５をエッチングすることによっ
て、フラッシュ部３０ではフラッシュメモリセルのフロ
ーティングゲートが形成され、容量部１０では下部電極
５が形成される。なお、この時ロジック部２０はレジス
トによりマスクされているためエッチングはなされな
い。

【００２２】次に、図３（ｉ）に示されるように、フラ
ッシュメモリセルのソース／ドレイン拡散領域３２を形
成する為、５０ｋｅＶで加速されたＡｓ⁺を４×１０¹⁵
ｃｍ ^-2の密度でシリコン基板１へイオン注入する。そし
て、フラッシュメモリのソース線を形成する為、フラッ
シュメモリセルのソース拡散領域に６０ｋｅＶで加速さ
れたＰ⁺を２×１０¹⁴ｃｍ^-2の密度でイオン注入する。

【００２３】そして、その後ロジック部２０に形成され
たトランジスタのＬＤＤ領域２３を形成する為、Ｎチャ
ネルトランジスタにおいては６０ｋｅＶで加速されたＰ
⁺を４×１０¹³ｃｍ^-2の密度でシリコン基板１へイオン
注入し、Ｐチャネルトランジスタにおいては６０ｋｅＶ
で加速されたＢＦ₂ ⁺を１×１０¹³ｃｍ^-2の密度でシリ
コン基板１へイオン注入する。

【００２４】その後、図３（ｉ）に示されるように、Ｃ
ＶＤ酸化膜を約１７０ｎｍの厚さまで成長させてエッチ
バックを行うことにより、サイドウォール１８，２２，
３１を形成する。その後、図３（ｊ）に示されるよう
に、ロジック部２０に形成されたトランジスタ及びフラ
ッシュメモリセルのソース／ドレイン拡散領域２４，３
４を形成するため、Ｎチャネル形においては６０ｋｅＶ
で加速されたＡｓ⁺を３×１０¹⁵ｃｍ^-2の密度でシリコ
ン基板１へイオン注入し、Ｐチャネル形においては４０
ｋｅＶで加速されたＢＦ₂ ⁺を４×１０¹⁵ｃｍ^-2の密度
でシリコン基板１へイオン注入する。

【００２５】その後、ソース／ドレイン拡散領域２４，
３４を活性化するため、窒素ガス雰囲気中において１０
００℃の状態で１０秒間のランプアニ―ル法によるアニ
―ルが行われる。そして、図３（ｊ）に示された層間絶
縁膜１９を形成するため、ＣＶＤ法により酸化膜を約１
５５０ｎｍの厚さまで成長させ、ＣＭＰにより層間絶縁
膜１９を約６５０ｎｍエッチバックし、バルク層の平坦
化を行う。

【００２６】その後、各素子と配線層２１とを接続する
ためにコンタクトホールのパターニングが行われ、エッ
チングによりコンタクトホールが開孔される。ここで、
図３（ｋ），（ｌ）はそれぞれ、図３（ｊ）のＣ・Ｃ
線、Ｄ・Ｄ線に沿って紙面に垂直に図３（ｊ）の断面を
切り出したときの構造を示すが、この図３（ｊ）〜
（ｌ）で示された上部コンタクト１３のために形成され
るコンタクトホールの深さと、下部電極コンタクト１５
やゲートコンタクト１７のために形成されるコンタクト
ホールの深さとの差は、下地の素子分離膜３が下部電極
５と同等に薄くされているため従来より短縮される。

【００２７】これより、上部コンタクト１３のためのコ
ンタクトホールを形成する時においてエッチングダメー
ジが軽減されるため、信頼性がより高い容量素子が形成
された半導体装置を得ることができる。また、さらには
上部コンタクト１３のために形成されるコンタクトホー
ルの深さは、下部電極コンタクト１５やゲートコンタク
ト１７のために形成されるコンタクトホールの深さとほ
ぼ等しくされるため、コンタクトホール形成時のエッチ
ング条件が容易に設定できる。

【００２８】また上記のように、容量素子の下部電極５
とフラッシュメモリセルのフローティングゲートとは共
に、一度に形成されるアモルファスシリコン膜５から切
り出すことによってそれぞれシリコン基板１上に設けら
れ、同様に、容量素子の上部電極とフラッシュメモリセ
ルのコントロールゲートとは共に、アモルファスシリコ
ン膜９及び金属シリサイド膜１１から切り出すことによ
ってそれぞれシリコン基板１上に設けられるため、高精
度の容量素子をフラッシュメモリセルと混載する場合に
おいても整合性の良いプロセスを実現できる。

【００２９】なお、上記の説明では上部電極シリサイド
層１１はＣＶＤ法にて成長させたが、高融点を有する金
属をスパッタし熱処理を施すことにより自己整合的に成
長させてもよい。また、上記においては容量素子の上部
電極や下部電極５をポリシリコンからなるものとするこ
ともできる。

【００３０】また、上記において、容量素子の上部電極
シリコン層９をアモルファスシリコンの代わりにポリシ
リコンからなるものとすることもできる。また、上記に
おいて、容量素子の下部電極５をアモルファスシリコン
の代わりにポリシリコンとシリサイドとの積層構造をな
すものとすることもできる。また、上記において、容量
素子の上部電極はアモルファスシリコンからなり、容量
素子の下部電極５はアモルファスシリコンとシリサイド
との積層構造をなすものとすることもできる。

【００３１】

【発明の効果】上述の如く、本発明によれば、容量素子
の第二のコンタクトは、素子分離膜の第一の領域より膜
厚が薄い第二の領域上に形成された上部電極に接続さ
れ、製造プロセスにおけるコンタクトホール形成時のエ
ッチングダメージが回避されるため、信頼性が高められ
た容量素子を備えた半導体装置を得ることができる。

【図面の簡単な説明】

【図１】従来の２層多結晶シリコン構造を有する容量素
子を備えた半導体装置の構成を示す図である。

【図２】本発明の実施の形態に係る半導体装置の製造工
程を示す図である。

【図３】本発明の実施の形態に係る半導体装置の製造工
程を図２に続けて示す図である。

【符号の説明】

１シリコン基板２，８熱酸化膜３素子分離膜４窒化膜５下部電極（アモルファスシリコン膜）６トンネル酸化膜７ＯＮＯ膜９上部電極シリコン層（アモルファスシリコン膜）１０容量部１１上部電極シリサイド層（金属シリサイド膜）１２保護絶縁膜１３上部電極コンタクト１５下部電極コンタクト１７ゲートコンタクト１８，２２，３１サイドウォール１９層間絶縁膜２０ロジック部２１配線層２３ＬＤＤ領域２４，３２，３４ソース／ドレイン拡散領域３０フラッシュ部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成された容量素子を有
する半導体装置であって、前記容量素子は、前記半導体基板上に形成され、少なくとも二つの領域に
おいて膜厚が異なる素子分離膜と、前記素子分離膜上に形成された下部電極と、前記下部電極上に所定の距離隔てて形成された第一の配
線層と、前記下部電極のうち前記素子分離膜の第一の領域上に形
成された第一の部分と前記第一の配線層とを接続する第
一のコンタクトと、膜厚が前記第一の領域より薄い前記素子分離膜の第二の
領域上に形成された前記下部電極の第二の部分に対向し
て設けられた上部電極と、前記上部電極上に所定の距離隔てて形成された第二の配
線層と、前記上部電極と前記第二の配線層とを接続する第二のコ
ンタクトとを備えたことを特徴とする半導体装置。
【請求項２】前記素子分離膜は、前記半導体基板が熱
酸化してできる酸化膜である請求項１に記載の半導体装
置。
【請求項３】前記上部電極はポリシリコンとシリサイ
ドとの積層構造をなし、前記下部電極はポリシリコンか
らなる請求項１に記載の半導体装置。
【請求項４】前記上部電極はポリシリコンからなり、
前記下部電極はポリシリコンとシリサイドとの積層構造
をなす請求項１に記載の半導体装置。
【請求項５】前記半導体基板上に形成され、前記下部
電極と同じ組成からなるフローティングゲートを有する
フラッシュメモリセルをさらに備えた請求項１に記載の
半導体装置。
【請求項６】前記半導体基板上に形成され、前記上部
電極と同じ組成からなるコントロールゲートを有するフ
ラッシュメモリセルをさらに備えた請求項１に記載の半
導体装置。