JP2000260890A - 不揮発性メモリ及びその製造方法 - Google Patents
不揮発性メモリ及びその製造方法Info
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Abstract
(57)【要約】
【課題】埋込拡散層を用いた不揮発性メモリのソース・
ドレインの電気抵抗を下げるためのシリサイド化を行う
に際し、浮遊ゲート上層のゲート絶縁膜の膜厚を均一に
形成することができる不揮発性メモリ及びその製造方法
の提供。 【解決手段】Ｐ型半導体基板上に第１のゲート絶縁膜
（図３の３）と浮遊ゲート（図３の４）と第２のゲート
絶縁膜（図３の５）と制御ゲート下層膜（図３の６）と
シリコン酸化膜（図３の３３）とをこの順に積層し、所
定の形状にパターニング後、該積層膜の側面にサイドウ
ォール（図３の１１）を形成し、積層膜及びサイドウォ
ールに対して自己整合的に形成したソース／ドレインの
表面にシリサイド層形成後にシリコン酸化膜を除去する
ことにより、シリサイド化工程による浮遊ゲート及び第
２のゲート絶縁膜の損傷を防止する。
ドレインの電気抵抗を下げるためのシリサイド化を行う
に際し、浮遊ゲート上層のゲート絶縁膜の膜厚を均一に
形成することができる不揮発性メモリ及びその製造方法
の提供。 【解決手段】Ｐ型半導体基板上に第１のゲート絶縁膜
（図３の３）と浮遊ゲート（図３の４）と第２のゲート
絶縁膜（図３の５）と制御ゲート下層膜（図３の６）と
シリコン酸化膜（図３の３３）とをこの順に積層し、所
定の形状にパターニング後、該積層膜の側面にサイドウ
ォール（図３の１１）を形成し、積層膜及びサイドウォ
ールに対して自己整合的に形成したソース／ドレインの
表面にシリサイド層形成後にシリコン酸化膜を除去する
ことにより、シリサイド化工程による浮遊ゲート及び第
２のゲート絶縁膜の損傷を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ及び
その製造方法に関し、特に、ソース、ドレインのシリサ
イド層形成に用いて好適とされる不揮発性メモリ及びそ
の製造方法に関する。
その製造方法に関し、特に、ソース、ドレインのシリサ
イド層形成に用いて好適とされる不揮発性メモリ及びそ
の製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリでは、面積を小さくする
事が重要な要素の一つとなっており、この目的達成のた
めに、通常、ビット線とソース線を埋込拡散層により形
成する手法が採用されている。図１にその平面図を、図
５に断面図を示す。図１に示すように、ソース２２及び
ドレイン２３が埋め込み拡散層として図面上の上下方向
に走り、隣接するセルのソース、ドレインを接続し、更
にソース２２はソース線、ドレイン２３はビット線とし
て振る舞う。
事が重要な要素の一つとなっており、この目的達成のた
めに、通常、ビット線とソース線を埋込拡散層により形
成する手法が採用されている。図１にその平面図を、図
５に断面図を示す。図１に示すように、ソース２２及び
ドレイン２３が埋め込み拡散層として図面上の上下方向
に走り、隣接するセルのソース、ドレインを接続し、更
にソース２２はソース線、ドレイン２３はビット線とし
て振る舞う。
【０００３】上記した不揮発性メモリの製造方法の一例
を図６の工程断面図を用いて説明する。図６（ａ）に示
すように、既知の手法によりＰ型半導体基板１の表面に
素子分離領域２を形成した後、第１のゲート絶縁膜３と
して、例えば、厚さ１０ｎｍのシリコン酸化膜を形成
し、更に素子全面に、例えば、不純物としてリンを導入
した厚さ１００ｎｍの多結晶シリコン膜３１を成長す
る。
を図６の工程断面図を用いて説明する。図６（ａ）に示
すように、既知の手法によりＰ型半導体基板１の表面に
素子分離領域２を形成した後、第１のゲート絶縁膜３と
して、例えば、厚さ１０ｎｍのシリコン酸化膜を形成
し、更に素子全面に、例えば、不純物としてリンを導入
した厚さ１００ｎｍの多結晶シリコン膜３１を成長す
る。
【０００４】続いて図６（ｂ）に示すように、多結晶シ
リコン膜３１を浮遊ゲート４としてパターニングする。
その幅はチャネル長に等しく形成される。この時、隣接
するセル間の多結晶シリコン膜３１を残し、浮遊ゲート
４がつながる様に形成する。その後、浮遊ゲート４をマ
スクとして、例えば、イオン注入法により５×１０15ｃ
ｍ-2のヒ素をソース領域、ドレイン領域の半導体基板表
面に導入して、ソース８及びドレイン９を浮遊ゲート４
に対して自己整合的に形成する。
リコン膜３１を浮遊ゲート４としてパターニングする。
その幅はチャネル長に等しく形成される。この時、隣接
するセル間の多結晶シリコン膜３１を残し、浮遊ゲート
４がつながる様に形成する。その後、浮遊ゲート４をマ
スクとして、例えば、イオン注入法により５×１０15ｃ
ｍ-2のヒ素をソース領域、ドレイン領域の半導体基板表
面に導入して、ソース８及びドレイン９を浮遊ゲート４
に対して自己整合的に形成する。
【０００５】続いて図６（ｃ）に示すように、ソース８
及びドレイン９表面に絶縁膜としてシリコン酸化膜１２
を形成する。この時、浮遊ゲート４の表面を露出させ
る。この様なシリコン酸化膜１２を形成する手法とし
て、例えば、素子全面に既知のＣＶＤ法によりシリコン
酸化膜を成長した後、エッチバックにより浮遊ゲート４
の表面を露出させることがある。
及びドレイン９表面に絶縁膜としてシリコン酸化膜１２
を形成する。この時、浮遊ゲート４の表面を露出させ
る。この様なシリコン酸化膜１２を形成する手法とし
て、例えば、素子全面に既知のＣＶＤ法によりシリコン
酸化膜を成長した後、エッチバックにより浮遊ゲート４
の表面を露出させることがある。
【０００６】その後、浮遊ゲート４の表面に第２のゲー
ト絶縁膜５として、例えば、ＣＶＤ法により形成したシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層
膜を形成する。続いて、素子全面に制御ゲート２１の材
料として、例えば、多結晶シリコン膜とシリコンとタン
グステンの共晶膜の積層膜を形成した後、制御ゲート２
１として所望の形状にパターニングすることにより、図
５の形状を得る。
ト絶縁膜５として、例えば、ＣＶＤ法により形成したシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層
膜を形成する。続いて、素子全面に制御ゲート２１の材
料として、例えば、多結晶シリコン膜とシリコンとタン
グステンの共晶膜の積層膜を形成した後、制御ゲート２
１として所望の形状にパターニングすることにより、図
５の形状を得る。
【０００７】しかし、上述したような埋込拡散層を用い
ると、拡散層の電気抵抗が高いため、十分な読み出し電
流が得られないと言う問題点がある。この問題を解決す
るために、例えば、埋め込み拡散層の表面をチタン、コ
バルト等の金属でシリサイド化して、電気抵抗を低減す
る方法が考えられる。シリサイド化の方法として、サリ
サイド法があるが、図５の従来の構造では、制御ゲート
２１が埋め込み拡散層の上層を直交するため、埋込拡散
層の表面のシリサイド化は埋込拡散層をシリコン酸化膜
等の絶縁膜で埋め込む前に行う必要がある。
ると、拡散層の電気抵抗が高いため、十分な読み出し電
流が得られないと言う問題点がある。この問題を解決す
るために、例えば、埋め込み拡散層の表面をチタン、コ
バルト等の金属でシリサイド化して、電気抵抗を低減す
る方法が考えられる。シリサイド化の方法として、サリ
サイド法があるが、図５の従来の構造では、制御ゲート
２１が埋め込み拡散層の上層を直交するため、埋込拡散
層の表面のシリサイド化は埋込拡散層をシリコン酸化膜
等の絶縁膜で埋め込む前に行う必要がある。
【０００８】この場合、以下のような工程が考えられ
る。浮遊ゲート４及びソース８・ドレイン９の形成後、
通常のサリサイド工程で行われるように、浮遊ゲート４
側面のシリサイド化を防ぐために、浮遊ゲート４側面に
シリコン酸化膜のサイドウォールを形成する。その後、
スパッタ法により、例えば、コバルト膜を形成した後、
ランプ加熱装置により加熱することにより、コバルトと
ソース８・ドレイン９のシリコン層を反応させ、シリサ
イド層を形成する。
る。浮遊ゲート４及びソース８・ドレイン９の形成後、
通常のサリサイド工程で行われるように、浮遊ゲート４
側面のシリサイド化を防ぐために、浮遊ゲート４側面に
シリコン酸化膜のサイドウォールを形成する。その後、
スパッタ法により、例えば、コバルト膜を形成した後、
ランプ加熱装置により加熱することにより、コバルトと
ソース８・ドレイン９のシリコン層を反応させ、シリサ
イド層を形成する。
【０００９】
【発明が解決しようとする課題】上述した従来のプロセ
スでは、ソース８、ドレイン９のシリサイド化と同時に
浮遊ゲート４の表面にもコバルトシリサイドが形成され
るので、第２のゲート絶縁膜５を形成する前にこれを除
去する必要があるため、埋込拡散層の表面を酸化膜で埋
め込んだ後に、ドライエッチングにより除去する必要が
ある。
スでは、ソース８、ドレイン９のシリサイド化と同時に
浮遊ゲート４の表面にもコバルトシリサイドが形成され
るので、第２のゲート絶縁膜５を形成する前にこれを除
去する必要があるため、埋込拡散層の表面を酸化膜で埋
め込んだ後に、ドライエッチングにより除去する必要が
ある。
【００１０】しかしながら、浮遊ゲート４の多結晶シリ
コン膜のシリコンと粒界のシリコン酸化膜のエッチング
レートの差から、浮遊ゲート４表面の凹凸が顕在化し、
この表面に第２のゲート絶縁膜を形成すると局所的に膜
厚の薄いところが生じ、メモリデバイス動作時に、この
膜厚が薄い領域に電界が集中し、電気的ストレスによる
リーク電流の増加、或いは絶縁破壊等の問題を生じるた
め、従来の製造方法でソース８・ドレイン９表面をシリ
サイド化することは困難であった。
コン膜のシリコンと粒界のシリコン酸化膜のエッチング
レートの差から、浮遊ゲート４表面の凹凸が顕在化し、
この表面に第２のゲート絶縁膜を形成すると局所的に膜
厚の薄いところが生じ、メモリデバイス動作時に、この
膜厚が薄い領域に電界が集中し、電気的ストレスによる
リーク電流の増加、或いは絶縁破壊等の問題を生じるた
め、従来の製造方法でソース８・ドレイン９表面をシリ
サイド化することは困難であった。
【００１１】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、埋込拡散層を用いた不
揮発性メモリのソース・ドレインの電気抵抗を下げるた
めのシリサイド化を行うに際し、浮遊ゲート上層のゲー
ト絶縁膜の膜厚を均一に形成することができる不揮発性
メモリ及びその製造方法を提供することにある。
のであって、その主たる目的は、埋込拡散層を用いた不
揮発性メモリのソース・ドレインの電気抵抗を下げるた
めのシリサイド化を行うに際し、浮遊ゲート上層のゲー
ト絶縁膜の膜厚を均一に形成することができる不揮発性
メモリ及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、基板上に第１のゲ
ート絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲ
ートに対して自己整合的に形成されたソース／ドレイン
と、前記浮遊ゲート上層に第２のゲート絶縁膜を介して
形成された制御ゲートと、を少なくとも有する不揮発性
メモリにおいて、前記制御ゲートが、異なる材料からな
る制御ゲート上層膜と制御ゲート下層膜とにより構成さ
れるものである。
に、本発明は、第１の視点において、基板上に第１のゲ
ート絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲ
ートに対して自己整合的に形成されたソース／ドレイン
と、前記浮遊ゲート上層に第２のゲート絶縁膜を介して
形成された制御ゲートと、を少なくとも有する不揮発性
メモリにおいて、前記制御ゲートが、異なる材料からな
る制御ゲート上層膜と制御ゲート下層膜とにより構成さ
れるものである。
【００１３】本発明は、第２の視点において、基板上に
第１のゲート絶縁膜と浮遊ゲートと第２のゲート絶縁膜
と制御ゲート下層膜とがこの順に積層され、所定の形状
にパターニングされた前記積層膜に対して自己整合的に
ソース／ドレインが形成され、前記ソース／ドレインの
うち、前記積層膜の側面に設けたサイドウォールに覆わ
れていない領域の表面にシリサイド層が形成され、前記
制御ゲート下層膜の上に制御ゲート上層膜が配設されて
いるものである。
第１のゲート絶縁膜と浮遊ゲートと第２のゲート絶縁膜
と制御ゲート下層膜とがこの順に積層され、所定の形状
にパターニングされた前記積層膜に対して自己整合的に
ソース／ドレインが形成され、前記ソース／ドレインの
うち、前記積層膜の側面に設けたサイドウォールに覆わ
れていない領域の表面にシリサイド層が形成され、前記
制御ゲート下層膜の上に制御ゲート上層膜が配設されて
いるものである。
【００１４】本発明は、第３の視点において、不揮発性
メモリの製造方法を提供する。該製造方法は、（ａ）基
板上に第１のゲート絶縁膜と浮遊ゲートと第２のゲート
絶縁膜と制御ゲート下層膜とをこの順に積層する工程
と、（ｂ）前記積層膜を所定の形状にパターニングする
工程と、（ｃ）パターニングされた前記積層膜の側面に
サイドウォールを形成する工程と、（ｄ）前記積層膜及
び前記サイドウォールに対して自己整合的にソース／ド
レインを形成する工程と、（ｅ）前記ソース／ドレイン
表面にシリサイド層を形成する工程と、（ｆ）基板全面
に層間絶縁膜を形成後エッチバックを行い、前記制御ゲ
ート下層膜の表面を露出させる工程と、（ｇ）前記制御
ゲート下層膜の上に制御ゲート上層膜を配設する工程
と、を含むものである。
メモリの製造方法を提供する。該製造方法は、（ａ）基
板上に第１のゲート絶縁膜と浮遊ゲートと第２のゲート
絶縁膜と制御ゲート下層膜とをこの順に積層する工程
と、（ｂ）前記積層膜を所定の形状にパターニングする
工程と、（ｃ）パターニングされた前記積層膜の側面に
サイドウォールを形成する工程と、（ｄ）前記積層膜及
び前記サイドウォールに対して自己整合的にソース／ド
レインを形成する工程と、（ｅ）前記ソース／ドレイン
表面にシリサイド層を形成する工程と、（ｆ）基板全面
に層間絶縁膜を形成後エッチバックを行い、前記制御ゲ
ート下層膜の表面を露出させる工程と、（ｇ）前記制御
ゲート下層膜の上に制御ゲート上層膜を配設する工程
と、を含むものである。
【００１５】
【発明の実施の形態】本発明に係る不揮発性メモリの製
造方法は、その好ましい一実施の形態において、Ｐ型半
導体基板上に第１のゲート絶縁膜（図３の３）と浮遊ゲ
ート（図３の４）と第２のゲート絶縁膜（図３の５）と
制御ゲート下層膜（図３の６）とシリコン酸化膜（図３
の３３）とをこの順に積層し、所定の形状にパターニン
グ後、該積層膜の側面にサイドウォール（図３の１１）
を形成し、積層膜及びサイドウォールに対して自己整合
的に形成したソース／ドレインの表面にシリサイド層形
成後にシリコン酸化膜を除去することにより、シリサイ
ド化工程による浮遊ゲート及び第２のゲート絶縁膜の損
傷を防止するものである。
造方法は、その好ましい一実施の形態において、Ｐ型半
導体基板上に第１のゲート絶縁膜（図３の３）と浮遊ゲ
ート（図３の４）と第２のゲート絶縁膜（図３の５）と
制御ゲート下層膜（図３の６）とシリコン酸化膜（図３
の３３）とをこの順に積層し、所定の形状にパターニン
グ後、該積層膜の側面にサイドウォール（図３の１１）
を形成し、積層膜及びサイドウォールに対して自己整合
的に形成したソース／ドレインの表面にシリサイド層形
成後にシリコン酸化膜を除去することにより、シリサイ
ド化工程による浮遊ゲート及び第２のゲート絶縁膜の損
傷を防止するものである。
【００１６】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の一実施例について、図１乃
至図４を参照して以下に説明する。図１は、不揮発性メ
モリの平面図であり、図２は、本発明の一実施例に係る
不揮発性メモリの構造を説明するための図であり、図１
のＡ−Ａ′線に沿った断面図である。また、図３は本実
施例に係る不揮発性メモリの製造工程を模式的に説明す
るための工程断面図であり、図４はその上面図である。
詳細に説明すべく、本発明の一実施例について、図１乃
至図４を参照して以下に説明する。図１は、不揮発性メ
モリの平面図であり、図２は、本発明の一実施例に係る
不揮発性メモリの構造を説明するための図であり、図１
のＡ−Ａ′線に沿った断面図である。また、図３は本実
施例に係る不揮発性メモリの製造工程を模式的に説明す
るための工程断面図であり、図４はその上面図である。
【００１７】まず、不揮発性メモリの構成について図１
を参照して説明すると、埋込拡散層によるソース２２及
びドレイン２３が、図面上の上下方向に走っている。制
御ゲート２１がワード線としてソース２２及びドレイン
２３と直交している。ソース２２、ドレイン２３間のチ
ャネル領域の上方には浮遊ゲート４がある。そして、隣
接するセル間には素子分離領域が形成されている。
を参照して説明すると、埋込拡散層によるソース２２及
びドレイン２３が、図面上の上下方向に走っている。制
御ゲート２１がワード線としてソース２２及びドレイン
２３と直交している。ソース２２、ドレイン２３間のチ
ャネル領域の上方には浮遊ゲート４がある。そして、隣
接するセル間には素子分離領域が形成されている。
【００１８】次に、本実施例の不揮発性メモリの構造に
ついて図２を参照して説明すると、ソース８とドレイン
９に挟まれたチャネル領域の上方に下から順次第１のゲ
ート絶縁膜３、浮遊ゲート４、第２のゲート絶縁膜５、
制御ゲート下層６が同一平面形状で形成され、更にその
上に制御ゲート上層７が形成されてワード線として機能
している。第１のゲート絶縁膜３、浮遊ゲート４、第２
のゲート絶縁膜５、制御ゲート下層６の側面には、例え
ばシリコン酸化膜からなるサイドウォール１１が形成さ
れている。そして、ソース８及びドレイン９の表面には
シリサイド層１０が形成されている。
ついて図２を参照して説明すると、ソース８とドレイン
９に挟まれたチャネル領域の上方に下から順次第１のゲ
ート絶縁膜３、浮遊ゲート４、第２のゲート絶縁膜５、
制御ゲート下層６が同一平面形状で形成され、更にその
上に制御ゲート上層７が形成されてワード線として機能
している。第１のゲート絶縁膜３、浮遊ゲート４、第２
のゲート絶縁膜５、制御ゲート下層６の側面には、例え
ばシリコン酸化膜からなるサイドウォール１１が形成さ
れている。そして、ソース８及びドレイン９の表面には
シリサイド層１０が形成されている。
【００１９】このような構造の不揮発性メモリの製造方
法について図３を参照して説明する。まず、図３（ａ）
に示すように、Ｐ型半導体基板１の表面に、例えば、Ｌ
ＯＣＯＳ法により素子分離領域２を形成した後、Ｐ型半
導体基板１の表面に第１のゲート絶縁膜３として熱酸化
法により、例えば、１０ｎｍ厚程度のシリコン酸化膜を
形成する。続いて、素子全面に下から順次浮遊ゲートと
なる多結晶シリコン膜３１、第２のゲート絶縁膜５、制
御ゲート下層となる多結晶シリコン膜３２を形成する。
法について図３を参照して説明する。まず、図３（ａ）
に示すように、Ｐ型半導体基板１の表面に、例えば、Ｌ
ＯＣＯＳ法により素子分離領域２を形成した後、Ｐ型半
導体基板１の表面に第１のゲート絶縁膜３として熱酸化
法により、例えば、１０ｎｍ厚程度のシリコン酸化膜を
形成する。続いて、素子全面に下から順次浮遊ゲートと
なる多結晶シリコン膜３１、第２のゲート絶縁膜５、制
御ゲート下層となる多結晶シリコン膜３２を形成する。
【００２０】多結晶シリコン膜３１は、例えば、厚さ１
０ｎｍ程度で、形成後イオン注入法によりリンを導入し
て電気抵抗を低減している。また、第２のゲート絶縁膜
５は、例えば、ＣＶＤ法によって形成したシリコン酸化
膜／シリコン窒化膜／シリコン酸化膜の積層膜であり、
多結晶シリコン膜３２は、例えば、１０ｎｍ程度の膜厚
で、オキシ塩化リン雰囲気中の熱処理によってリンを導
入し電気抵抗を低減している。また、その後の工程で制
御ゲート下層の表面がシリサイド化することを防ぐため
に、例えば、１００ｎｍ厚程度のシリコン酸化膜３３を
形成する。
０ｎｍ程度で、形成後イオン注入法によりリンを導入し
て電気抵抗を低減している。また、第２のゲート絶縁膜
５は、例えば、ＣＶＤ法によって形成したシリコン酸化
膜／シリコン窒化膜／シリコン酸化膜の積層膜であり、
多結晶シリコン膜３２は、例えば、１０ｎｍ程度の膜厚
で、オキシ塩化リン雰囲気中の熱処理によってリンを導
入し電気抵抗を低減している。また、その後の工程で制
御ゲート下層の表面がシリサイド化することを防ぐため
に、例えば、１００ｎｍ厚程度のシリコン酸化膜３３を
形成する。
【００２１】続いて、図３（ｂ）に示すように、第１の
ゲート絶縁膜３、多結晶シリコン膜３１、第２のゲート
絶縁膜５、多結晶シリコン膜３２、シリコン酸化膜３３
をチャネル長の幅にパターニングし、浮遊ゲートと制御
ゲート下層６を形成する。この時、図４の平面図に示す
ように、図中で上下に隣接するメモリセル間の浮遊ゲー
ト４、第２のゲート絶縁膜５、制御ゲート下層６は残
し、イオン注入法を用いて浮遊ゲート４に対して自己整
合的にソースとドレインを形成する。
ゲート絶縁膜３、多結晶シリコン膜３１、第２のゲート
絶縁膜５、多結晶シリコン膜３２、シリコン酸化膜３３
をチャネル長の幅にパターニングし、浮遊ゲートと制御
ゲート下層６を形成する。この時、図４の平面図に示す
ように、図中で上下に隣接するメモリセル間の浮遊ゲー
ト４、第２のゲート絶縁膜５、制御ゲート下層６は残
し、イオン注入法を用いて浮遊ゲート４に対して自己整
合的にソースとドレインを形成する。
【００２２】次に、図３（ｃ）に示すように、第１のゲ
ート絶縁膜３、浮遊ゲート４、第２のゲート絶縁膜５、
制御ゲート下層６、シリコン酸化膜３３の側面に、例え
ば、シリコン酸化膜のサイドウォール１１を形成する。
このサイドウォール１１を利用して、ソース、ドレイン
構造をＬＤＤ構造にすることも可能である。その後、制
御ゲート下層６の上方にシリコン酸化膜３３を残しなが
らソース８及びドレイン９の表面のシリコンを露出さ
せ、その後、素子全面に、例えば、スパッタ法によりコ
バルト膜を形成し、更にランプ加熱装置を用いて熱処理
を行い、ソース８及びドレイン９の表面をシリサイド化
し、シリサイド層１０を形成する。
ート絶縁膜３、浮遊ゲート４、第２のゲート絶縁膜５、
制御ゲート下層６、シリコン酸化膜３３の側面に、例え
ば、シリコン酸化膜のサイドウォール１１を形成する。
このサイドウォール１１を利用して、ソース、ドレイン
構造をＬＤＤ構造にすることも可能である。その後、制
御ゲート下層６の上方にシリコン酸化膜３３を残しなが
らソース８及びドレイン９の表面のシリコンを露出さ
せ、その後、素子全面に、例えば、スパッタ法によりコ
バルト膜を形成し、更にランプ加熱装置を用いて熱処理
を行い、ソース８及びドレイン９の表面をシリサイド化
し、シリサイド層１０を形成する。
【００２３】この時、制御ゲート下層の表面にもシリサ
イド層が形成されるが、これは後のプロセスで除去す
る。その後、アンモニアと過酸化水素水の混合液等によ
り、サイドウォール１１とシリコン酸化膜３３表面に残
ったコバルト膜を除去する。
イド層が形成されるが、これは後のプロセスで除去す
る。その後、アンモニアと過酸化水素水の混合液等によ
り、サイドウォール１１とシリコン酸化膜３３表面に残
ったコバルト膜を除去する。
【００２４】その後、素子全面に、例えば、ＣＶＤ法に
よりシリコン酸化膜を成長した後、これをエッチバック
して、ソース及びドレインの上方をシリコン酸化膜１２
で埋め、且つ制御ゲート下層６の表面を露出させる。続
いて、制御ゲート下層の表面に形成されたシリサイド層
を除去し、素子全面に制御ゲート上層の材料として、例
えば、多結晶シリコン膜とシリコンとタングステンの共
晶膜を形成した後、隣接するメモリセル間の制御ゲート
上層、制御ゲート下層、第２のゲート絶縁膜、浮遊ゲー
トを除去することにより、図２の構造を得る。
よりシリコン酸化膜を成長した後、これをエッチバック
して、ソース及びドレインの上方をシリコン酸化膜１２
で埋め、且つ制御ゲート下層６の表面を露出させる。続
いて、制御ゲート下層の表面に形成されたシリサイド層
を除去し、素子全面に制御ゲート上層の材料として、例
えば、多結晶シリコン膜とシリコンとタングステンの共
晶膜を形成した後、隣接するメモリセル間の制御ゲート
上層、制御ゲート下層、第２のゲート絶縁膜、浮遊ゲー
トを除去することにより、図２の構造を得る。
【００２５】本実施例による不揮発性メモリの製造方法
では、浮遊ゲート４の上方に、第２のゲート絶縁膜５、
制御ゲート下層６を形成し、チャネル長に成型した後、
ソース８、ドレイン９を形成し、その表面をシリサイド
化するという工程を採用しているので、浮遊ゲート４の
表面はシリサイド化されることがない。そのため、シリ
サイド化された浮遊ゲート４表面のシリサイド層を除去
することにより、その表面の凹凸が増加し第２のゲート
絶縁膜５の信頼性が低下するという問題が生じることが
なく、ソース８、ドレイン９の表面の電気抵抗を確実に
低減することができるという利点が得られる。
では、浮遊ゲート４の上方に、第２のゲート絶縁膜５、
制御ゲート下層６を形成し、チャネル長に成型した後、
ソース８、ドレイン９を形成し、その表面をシリサイド
化するという工程を採用しているので、浮遊ゲート４の
表面はシリサイド化されることがない。そのため、シリ
サイド化された浮遊ゲート４表面のシリサイド層を除去
することにより、その表面の凹凸が増加し第２のゲート
絶縁膜５の信頼性が低下するという問題が生じることが
なく、ソース８、ドレイン９の表面の電気抵抗を確実に
低減することができるという利点が得られる。
【００２６】上記実施例において、制御ゲート下層６と
なる多結晶シリコン膜３２の上方にシリコン酸化膜３３
を形成したが、これをシリコン窒化膜に変えることもで
き、また、この膜がなくても良い。この場合は制御ゲー
ト下層６の表面がシリサイド化されるが、シリコン酸化
膜でソース８、ドレイン９の上方を埋め込み、エッチバ
ックを行って制御ゲート下層６表面が露出した際にエッ
チングにより除去することができる。なお、制御ゲート
下層６表面のシリサイド層を除去しても、その上層には
制御ゲート上層７を積層するので問題が生じることはな
く、第２のゲート絶縁膜５の信頼性に何ら影響を及ぼす
ことはない。
なる多結晶シリコン膜３２の上方にシリコン酸化膜３３
を形成したが、これをシリコン窒化膜に変えることもで
き、また、この膜がなくても良い。この場合は制御ゲー
ト下層６の表面がシリサイド化されるが、シリコン酸化
膜でソース８、ドレイン９の上方を埋め込み、エッチバ
ックを行って制御ゲート下層６表面が露出した際にエッ
チングにより除去することができる。なお、制御ゲート
下層６表面のシリサイド層を除去しても、その上層には
制御ゲート上層７を積層するので問題が生じることはな
く、第２のゲート絶縁膜５の信頼性に何ら影響を及ぼす
ことはない。
【００２７】また、本実施例では、制御ゲート下層６と
して多結晶シリコン膜を、制御ゲート上層７として多結
晶シリコン膜とシリコンとタングステンの共晶膜の積層
膜を用いたが、本発明は上記実施例に限定されるもので
はなく、制御ゲート下層６として多結晶シリコン膜とシ
リコンとタングステンの共晶膜の積層膜を、制御ゲート
上層７としてシリコンとタングステンの共晶の単層膜又
はタングステンのみを用いることもできる。
して多結晶シリコン膜を、制御ゲート上層７として多結
晶シリコン膜とシリコンとタングステンの共晶膜の積層
膜を用いたが、本発明は上記実施例に限定されるもので
はなく、制御ゲート下層６として多結晶シリコン膜とシ
リコンとタングステンの共晶膜の積層膜を、制御ゲート
上層７としてシリコンとタングステンの共晶の単層膜又
はタングステンのみを用いることもできる。
【００２８】このように、本実施例によれば、浮遊ゲー
トの上層に第２のゲート絶縁膜５、制御ゲート下層６、
シリコン酸化膜３３を積層し、自己整合的にソース８及
びドレイン９を形成後、その表面にシリサイド層を形成
するため、浮遊ゲート４表面にシリサイド層が形成され
ることがなく、シリサイド層の除去により第２のゲート
絶縁膜の信頼性が低下することない。
トの上層に第２のゲート絶縁膜５、制御ゲート下層６、
シリコン酸化膜３３を積層し、自己整合的にソース８及
びドレイン９を形成後、その表面にシリサイド層を形成
するため、浮遊ゲート４表面にシリサイド層が形成され
ることがなく、シリサイド層の除去により第２のゲート
絶縁膜の信頼性が低下することない。
【００２９】また、制御ゲートを下層及び上層の２回に
分けて形成するため、制御ゲートの材料の選択範囲が広
がり、ワード線としての制御ゲートにタングステン配線
を用いることができる。その場合、シリコンとタングス
テンの共晶を用いる場合に比べて電気抵抗を低減するこ
とできる。
分けて形成するため、制御ゲートの材料の選択範囲が広
がり、ワード線としての制御ゲートにタングステン配線
を用いることができる。その場合、シリコンとタングス
テンの共晶を用いる場合に比べて電気抵抗を低減するこ
とできる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
浮遊ゲートの表面にシリサイド層を形成することなく、
ソース、ドレインの表面をシリサイド化することができ
るので、浮遊ゲート表面のシリサイドの除去により第２
のゲート絶縁膜の信頼性を低下させることなく、ソー
ス、ドレインの電気抵抗を低減することができるという
効果を奏する。
浮遊ゲートの表面にシリサイド層を形成することなく、
ソース、ドレインの表面をシリサイド化することができ
るので、浮遊ゲート表面のシリサイドの除去により第２
のゲート絶縁膜の信頼性を低下させることなく、ソー
ス、ドレインの電気抵抗を低減することができるという
効果を奏する。
【００３１】その理由は、本発明では、浮遊ゲートの上
層に第２のゲート絶縁膜、制御ゲート下層、シリコン酸
化膜を形成・パターニングし、自己整合的にソース及び
ドレインを形成後、ソース及びドレイン表面にチタン或
いはコバルト等のシリサイド層を形成しているため、シ
リサイド化に際し浮遊ゲートが露出せず、従って浮遊ゲ
ート表面にシリサイド層が形成されることがないからで
ある。また、制御ゲート下層表面のシリサイド層は、後
の工程でエッチングにより除去する事ができるからであ
る。
層に第２のゲート絶縁膜、制御ゲート下層、シリコン酸
化膜を形成・パターニングし、自己整合的にソース及び
ドレインを形成後、ソース及びドレイン表面にチタン或
いはコバルト等のシリサイド層を形成しているため、シ
リサイド化に際し浮遊ゲートが露出せず、従って浮遊ゲ
ート表面にシリサイド層が形成されることがないからで
ある。また、制御ゲート下層表面のシリサイド層は、後
の工程でエッチングにより除去する事ができるからであ
る。
【００３２】また、制御ゲートを下層及び上層の２回に
分けて形成するため、制御ゲートの材料の選択範囲が広
がり、ワード線としての制御ゲートにタングステン配線
を用いることができ、従来に比べて電気抵抗を低減する
ことできるという効果も有する。
分けて形成するため、制御ゲートの材料の選択範囲が広
がり、ワード線としての制御ゲートにタングステン配線
を用いることができ、従来に比べて電気抵抗を低減する
ことできるという効果も有する。
【図１】不揮発性メモリの構成を説明するための平面図
である。
である。
【図２】本発明の一実施例に係る不揮発性メモリの構造
を模式的に説明するための断面図である。
を模式的に説明するための断面図である。
【図３】本発明の一実施例に係る不揮発性メモリの製造
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
【図４】本発明の一実施例に係る不揮発性メモリの構成
を説明するための平面図である。
を説明するための平面図である。
【図５】従来の不揮発性メモリの構造を示す断面図であ
る。
る。
【図６】従来の不揮発性メモリの製造方法を示す工程断
面図である。
面図である。
１ ｐ型半導体基板 ２ 素子分離 ３ 第１のゲート絶縁膜 ４ 浮遊ゲート ５ 第２のゲート絶縁膜 ６ 制御ゲート下層 ７ 制御ゲート上層 ８ ソース ９ ドレイン １０ シリサイド層 １１ サイドウォール １２ シリコン酸化膜 ２１ 制御ゲート ２２ 埋込拡散層（ソース） ２３ 埋込拡散層（ドレイン） ３１ 多結晶シリコン膜 ３２ 多結晶シリコン膜 ３３ シリコン酸化膜
フロントページの続き Ｆターム(参考） 5F001 AA25 AA43 AA63 AB08 AD13 AD15 AD17 AF06 AF07 AG21 AG30 5F040 DA10 DA19 FA05 FA06 FA08 FB01 FB04 5F083 EP02 EP23 EP62 EP63 EP67 GA02 JA35 JA39 JA53 PR33
Claims (9)
- 【請求項１】基板上に第１のゲート絶縁膜を介して形成
された浮遊ゲートと、該浮遊ゲートに対して自己整合的
に形成されたソース／ドレインと、前記浮遊ゲート上層
に第２のゲート絶縁膜を介して形成された制御ゲート
と、を少なくとも有する不揮発性メモリにおいて、 前記制御ゲートが、異なる材料からなる制御ゲート上層
膜と制御ゲート下層膜とにより構成されることを特徴と
する不揮発性メモリ。 - 【請求項２】基板上に第１のゲート絶縁膜と浮遊ゲート
と第２のゲート絶縁膜と制御ゲート下層膜とがこの順に
積層され、所定の形状にパターニングされた前記積層膜
に対して自己整合的にソース／ドレインが形成され、前
記ソース／ドレインのうち、前記積層膜の側面に設けた
サイドウォールに覆われていない領域の表面にシリサイ
ド層が形成され、前記制御ゲート下層膜の上に制御ゲー
ト上層膜が配設されていることを特徴とする不揮発性メ
モリ。 - 【請求項３】前記制御ゲート下層膜が多結晶シリコン膜
からなり、前記制御ゲート上層膜が多結晶シリコン、シ
リコン及びタングステンの共晶膜からなることを特徴と
する請求項１又は２に記載の不揮発性メモリ。 - 【請求項４】前記制御ゲート下層膜が多結晶シリコン、
シリコン及びタングステンの共晶膜からなり、前記制御
ゲート上層膜がシリコンとタングステンの共晶膜からな
ることを特徴とする請求項１又は２に記載の不揮発性メ
モリ。 - 【請求項５】前記制御ゲート下層膜が多結晶シリコン、
シリコン及びタングステンの共晶膜からなり、前記制御
ゲート上層膜がタングステンからなることを特徴とする
請求項１又は２に記載の不揮発性メモリ。 - 【請求項６】（ａ）基板上に第１のゲート絶縁膜と浮遊
ゲートと第２のゲート絶縁膜と制御ゲート下層膜とをこ
の順に積層する工程と、 （ｂ）前記積層膜を所定の形状にパターニングする工程
と、 （ｃ）パターニングされた前記積層膜の側面にサイドウ
ォールを形成する工程と、 （ｄ）前記積層膜及び前記サイドウォールに対して自己
整合的にソース／ドレインを形成する工程と、 （ｅ）前記ソース／ドレイン表面にシリサイド層を形成
する工程と、 （ｆ）基板全面に層間絶縁膜を形成後エッチバックを行
い、前記制御ゲート下層膜の表面を露出させる工程と、 （ｇ）前記制御ゲート下層膜の上に制御ゲート上層膜を
配設する工程と、を含むことを特徴とする不揮発性メモ
リの製造方法。 - 【請求項７】前記制御ゲート下層膜が多結晶シリコン膜
からなり、前記制御ゲート上層膜が多結晶シリコン、シ
リコン及びタングステンの共晶膜からなることを特徴と
する請求項６記載の不揮発性メモリの製造方法。 - 【請求項８】前記制御ゲート下層膜が多結晶シリコン、
シリコン及びタングステンの共晶膜からなり、前記制御
ゲート上層膜がシリコンとタングステンの共晶膜からな
ることを特徴とする請求項６記載の不揮発性メモリの製
造方法。 - 【請求項９】前記制御ゲート下層膜が多結晶シリコン、
シリコン及びタングステンの共晶膜からなり、前記制御
ゲート上層膜がタングステンからなることを特徴とする
請求項６記載の不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066792A JP2000260890A (ja) | 1999-03-12 | 1999-03-12 | 不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066792A JP2000260890A (ja) | 1999-03-12 | 1999-03-12 | 不揮発性メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260890A true JP2000260890A (ja) | 2000-09-22 |
Family
ID=13326083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11066792A Pending JP2000260890A (ja) | 1999-03-12 | 1999-03-12 | 不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260890A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390913B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트 형성 공정 |
| WO2003071606A1 (fr) * | 2002-02-21 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs et son procede de fabrication |
| WO2006117851A1 (ja) * | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置およびその製造方法 |
-
1999
- 1999-03-12 JP JP11066792A patent/JP2000260890A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390913B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트 형성 공정 |
| WO2003071606A1 (fr) * | 2002-02-21 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs et son procede de fabrication |
| US6940152B2 (en) | 2002-02-21 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage device and its manufacturing method |
| CN100367517C (zh) * | 2002-02-21 | 2008-02-06 | 松下电器产业株式会社 | 半导体存储装置及其制造方法 |
| WO2006117851A1 (ja) * | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置およびその製造方法 |
| US7626227B2 (en) | 2005-04-27 | 2009-12-01 | Spansion Llc | Semiconductor device with reduced transistor breakdown voltage for preventing substrate junction currents |
| JP5047786B2 (ja) * | 2005-04-27 | 2012-10-10 | スパンション エルエルシー | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030422 |