JP2000188342A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 活性層として機能する第1導電型半導体層
を、平坦なワードライン上に形成することにより、高品
質な半導体層を得、信頼性の高い半導体装置を得ること
を目的とする。 【解決手段】 絶縁膜１１、１３、互いに平行な複数の
ワードライン１２、ゲート絶縁膜１４及び第1導電型半
導体層１５が順次形成されてなり、絶縁膜１３は、ワー
ドライン１２の表面に対してその表面が平坦化されてお
り、第1導電型半導体層１５は、ワードライン１２と直
行しかつ互いに平行な複数の第2導電型高濃度不純物拡
散層２１からなるビットラインが形成されて構成される
半導体装置。
を、平坦なワードライン上に形成することにより、高品
質な半導体層を得、信頼性の高い半導体装置を得ること
を目的とする。 【解決手段】 絶縁膜１１、１３、互いに平行な複数の
ワードライン１２、ゲート絶縁膜１４及び第1導電型半
導体層１５が順次形成されてなり、絶縁膜１３は、ワー
ドライン１２の表面に対してその表面が平坦化されてお
り、第1導電型半導体層１５は、ワードライン１２と直
行しかつ互いに平行な複数の第2導電型高濃度不純物拡
散層２１からなるビットラインが形成されて構成される
半導体装置。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、より詳細には、新規なＲＯＭセルアレ
イ構造からなる半導体装置及びその製造方法に関する。
製造方法に関し、より詳細には、新規なＲＯＭセルアレ
イ構造からなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来か
ら、マスクＲＯＭ（ＭＲＯＭ）のＮＯＲ型メモリセルと
して、図８及び図９に示したように、構造が単純で製造
が容易なフラットセル構造が使用されている。このよう
なフラットセル構造のＭＲＯＭの単位メモリセルは、通
常、シングルドレイン型メモリセルと称されており、高
濃度不純物を含む拡散層によって形成された隣り合う2
本のビットライン３１と、それに交差するポリシリコン
膜から形成されたワードライン３２とからなるＭＯＳト
ランジスタで構成されている。
ら、マスクＲＯＭ（ＭＲＯＭ）のＮＯＲ型メモリセルと
して、図８及び図９に示したように、構造が単純で製造
が容易なフラットセル構造が使用されている。このよう
なフラットセル構造のＭＲＯＭの単位メモリセルは、通
常、シングルドレイン型メモリセルと称されており、高
濃度不純物を含む拡散層によって形成された隣り合う2
本のビットライン３１と、それに交差するポリシリコン
膜から形成されたワードライン３２とからなるＭＯＳト
ランジスタで構成されている。
【０００３】このようなメモリセルは、低スレッショル
ド電圧（例えば、Ｖｔｈ＝０．５Ｖ）又は電源電圧より
高いスレッショルド電圧（例えば、Ｖｔｈ＝５Ｖ、電源
電圧Ｖｄｄ＝３Ｖ）でプログラムされ、例えば、図１０
の等価回路図に示したように、選択トランジスタＱＢＴ
ＯＰ、ＱＢＢＯＴと接続されてＮＯＲ型ＲＯＭアレイを
構成する。
ド電圧（例えば、Ｖｔｈ＝０．５Ｖ）又は電源電圧より
高いスレッショルド電圧（例えば、Ｖｔｈ＝５Ｖ、電源
電圧Ｖｄｄ＝３Ｖ）でプログラムされ、例えば、図１０
の等価回路図に示したように、選択トランジスタＱＢＴ
ＯＰ、ＱＢＢＯＴと接続されてＮＯＲ型ＲＯＭアレイを
構成する。
【０００４】一般に、サブミクロンチャネルＭＯＳＦＥ
Ｔは、短チャネル効果やホットキャリアによる劣化に対
する対策として、ＬＤＤ（Lightly Doped Dorain）構造
を採用している。しかし、ＬＤＤ構造は、上記のような
フラットセル構造のメモリセルには適用困難である。つ
まり、ＬＤＤ構造は、ゲート電極を形成した後、このゲ
ート電極をマスクとして用いて低濃度不純物拡散層を形
成し、さらにゲート電極にサイドウォールスペーサを形
成した後、これらゲート電極及びサイドウォールスペー
サをマスクとして用いて高濃度不純物拡散層を形成する
ことにより実現することができる。一方、フラットセル
構造では、先にビットライン及びソース／ドレイン領域
として機能する高濃度不純物拡散層を形成し、この高濃
度不純物拡散層に交差するようにワードラインを形成す
るため、高濃度不純物拡散層と後にチャネルとなる領域
との間に、低濃度不純物拡散層を自己整合的に形成する
ことができない。
Ｔは、短チャネル効果やホットキャリアによる劣化に対
する対策として、ＬＤＤ（Lightly Doped Dorain）構造
を採用している。しかし、ＬＤＤ構造は、上記のような
フラットセル構造のメモリセルには適用困難である。つ
まり、ＬＤＤ構造は、ゲート電極を形成した後、このゲ
ート電極をマスクとして用いて低濃度不純物拡散層を形
成し、さらにゲート電極にサイドウォールスペーサを形
成した後、これらゲート電極及びサイドウォールスペー
サをマスクとして用いて高濃度不純物拡散層を形成する
ことにより実現することができる。一方、フラットセル
構造では、先にビットライン及びソース／ドレイン領域
として機能する高濃度不純物拡散層を形成し、この高濃
度不純物拡散層に交差するようにワードラインを形成す
るため、高濃度不純物拡散層と後にチャネルとなる領域
との間に、低濃度不純物拡散層を自己整合的に形成する
ことができない。
【０００５】よって、低濃度不純物拡散層を高濃度不純
物拡散層に対して自己整合的に形成しようとすると、通
常の工程に加えて以下の工程、例えば、 基板上全面に酸化膜を形成し、この酸化膜であって、
低濃度不純物拡散層及び高濃度不純物拡散層となる領域
に開口を形成し、 酸化膜をマスクとして用いて低濃度不純物を注入し、 開口を有する酸化膜上に、さらに酸化膜を堆積し、エ
ッチバックして開口にサイドウォールスペーサを形成
し、 この酸化膜及びサイドウォールスペーサをマスクとし
て用いて高濃度不純物を注入し、 マスクとして用いた酸化膜及びサイドウォールスペー
サをエッチング除去するという一連の工程が必要にな
る。
物拡散層に対して自己整合的に形成しようとすると、通
常の工程に加えて以下の工程、例えば、 基板上全面に酸化膜を形成し、この酸化膜であって、
低濃度不純物拡散層及び高濃度不純物拡散層となる領域
に開口を形成し、 酸化膜をマスクとして用いて低濃度不純物を注入し、 開口を有する酸化膜上に、さらに酸化膜を堆積し、エ
ッチバックして開口にサイドウォールスペーサを形成
し、 この酸化膜及びサイドウォールスペーサをマスクとし
て用いて高濃度不純物を注入し、 マスクとして用いた酸化膜及びサイドウォールスペー
サをエッチング除去するという一連の工程が必要にな
る。
【０００６】さらに、サブハーフミクロンへと縮小する
にしたがって、高濃度不純物拡散層も縮小するが、この
縮小に伴って高濃度不純物拡散層の抵抗が増加する。こ
の抵抗の増加は、セルを構成するトランジスタの駆動電
流を減少させ、ＭＲＯＭへのアクセス時間を遅延させ
る。
にしたがって、高濃度不純物拡散層も縮小するが、この
縮小に伴って高濃度不純物拡散層の抵抗が増加する。こ
の抵抗の増加は、セルを構成するトランジスタの駆動電
流を減少させ、ＭＲＯＭへのアクセス時間を遅延させ
る。
【０００７】高濃度不純物拡散層であるビットラインを
低抵抗化する方法として、通常サリサイド技術が採用さ
れているが、上記フラットセル構造のメモリセルにはビ
ットライン上にワードラインが交差するため、また、ビ
ットライン上の絶縁膜の厚さと、ビットライン領域及び
ワードライン領域以外の領域の絶縁膜の厚さとが同じな
ので、ワードラインをマスクとしたサリサイド技術は適
用困難である。
低抵抗化する方法として、通常サリサイド技術が採用さ
れているが、上記フラットセル構造のメモリセルにはビ
ットライン上にワードラインが交差するため、また、ビ
ットライン上の絶縁膜の厚さと、ビットライン領域及び
ワードライン領域以外の領域の絶縁膜の厚さとが同じな
ので、ワードラインをマスクとしたサリサイド技術は適
用困難である。
【０００８】また、別のＭＲＯＭのＮＯＲ型メモリセル
として、図１１（a）〜（ｄ）に示したような高密度Ｍ
ＲＯＭが、特開平６−２９１２８４号公報に提案されて
いる。
として、図１１（a）〜（ｄ）に示したような高密度Ｍ
ＲＯＭが、特開平６−２９１２８４号公報に提案されて
いる。
【０００９】このＭＲＯＭは、ビットラインとして高濃
度不純物拡散層４１が形成されたバルクＳｉ基板４０上
にゲート電極４２が形成され、ゲート電極４２上にシリ
コン層が形成され、そのシリコン層４３に高濃度不純物
拡散層４３ａが形成されることにより、上下の高濃度不
純物拡散層４１、４３ａがコンタクト部４４で接続され
るとともに、ゲート電極４２を共用して高密度化を図っ
ている。つまり、フラットセル構造のＭＲＯＭと逆フラ
ットセル構造のＭＲＯＭとを、ゲート電極４２を共有す
るように組み合わせることにより、高密度化が実現され
ている。
度不純物拡散層４１が形成されたバルクＳｉ基板４０上
にゲート電極４２が形成され、ゲート電極４２上にシリ
コン層が形成され、そのシリコン層４３に高濃度不純物
拡散層４３ａが形成されることにより、上下の高濃度不
純物拡散層４１、４３ａがコンタクト部４４で接続され
るとともに、ゲート電極４２を共用して高密度化を図っ
ている。つまり、フラットセル構造のＭＲＯＭと逆フラ
ットセル構造のＭＲＯＭとを、ゲート電極４２を共有す
るように組み合わせることにより、高密度化が実現され
ている。
【００１０】しかし、この構造のＭＲＯＭにおいても、
微細化に伴う短チャネル効果の防止と高濃度不純物拡散
層の低抵抗化には対応できない。
微細化に伴う短チャネル効果の防止と高濃度不純物拡散
層の低抵抗化には対応できない。
【００１１】
【課題を解決するための手段】本発明によれば、絶縁
膜、互いに平行な複数のワードライン、ゲート絶縁膜及
び第1導電型半導体層が順次形成されてなり、前記絶縁
膜は、前記ワードラインの表面に対してその表面が平坦
化されており、前記第1導電型半導体層は、前記ワード
ラインと直行しかつ互いに平行な複数の第2導電型高濃
度不純物拡散層からなるビットラインが形成されてなる
半導体装置が提供される。
膜、互いに平行な複数のワードライン、ゲート絶縁膜及
び第1導電型半導体層が順次形成されてなり、前記絶縁
膜は、前記ワードラインの表面に対してその表面が平坦
化されており、前記第1導電型半導体層は、前記ワード
ラインと直行しかつ互いに平行な複数の第2導電型高濃
度不純物拡散層からなるビットラインが形成されてなる
半導体装置が提供される。
【００１２】また、本発明によれば、（ａ）絶縁膜及び
ワードラインを形成し、前記絶縁膜の表面を前記ワード
ラインの表面に対して平坦化する工程、（ｂ）これら絶
縁膜及びワードラインの上にゲート絶縁膜、第1導電型
半導体層を形成する工程、（ｃ）該半導体層上に、前記
ワードラインに直行しかつ互いに平行な複数のライン状
絶縁膜を形成する工程、（ｄ）該ライン状絶縁膜をマス
クとして用いて、半導体層に第2導電型不純物を注入し
て複数の第2導電型低濃度不純物拡散層を形成する工
程、（ｅ）前記ライン状絶縁膜に絶縁性のサイドウォー
ルスペーサを形成し、これらライン状絶縁膜及びサイド
ウォールスペーサをマスクとして用いて、半導体層に第
2導電型不純物を注入して複数の第2導電型高濃度不純物
拡散層を形成する工程、（ｆ）前記ライン状絶縁膜及び
サイドウォールスペーサをマスクとして用いて、前記第
2導電型高濃度不純物拡散層の表面にサリサイド膜を形
成する工程、（ｇ）前記ライン状絶縁膜及びサイドウォ
ールスペーサを含む前記半導体層上に層間絶縁膜を形成
する工程を含む半導体装置の製造方法が提供される。
ワードラインを形成し、前記絶縁膜の表面を前記ワード
ラインの表面に対して平坦化する工程、（ｂ）これら絶
縁膜及びワードラインの上にゲート絶縁膜、第1導電型
半導体層を形成する工程、（ｃ）該半導体層上に、前記
ワードラインに直行しかつ互いに平行な複数のライン状
絶縁膜を形成する工程、（ｄ）該ライン状絶縁膜をマス
クとして用いて、半導体層に第2導電型不純物を注入し
て複数の第2導電型低濃度不純物拡散層を形成する工
程、（ｅ）前記ライン状絶縁膜に絶縁性のサイドウォー
ルスペーサを形成し、これらライン状絶縁膜及びサイド
ウォールスペーサをマスクとして用いて、半導体層に第
2導電型不純物を注入して複数の第2導電型高濃度不純物
拡散層を形成する工程、（ｆ）前記ライン状絶縁膜及び
サイドウォールスペーサをマスクとして用いて、前記第
2導電型高濃度不純物拡散層の表面にサリサイド膜を形
成する工程、（ｇ）前記ライン状絶縁膜及びサイドウォ
ールスペーサを含む前記半導体層上に層間絶縁膜を形成
する工程を含む半導体装置の製造方法が提供される。
【００１３】
【発明の実施の形態】本発明の半導体装置は、主に、絶
縁膜、互いに平行な複数のワードライン、ゲート絶縁膜
及び第1導電型半導体層が順次形成されてなる逆フラッ
トセル構造の半導体装置である。
縁膜、互いに平行な複数のワードライン、ゲート絶縁膜
及び第1導電型半導体層が順次形成されてなる逆フラッ
トセル構造の半導体装置である。
【００１４】本発明の半導体装置は、半導体基板上に形
成されることが好ましい。この場合の半導体基板として
は、例えば、シリコン、ゲルマニウム等の半導体基板、
ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等、種々のも
のが挙げられる。なお、半導体基板には、トランジス
タ、キャパシタ、抵抗等の素子又はＲＡＭ、ＲＯＭ、周
辺回路等の回路等が形成されていてもよい。
成されることが好ましい。この場合の半導体基板として
は、例えば、シリコン、ゲルマニウム等の半導体基板、
ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等、種々のも
のが挙げられる。なお、半導体基板には、トランジス
タ、キャパシタ、抵抗等の素子又はＲＡＭ、ＲＯＭ、周
辺回路等の回路等が形成されていてもよい。
【００１５】絶縁膜は、上述したように半導体基板上に
形成されていることが好ましく、例えば、半導体基板の
直上に形成されていてもよいし、素子や回路等の上の層
間絶縁膜として形成されていてもよし、ＬＯＣＯＳ膜等
の素子分離膜として形成されていてもよい。この絶縁膜
の膜厚は、層間絶縁膜、素子分離膜等の機能に応じて適
当な膜厚で形成することができ、例えば、３００〜５０
０ｎｍ程度が挙げられる。また、この絶縁膜は、例え
ば、ＳｉＯ2 膜、ＳｉＮ膜の単層膜又は積層膜として形
成されていてもよい。
形成されていることが好ましく、例えば、半導体基板の
直上に形成されていてもよいし、素子や回路等の上の層
間絶縁膜として形成されていてもよし、ＬＯＣＯＳ膜等
の素子分離膜として形成されていてもよい。この絶縁膜
の膜厚は、層間絶縁膜、素子分離膜等の機能に応じて適
当な膜厚で形成することができ、例えば、３００〜５０
０ｎｍ程度が挙げられる。また、この絶縁膜は、例え
ば、ＳｉＯ2 膜、ＳｉＮ膜の単層膜又は積層膜として形
成されていてもよい。
【００１６】なお、絶縁膜上には、後述するワードライ
ンが形成されているが、この絶縁膜の一部はワードライ
ン間に配置し、かつワードラインの表面に対してその表
面が平坦化されている。つまり、この絶縁膜は、その表
面にワードラインが埋め込まれることにより、これら表
面が面一となるような溝を有していてもよいし、平坦な
単層膜又は積層膜の下層絶縁膜の上にワードラインを形
成した後に、ワードライン間を埋め込む上層絶縁膜を積
層し、その表面をエッチバックすることにより平坦化さ
れて形成される上下層からなる絶縁膜であってもよい。
ンが形成されているが、この絶縁膜の一部はワードライ
ン間に配置し、かつワードラインの表面に対してその表
面が平坦化されている。つまり、この絶縁膜は、その表
面にワードラインが埋め込まれることにより、これら表
面が面一となるような溝を有していてもよいし、平坦な
単層膜又は積層膜の下層絶縁膜の上にワードラインを形
成した後に、ワードライン間を埋め込む上層絶縁膜を積
層し、その表面をエッチバックすることにより平坦化さ
れて形成される上下層からなる絶縁膜であってもよい。
【００１７】絶縁膜の上には互いに平行な複数のワード
ラインが形成されている。ワードラインは、通常、半導
体装置のワードラインとして機能する材料、膜厚、幅で
形成することができる。ワードラインの材料としては、
例えば、アルミニウム、銅、銀、白金、高融点金属（タ
ングステン、タンタル、チタン、モリブデン等）等の金
属、ポリシリコン、高融点金属とのシリサイド、ポリサ
イド等が挙げられる。なかでも、高温プロセスに耐え、
伝導率が低い材料であるモリブデンシリサイド、チタン
ナイトライド等が好ましい。また、その膜厚は、１５０
〜３００ｎｍ程度が挙げられる。その幅は、例えば、
０．１〜０．５μｍ程度が挙げられる。
ラインが形成されている。ワードラインは、通常、半導
体装置のワードラインとして機能する材料、膜厚、幅で
形成することができる。ワードラインの材料としては、
例えば、アルミニウム、銅、銀、白金、高融点金属（タ
ングステン、タンタル、チタン、モリブデン等）等の金
属、ポリシリコン、高融点金属とのシリサイド、ポリサ
イド等が挙げられる。なかでも、高温プロセスに耐え、
伝導率が低い材料であるモリブデンシリサイド、チタン
ナイトライド等が好ましい。また、その膜厚は、１５０
〜３００ｎｍ程度が挙げられる。その幅は、例えば、
０．１〜０．５μｍ程度が挙げられる。
【００１８】絶縁膜とともにその表面が平坦化されたワ
ードライン上には、ゲート絶縁膜が形成されている。ゲ
ート絶縁膜は、通常トランジスタのゲート絶縁膜として
機能する材料、膜厚で形成することができる。例えば、
ＳｉＯ2 膜、ＳｉＮ膜の単層膜又は積層膜が挙げられ
る。また、その膜厚は、例えば、５〜１０ｎｍ程度が挙
げられる。
ードライン上には、ゲート絶縁膜が形成されている。ゲ
ート絶縁膜は、通常トランジスタのゲート絶縁膜として
機能する材料、膜厚で形成することができる。例えば、
ＳｉＯ2 膜、ＳｉＮ膜の単層膜又は積層膜が挙げられ
る。また、その膜厚は、例えば、５〜１０ｎｍ程度が挙
げられる。
【００１９】ゲート絶縁膜上には、第1導電型半導体層
が形成されている。この半導体層は、トランジスタを形
成するための活性層として機能する層であり、例えば、
シリコン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧ
ａＡｓ等の化合物半導体等による薄膜層で形成すること
ができる。なかでもシリコン層が好ましい。シリコン層
は、欠陥密度が少なく、粒界が少ないからである。半導
体層の膜厚は、得られる半導体装置の特性等を考慮して
適宜調整することができ、例えば、３０〜１５０ｎｍ程
度が挙げられる。
が形成されている。この半導体層は、トランジスタを形
成するための活性層として機能する層であり、例えば、
シリコン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧ
ａＡｓ等の化合物半導体等による薄膜層で形成すること
ができる。なかでもシリコン層が好ましい。シリコン層
は、欠陥密度が少なく、粒界が少ないからである。半導
体層の膜厚は、得られる半導体装置の特性等を考慮して
適宜調整することができ、例えば、３０〜１５０ｎｍ程
度が挙げられる。
【００２０】半導体層は第1導電型不純物がドーピング
されている。この場合の第1導電型不純物は、Ｐ型の場
合にはリン、砒素等、Ｎ型の場合にはボロン等が挙げら
れる。不純物濃度は、通常トランジスタを構成する半導
体基板や半導体層に含有される濃度であれば特に限定さ
れるものではなく、例えば、５×１０16〜３×１０17ｃ
ｍ-3程度が挙げられる。この第1導電型不純物は、半導
体層内で均一にドーピングされていてもよく、後工程で
トランジスタのチャネル領域が形成される領域又はその
一部において、低濃度又は高濃度でドーピングされてい
てもよい。
されている。この場合の第1導電型不純物は、Ｐ型の場
合にはリン、砒素等、Ｎ型の場合にはボロン等が挙げら
れる。不純物濃度は、通常トランジスタを構成する半導
体基板や半導体層に含有される濃度であれば特に限定さ
れるものではなく、例えば、５×１０16〜３×１０17ｃ
ｍ-3程度が挙げられる。この第1導電型不純物は、半導
体層内で均一にドーピングされていてもよく、後工程で
トランジスタのチャネル領域が形成される領域又はその
一部において、低濃度又は高濃度でドーピングされてい
てもよい。
【００２１】また、この第1導電型半導体層には、ワー
ドラインと直行しかつ互いに平行な複数の第2導電型高
濃度不純物拡散層が形成されている。この第2導電型高
濃度不純物拡散層は、Ｎ型の場合にはボロン等、Ｐ型の
場合にはリン又は砒素を含有しており、その濃度は、通
常ビットラインやソース／ドレイン領域として機能する
不純物拡散層と同様の濃度、例えば１×１０20〜１×１
０21ｃｍ-3程度が挙げられる。また、その幅は０．１〜
０．５μｍ程度が挙げられる。なお、この第2導電型高
濃度拡散層は、半導体層の厚みと同程度の深さを有して
いることが好ましい。
ドラインと直行しかつ互いに平行な複数の第2導電型高
濃度不純物拡散層が形成されている。この第2導電型高
濃度不純物拡散層は、Ｎ型の場合にはボロン等、Ｐ型の
場合にはリン又は砒素を含有しており、その濃度は、通
常ビットラインやソース／ドレイン領域として機能する
不純物拡散層と同様の濃度、例えば１×１０20〜１×１
０21ｃｍ-3程度が挙げられる。また、その幅は０．１〜
０．５μｍ程度が挙げられる。なお、この第2導電型高
濃度拡散層は、半導体層の厚みと同程度の深さを有して
いることが好ましい。
【００２２】さらに、この第1導電型半導体層には、第2
導電型高濃度不純物拡散層間であって、第2導電型高濃
度不純物拡散層に隣接する領域に第2導電型低濃度不純
物拡散層が形成されていてもよい。なお、第2導電型低
濃度不純物拡散層は、高濃度不純物拡散層の両側の隣接
する領域に形成されていることが好ましい。第2導電型
低濃度拡散層は、第2導電型高濃度拡散層よりも浅く、
０．０５〜０．１５μｍ程度の幅で形成されていること
が好ましく、いわゆるＬＤＤ領域として機能するもので
ある。その不純物濃度は、例えば、１×１０18〜１×１
０19ｃｍ-3程度が挙げられる。
導電型高濃度不純物拡散層間であって、第2導電型高濃
度不純物拡散層に隣接する領域に第2導電型低濃度不純
物拡散層が形成されていてもよい。なお、第2導電型低
濃度不純物拡散層は、高濃度不純物拡散層の両側の隣接
する領域に形成されていることが好ましい。第2導電型
低濃度拡散層は、第2導電型高濃度拡散層よりも浅く、
０．０５〜０．１５μｍ程度の幅で形成されていること
が好ましく、いわゆるＬＤＤ領域として機能するもので
ある。その不純物濃度は、例えば、１×１０18〜１×１
０19ｃｍ-3程度が挙げられる。
【００２３】また、半導体層に形成された第2導電型高
濃度不純物拡散層の表面には、サリサイド膜が形成され
ていることが好ましい。サリサイド膜は、例えば、半導
体層がシリコン層からなる場合、ＴｉＳｉ2膜等が挙げ
られる。サリサイド膜の膜厚は、最終的に２０〜５０ｎ
ｍ程度とすることが好ましい。
濃度不純物拡散層の表面には、サリサイド膜が形成され
ていることが好ましい。サリサイド膜は、例えば、半導
体層がシリコン層からなる場合、ＴｉＳｉ2膜等が挙げ
られる。サリサイド膜の膜厚は、最終的に２０〜５０ｎ
ｍ程度とすることが好ましい。
【００２４】このような構成により、本発明の半導体装
置においては、互いに隣接した２本の第2導電型高濃度
不純物拡散層とこれら第２導電型高濃度不純物拡散層に
直行する1本のワードラインとの交差部に、2本の第2導
電型高濃度不純物拡散層をソース／ドレイン領域とし、
これら第2導電型高濃度不純物拡散層間の第1導電型半導
体層をチャネル領域とし、1本のワードラインをゲート
電極とするセルトランジスタが複数個形成され、マスク
ＲＯＭセルアレイを構成する。
置においては、互いに隣接した２本の第2導電型高濃度
不純物拡散層とこれら第２導電型高濃度不純物拡散層に
直行する1本のワードラインとの交差部に、2本の第2導
電型高濃度不純物拡散層をソース／ドレイン領域とし、
これら第2導電型高濃度不純物拡散層間の第1導電型半導
体層をチャネル領域とし、1本のワードラインをゲート
電極とするセルトランジスタが複数個形成され、マスク
ＲＯＭセルアレイを構成する。
【００２５】この複数のセルトランジスタからなるマス
クＲＯＭセルアレイにおいては、データの書き込みは、
所望のトランジスタのチャネル領域を、第１導電型半導
体層よりも第1導電型不純物を高濃度に又は低濃度に設
定し、トランジスタの閾値電圧を変化させることにより
行うことができる。例えば、マスクＲＯＭセルアレイに
おいて、トランジスタの“１”又は“０”の論理の表現
は、閾値電圧を低い閾値電圧（例えば０．４Ｖ）又は高
い閾値電圧（例えば５Ｖ、電源電圧は３Ｖ）にそれぞれ
調整することにより行うことができる。
クＲＯＭセルアレイにおいては、データの書き込みは、
所望のトランジスタのチャネル領域を、第１導電型半導
体層よりも第1導電型不純物を高濃度に又は低濃度に設
定し、トランジスタの閾値電圧を変化させることにより
行うことができる。例えば、マスクＲＯＭセルアレイに
おいて、トランジスタの“１”又は“０”の論理の表現
は、閾値電圧を低い閾値電圧（例えば０．４Ｖ）又は高
い閾値電圧（例えば５Ｖ、電源電圧は３Ｖ）にそれぞれ
調整することにより行うことができる。
【００２６】本発明の半導体装置は、上記したような絶
縁膜、ワードライン、ゲート絶縁膜及び第1導電型半導
体層の積層により構成される逆フラットセル構造を複数
積層することにより、より高密度の半導体装置を形成す
ることができる。なお、この場合には、後述するよう
に、下層の半導体装置の第1導電型半導体層と上層の半
導体装置の絶縁膜との間に、下層の半導体装置の第1導
電型半導体装置におけるチャネル領域上にのみ形成され
るライン状絶縁膜と、任意に第2導電型低濃度不純物拡
散層上に形成される絶縁性のサイドウォールスペーサと
が形成されていてもよいし、その他の層間絶縁膜、素
子、回路等が、又はこれらの組み合わせが形成されてい
てもよい。
縁膜、ワードライン、ゲート絶縁膜及び第1導電型半導
体層の積層により構成される逆フラットセル構造を複数
積層することにより、より高密度の半導体装置を形成す
ることができる。なお、この場合には、後述するよう
に、下層の半導体装置の第1導電型半導体層と上層の半
導体装置の絶縁膜との間に、下層の半導体装置の第1導
電型半導体装置におけるチャネル領域上にのみ形成され
るライン状絶縁膜と、任意に第2導電型低濃度不純物拡
散層上に形成される絶縁性のサイドウォールスペーサと
が形成されていてもよいし、その他の層間絶縁膜、素
子、回路等が、又はこれらの組み合わせが形成されてい
てもよい。
【００２７】本発明の半導体装置は、以下の方法により
形成することができる。まず、（ａ）絶縁膜及びワード
ラインを、好ましくは半導体基板上に形成し、絶縁膜の
表面をワードラインの表面に対して平坦化する。この際
の平坦化は、上述したとおり、絶縁膜を形成した後、こ
の絶縁膜にワードラインが埋め込まれる複数の溝を互い
に平行形成し、この溝を有する絶縁膜上にワードライン
を構成する導電材を積層し、絶縁膜の表面が露出するま
でエッチバックすることにより行ってもよいし、絶縁膜
を形成した後、導電材を積層し、この導電材をパターニ
ングしてワードラインを形成し、このワードライン上に
再度絶縁膜を積層し、この絶縁膜をワードラインの表面
が露出するまでエッチバックすることにより行ってもよ
い。
形成することができる。まず、（ａ）絶縁膜及びワード
ラインを、好ましくは半導体基板上に形成し、絶縁膜の
表面をワードラインの表面に対して平坦化する。この際
の平坦化は、上述したとおり、絶縁膜を形成した後、こ
の絶縁膜にワードラインが埋め込まれる複数の溝を互い
に平行形成し、この溝を有する絶縁膜上にワードライン
を構成する導電材を積層し、絶縁膜の表面が露出するま
でエッチバックすることにより行ってもよいし、絶縁膜
を形成した後、導電材を積層し、この導電材をパターニ
ングしてワードラインを形成し、このワードライン上に
再度絶縁膜を積層し、この絶縁膜をワードラインの表面
が露出するまでエッチバックすることにより行ってもよ
い。
【００２８】次いで、（ｂ）これら絶縁膜及びワードラ
インの上にゲート絶縁膜、第1導電型半導体層を形成す
る。ゲート絶縁膜は、例えばＣＶＤ法等の公知の方法に
より形成することができる。第1導電型半導体層は、例
えば、シランガスを用いたＣＶＤ法により、半導体層を
形成した後、第1導電型不純物をイオン注入し、半導体層
を結晶化させることにより形成することができる。ま
た、半導体層を第1導電型不純物をドーピングしながら
形成し、その後結晶化してもよい。さらに、結晶化の後
にゲッタリングしてもよい。この際の結晶化は、例え
ば、固相結晶成長、レーザー再結晶法、特開平９−３１
２４０４号公報に記載の方法により行うことができる。
インの上にゲート絶縁膜、第1導電型半導体層を形成す
る。ゲート絶縁膜は、例えばＣＶＤ法等の公知の方法に
より形成することができる。第1導電型半導体層は、例
えば、シランガスを用いたＣＶＤ法により、半導体層を
形成した後、第1導電型不純物をイオン注入し、半導体層
を結晶化させることにより形成することができる。ま
た、半導体層を第1導電型不純物をドーピングしながら
形成し、その後結晶化してもよい。さらに、結晶化の後
にゲッタリングしてもよい。この際の結晶化は、例え
ば、固相結晶成長、レーザー再結晶法、特開平９−３１
２４０４号公報に記載の方法により行うことができる。
【００２９】さらに、（ｃ）半導体層上に、ワードライ
ンに直行しかつ互いに平行な複数のライン状絶縁膜を形
成する。この際のライン状絶縁膜は、例えば、ＳｉＯ2
膜、ＳｉＮ膜の単層膜又は積層膜により、膜厚１００〜
３００ｎｍ程度で形成することができる。このライン状
絶縁膜の形状は、後工程でトランジスタのチャネル領域
となる領域のみを被覆する形状である。
ンに直行しかつ互いに平行な複数のライン状絶縁膜を形
成する。この際のライン状絶縁膜は、例えば、ＳｉＯ2
膜、ＳｉＮ膜の単層膜又は積層膜により、膜厚１００〜
３００ｎｍ程度で形成することができる。このライン状
絶縁膜の形状は、後工程でトランジスタのチャネル領域
となる領域のみを被覆する形状である。
【００３０】（ｄ）ライン状絶縁膜をマスクとして用い
て、半導体層に第2導電型不純物を注入して複数の第2導
電型低濃度不純物拡散層を形成する。この際の不純物の
注入は、不純物が、ライン状絶縁膜を貫通せず、半導体
層の表面にのみ注入されるような加速エネルギーにより
行われることが必要である。この際の加速エネルギー
は、半導体層の膜厚、第2導電型低濃度不純物拡散層の
深さ等により適宜調整することができ、例えば、４０〜
７０ＫｅＶ程度が挙げられる。
て、半導体層に第2導電型不純物を注入して複数の第2導
電型低濃度不純物拡散層を形成する。この際の不純物の
注入は、不純物が、ライン状絶縁膜を貫通せず、半導体
層の表面にのみ注入されるような加速エネルギーにより
行われることが必要である。この際の加速エネルギー
は、半導体層の膜厚、第2導電型低濃度不純物拡散層の
深さ等により適宜調整することができ、例えば、４０〜
７０ＫｅＶ程度が挙げられる。
【００３１】（ｅ）ライン状絶縁膜にサイドウォールス
ペーサを形成し、これらライン状絶縁膜及び絶縁性のサ
イドウォールスペーサをマスクとして用いて、半導体層
に第2導電型不純物を注入して複数の第2導電型高濃度不
純物拡散層を形成する。この際の不純物の注入は、不純
物が、ライン状絶縁膜及びサイドウォールスペーサを貫
通せず、活性化によって半導体層の底部に達するような
加速エネルギーにより行われることが必要である。この
際の加速エネルギーは、半導体層の膜厚、第2導電型低
濃度不純物拡散層の深さ等により適宜調整することがで
き、例えば、５０〜８０ＫｅＶ程度が挙げられる。
ペーサを形成し、これらライン状絶縁膜及び絶縁性のサ
イドウォールスペーサをマスクとして用いて、半導体層
に第2導電型不純物を注入して複数の第2導電型高濃度不
純物拡散層を形成する。この際の不純物の注入は、不純
物が、ライン状絶縁膜及びサイドウォールスペーサを貫
通せず、活性化によって半導体層の底部に達するような
加速エネルギーにより行われることが必要である。この
際の加速エネルギーは、半導体層の膜厚、第2導電型低
濃度不純物拡散層の深さ等により適宜調整することがで
き、例えば、５０〜８０ＫｅＶ程度が挙げられる。
【００３２】（ｆ）ライン状絶縁膜及びサイドウォール
スペーサをマスクとして用いて、第2導電型高濃度不純
物拡散層の表面にサリサイド膜を形成する。サリサイド
膜は、まず、ライン状絶縁膜及びサイドウォールスペー
サを含む半導体層上全面に、膜厚２０〜５０ｎｍ程度の
高融点金属膜を形成し、窒素雰囲気下、６００〜６５０
℃程度の温度範囲で、１０〜２０分間程度熱処理をする
ことにより、半導体層と接触する高融点金属膜をシリサ
イド膜に変換し、さらに、シリサイド膜に変換しなかっ
た高融点金属膜をエッチング除去し、再度８００〜８５
０℃程度の温度範囲で熱処理を行うことにより、低抵抗
膜として形成することができる。
スペーサをマスクとして用いて、第2導電型高濃度不純
物拡散層の表面にサリサイド膜を形成する。サリサイド
膜は、まず、ライン状絶縁膜及びサイドウォールスペー
サを含む半導体層上全面に、膜厚２０〜５０ｎｍ程度の
高融点金属膜を形成し、窒素雰囲気下、６００〜６５０
℃程度の温度範囲で、１０〜２０分間程度熱処理をする
ことにより、半導体層と接触する高融点金属膜をシリサ
イド膜に変換し、さらに、シリサイド膜に変換しなかっ
た高融点金属膜をエッチング除去し、再度８００〜８５
０℃程度の温度範囲で熱処理を行うことにより、低抵抗
膜として形成することができる。
【００３３】（ｇ）ライン状絶縁膜及びサイドウォール
スペーサを含む半導体層上に層間絶縁膜を形成する。つ
まり、先の工程でマスクとして使用したライン状絶縁膜
及びサイドウォールスペーサを除去することなく、層間
絶縁膜の一部として使用する。層間絶縁膜は、通常、ト
ランジスタ等の素子上に配線層を形成するために、素子
と配線層との間に形成される絶縁膜であり、これらの絶
縁性を確保できる膜厚であれば特に限定されない。ま
た、その材料は、通常絶縁性が確保される材料であれば
特に限定されず、単層膜であってもよいし、積層膜であ
ってもよい。
スペーサを含む半導体層上に層間絶縁膜を形成する。つ
まり、先の工程でマスクとして使用したライン状絶縁膜
及びサイドウォールスペーサを除去することなく、層間
絶縁膜の一部として使用する。層間絶縁膜は、通常、ト
ランジスタ等の素子上に配線層を形成するために、素子
と配線層との間に形成される絶縁膜であり、これらの絶
縁性を確保できる膜厚であれば特に限定されない。ま
た、その材料は、通常絶縁性が確保される材料であれば
特に限定されず、単層膜であってもよいし、積層膜であ
ってもよい。
【００３４】なお、本発明の半導体装置にデータを書き
込む場合には、工程（ｇ）で層間絶縁膜を形成する前
に、ライン状絶縁膜及びサイドウォールスペーサが形成
された状態で、ライン状絶縁膜を貫通する加速エネルギ
ーでトランジスタのチャネル領域に、不純物をイオン注
入することにより行うことが好ましい。この際の不純物
のイオン注入のドーズは、トランジスタを所望の閾値に
設定することができる濃度となるように適宜調整するこ
とができる。
込む場合には、工程（ｇ）で層間絶縁膜を形成する前
に、ライン状絶縁膜及びサイドウォールスペーサが形成
された状態で、ライン状絶縁膜を貫通する加速エネルギ
ーでトランジスタのチャネル領域に、不純物をイオン注
入することにより行うことが好ましい。この際の不純物
のイオン注入のドーズは、トランジスタを所望の閾値に
設定することができる濃度となるように適宜調整するこ
とができる。
【００３５】以下に、本発明の半導体装置及びその製造
方法を図面に基づいて説明する。
方法を図面に基づいて説明する。
【００３６】実施例１ 本発明の半導体装置は、図１に示したように、逆フラッ
トセル構造を有したＭＲＯＭである。このＭＲＯＭにお
いては、シリコン基板１０、絶縁膜１１がこの順で積層
され、この絶縁膜１１上に複数本のワードライン１２が
平行に形成されている。なお、ワードライン１２間に
は、ＣＶＤ酸化膜からなる絶縁膜１３が配置され、ワー
ドライン１２を互いに分離するとともに、ワードライン
１２表面を平坦化している。ワードライン１２と絶縁膜
１３との上にはゲート絶縁膜１４を介して活性層となる
シリコン層１５が配置されており、このシリコン層中
に、ワードライン１２と直行するように、ビットライン
及びソース／ドレイン領域として機能する複数の高濃度
不純物拡散層２１が形成されており、この高濃度不純物
拡散層２１に対して自己整合的に低濃度不純物拡散層２
２が形成されている。また、シリコン層１５における高
濃度不純物拡散層２１の表面には低抵抗ＴｉＳｉ2 膜２
３が形成されている。さらに、シリコン層１５における
高濃度不純物拡散層２１及び低濃度不純物拡散層２２で
ない領域上にＣＶＤ絶縁膜１７（図示せず）が形成さ
れ、このＣＶＤ絶縁膜１７の側壁にはサイドウォールス
ペーサ１９（図示せず）が形成され、さらにこれら上に
は層間絶縁膜２５（図示せず）が形成されている。
トセル構造を有したＭＲＯＭである。このＭＲＯＭにお
いては、シリコン基板１０、絶縁膜１１がこの順で積層
され、この絶縁膜１１上に複数本のワードライン１２が
平行に形成されている。なお、ワードライン１２間に
は、ＣＶＤ酸化膜からなる絶縁膜１３が配置され、ワー
ドライン１２を互いに分離するとともに、ワードライン
１２表面を平坦化している。ワードライン１２と絶縁膜
１３との上にはゲート絶縁膜１４を介して活性層となる
シリコン層１５が配置されており、このシリコン層中
に、ワードライン１２と直行するように、ビットライン
及びソース／ドレイン領域として機能する複数の高濃度
不純物拡散層２１が形成されており、この高濃度不純物
拡散層２１に対して自己整合的に低濃度不純物拡散層２
２が形成されている。また、シリコン層１５における高
濃度不純物拡散層２１の表面には低抵抗ＴｉＳｉ2 膜２
３が形成されている。さらに、シリコン層１５における
高濃度不純物拡散層２１及び低濃度不純物拡散層２２で
ない領域上にＣＶＤ絶縁膜１７（図示せず）が形成さ
れ、このＣＶＤ絶縁膜１７の側壁にはサイドウォールス
ペーサ１９（図示せず）が形成され、さらにこれら上に
は層間絶縁膜２５（図示せず）が形成されている。
【００３７】以下に、図1に示した逆フラットセル構造
ＭＲＯＭの製造方法を説明する。まず、図２（ａ）に示
したように、所望の素子（図示せず）が形成されたバル
クシリコンからなるシリコン基板１０上に、膜厚３００
〜５００ｎｍ程度の酸化シリコンからなる絶縁膜１１を
形成する。なお、ＣＭＯＳプロセスの場合には、この絶
縁膜１１はロコス膜として形成されている。また、この
絶縁膜１１は、後工程で形成するワードラインとシリコ
ン基板１０との間の寄生容量を低減するために厚膜であ
ることが好ましい。
ＭＲＯＭの製造方法を説明する。まず、図２（ａ）に示
したように、所望の素子（図示せず）が形成されたバル
クシリコンからなるシリコン基板１０上に、膜厚３００
〜５００ｎｍ程度の酸化シリコンからなる絶縁膜１１を
形成する。なお、ＣＭＯＳプロセスの場合には、この絶
縁膜１１はロコス膜として形成されている。また、この
絶縁膜１１は、後工程で形成するワードラインとシリコ
ン基板１０との間の寄生容量を低減するために厚膜であ
ることが好ましい。
【００３８】絶縁膜１１上に、ＭｏＳｉ2又はＴｉＮの
ような高融点金属膜を膜厚１５０〜３００ｎｍ程度で形
成し、フォトリソグラフィー及びエッチング工程により
所望の形状にパターニングして、ワードライン１２を形
成する。その後、ワードライン１２上に絶縁膜１３を堆
積し、ＣＭＰ技術で平坦化する。後工程で堆積するシリ
コン層の結晶化の際に下地に段差があると、段差に起因
するシリコン層の膜厚の不均一、結晶化の不均一等が発
生し、良好な結晶化ができないからである。なお、絶縁
膜１３にワードライン１２形成用の溝を形成し、その溝
内にワードライン１２を形成してもよい。
ような高融点金属膜を膜厚１５０〜３００ｎｍ程度で形
成し、フォトリソグラフィー及びエッチング工程により
所望の形状にパターニングして、ワードライン１２を形
成する。その後、ワードライン１２上に絶縁膜１３を堆
積し、ＣＭＰ技術で平坦化する。後工程で堆積するシリ
コン層の結晶化の際に下地に段差があると、段差に起因
するシリコン層の膜厚の不均一、結晶化の不均一等が発
生し、良好な結晶化ができないからである。なお、絶縁
膜１３にワードライン１２形成用の溝を形成し、その溝
内にワードライン１２を形成してもよい。
【００３９】次いで、図２（ｂ）に示したように、ワー
ドライン１２上に、膜厚５〜１０ｎｍ程度のゲート絶縁
膜１４を熱酸化又はＣＶＤ法で形成する。ゲート絶縁膜
１４上に、活性層となるシリコン層１５を形成する。こ
のシリコン層１５はＲＯＭメモリセルを構成するトラン
ジスタの特性を決定するものであり、高品質なシリコン
層１５を得るために、まず、アモルファスシリコンを堆
積し、次いで、固相結晶成長又はレーザー再結晶を行
う。その後、シリコン層１５に、５×１０16〜３×１０
17ｃｍ-3の不純物濃度となるようにボロンイオンを注入
し、Ｐ型のシリコン層１５とする。なお、最終的なシリ
コン層１５の膜厚は５０ｎｍ程度である。
ドライン１２上に、膜厚５〜１０ｎｍ程度のゲート絶縁
膜１４を熱酸化又はＣＶＤ法で形成する。ゲート絶縁膜
１４上に、活性層となるシリコン層１５を形成する。こ
のシリコン層１５はＲＯＭメモリセルを構成するトラン
ジスタの特性を決定するものであり、高品質なシリコン
層１５を得るために、まず、アモルファスシリコンを堆
積し、次いで、固相結晶成長又はレーザー再結晶を行
う。その後、シリコン層１５に、５×１０16〜３×１０
17ｃｍ-3の不純物濃度となるようにボロンイオンを注入
し、Ｐ型のシリコン層１５とする。なお、最終的なシリ
コン層１５の膜厚は５０ｎｍ程度である。
【００４０】続いて、図２（ｃ）に示したように、ＣＶ
Ｄ酸化膜１７を膜厚５０ｎｍで形成し、フォトリソグラ
フィ及びエッチング工程により、後工程でビットライン
を形成する領域のＣＶＤ酸化膜１７に開口を形成する。
このＣＶＤ酸化膜１７をマスクとして用いて、２×１０
13個／ｃｍ2 程度のドーズ、２０ｋｅＶ程度の注入エネ
ルギーで、リン１８を注入する。
Ｄ酸化膜１７を膜厚５０ｎｍで形成し、フォトリソグラ
フィ及びエッチング工程により、後工程でビットライン
を形成する領域のＣＶＤ酸化膜１７に開口を形成する。
このＣＶＤ酸化膜１７をマスクとして用いて、２×１０
13個／ｃｍ2 程度のドーズ、２０ｋｅＶ程度の注入エネ
ルギーで、リン１８を注入する。
【００４１】次いで、図２（ｄ）に示したように、ＣＶ
Ｄ酸化膜１７の上全面に、ＣＶＤ酸化膜又は窒化膜を膜
厚２００ｎｍ程度で形成し、エッチバックを行うことに
より、ＣＶＤ酸化膜１７にサイドウォールスペーサ１９
を形成する。これらＣＶＤ酸化膜１７とサイドウォール
スペーサ１９とをマスクとして用いて、３×１０15個／
ｃｍ2程度のドーズ、４０ｋｅＶ程度の注入エネルギー
で、砒素２０を注入する。
Ｄ酸化膜１７の上全面に、ＣＶＤ酸化膜又は窒化膜を膜
厚２００ｎｍ程度で形成し、エッチバックを行うことに
より、ＣＶＤ酸化膜１７にサイドウォールスペーサ１９
を形成する。これらＣＶＤ酸化膜１７とサイドウォール
スペーサ１９とをマスクとして用いて、３×１０15個／
ｃｍ2程度のドーズ、４０ｋｅＶ程度の注入エネルギー
で、砒素２０を注入する。
【００４２】その後、図２（ｅ）に示したように、注入
した原子をＲＴＡ法で活性化し、ビットライン及びソー
ス／ドレイン領域として機能する高濃度不純物拡散層２
１と高濃度不純物拡散層２１に対して自己整合的に低濃
度不純物拡散層２２を形成する。続いて、ＣＶＤ酸化膜
１７とサイドウォールスペーサ１９とをマスクとして用
いて、得られたシリコン基板１０上にスパッタ法でチタ
ン膜を５０ｎｍ程度堆積し、６００〜６５０℃程度のＮ
2雰囲気下でアニールを行う。これにより、シリコン層
１５とチタン膜とが接している領域では、チタン膜はＴ
ｉＳｉｘ膜２３aとなる。なお、ＣＶＤ酸化膜１７とサ
イドウォールスペーサ１９との上のチタン膜はＴｉＮと
なる。次に、ＴｉＮと未反応のＴｉをエッチング除去し
て、８００〜８５０℃でアニールすることにより、Ｔｉ
Ｓｉｘ膜を低抵抗ＴｉＳｉ2 膜２３にすることができ、
ビットラインの低抵抗を実現することができる。
した原子をＲＴＡ法で活性化し、ビットライン及びソー
ス／ドレイン領域として機能する高濃度不純物拡散層２
１と高濃度不純物拡散層２１に対して自己整合的に低濃
度不純物拡散層２２を形成する。続いて、ＣＶＤ酸化膜
１７とサイドウォールスペーサ１９とをマスクとして用
いて、得られたシリコン基板１０上にスパッタ法でチタ
ン膜を５０ｎｍ程度堆積し、６００〜６５０℃程度のＮ
2雰囲気下でアニールを行う。これにより、シリコン層
１５とチタン膜とが接している領域では、チタン膜はＴ
ｉＳｉｘ膜２３aとなる。なお、ＣＶＤ酸化膜１７とサ
イドウォールスペーサ１９との上のチタン膜はＴｉＮと
なる。次に、ＴｉＮと未反応のＴｉをエッチング除去し
て、８００〜８５０℃でアニールすることにより、Ｔｉ
Ｓｉｘ膜を低抵抗ＴｉＳｉ2 膜２３にすることができ、
ビットラインの低抵抗を実現することができる。
【００４３】以上の工程により、ＬＤＤ構造とサリサイ
ド膜の形成が完了し、シリコン層１５に形成された高濃
度不純物拡散層２１と低濃度不純物拡散層２２とからな
るＬＤＤ構造を有するソース／ドレイン領域と、これら
ソース／ドレイン領域間に位置するチャネル領域と、ゲ
ート絶縁膜１４とワードライン１２とからなるトランジ
スタを形成することができる。
ド膜の形成が完了し、シリコン層１５に形成された高濃
度不純物拡散層２１と低濃度不純物拡散層２２とからな
るＬＤＤ構造を有するソース／ドレイン領域と、これら
ソース／ドレイン領域間に位置するチャネル領域と、ゲ
ート絶縁膜１４とワードライン１２とからなるトランジ
スタを形成することができる。
【００４４】その後、図３（ｆ）に示したように、所望
のトランジスタのチャネル領域上に開口を有するレジス
トマスク２４を形成する。このレジストマスク２４を用
いてトランジスタのチャネル領域に、ＣＶＤ酸化膜１７
ごしに、ボロンを１×１０14個／ｃｍ-2のドーズ、２０
ｋｅＶの注入エネルギーでイオン注入し、データの書き
込みを行う。つまり、このイオン注入により、トランジ
スタの閾値電圧を電源電圧よりも高い６Ｖ程度としてデ
ータ「１」を、また、イオン注入されなかったトランジ
スタの閾値を０．５Ｖ程度としてデータ「０」を書き込
む。なお、図３（ｆ）においては、先にシリコン基板１
０上に形成されていた所望の素子、例えば周辺回路にお
けるＭＯＳトランジスタをともに示している。
のトランジスタのチャネル領域上に開口を有するレジス
トマスク２４を形成する。このレジストマスク２４を用
いてトランジスタのチャネル領域に、ＣＶＤ酸化膜１７
ごしに、ボロンを１×１０14個／ｃｍ-2のドーズ、２０
ｋｅＶの注入エネルギーでイオン注入し、データの書き
込みを行う。つまり、このイオン注入により、トランジ
スタの閾値電圧を電源電圧よりも高い６Ｖ程度としてデ
ータ「１」を、また、イオン注入されなかったトランジ
スタの閾値を０．５Ｖ程度としてデータ「０」を書き込
む。なお、図３（ｆ）においては、先にシリコン基板１
０上に形成されていた所望の素子、例えば周辺回路にお
けるＭＯＳトランジスタをともに示している。
【００４５】次いで、図３（ｇ）に示したように、得ら
れたシリコン基板１０上に層間絶縁膜２５を形成し、コ
ンタクトホールを開口し、コンタクトプラグ２６、配線
層２７を形成することにより、逆フラットセル構造ＭＲ
ＯＭを完成させる。なお、この逆フラットセル構造ＭＲ
ＯＭにおいては、イオン注入及びサリサイド膜形成のた
めのマスクとして使用したＣＶＤ酸化膜１７はエッチン
グ除去する必要はない。
れたシリコン基板１０上に層間絶縁膜２５を形成し、コ
ンタクトホールを開口し、コンタクトプラグ２６、配線
層２７を形成することにより、逆フラットセル構造ＭＲ
ＯＭを完成させる。なお、この逆フラットセル構造ＭＲ
ＯＭにおいては、イオン注入及びサリサイド膜形成のた
めのマスクとして使用したＣＶＤ酸化膜１７はエッチン
グ除去する必要はない。
【００４６】実施例２ 実施例１で形成した逆フラットセル構造ＭＲＯＭを、繰
り返し構造で積層することにより、図４に示したよう
に、高密度の逆フラットセル構造ＭＲＯＭを形成するこ
とができる。
り返し構造で積層することにより、図４に示したよう
に、高密度の逆フラットセル構造ＭＲＯＭを形成するこ
とができる。
【００４７】実施例3 この実施例は、図５に示したように、高濃度不純物拡散
層２１表面に低抵抗ＴｉＳｉ2 膜２３を形成しない以外
は、実施例１で示した図１の逆フラットセル構造ＭＲＯ
Ｍと同様の構成を有する。
層２１表面に低抵抗ＴｉＳｉ2 膜２３を形成しない以外
は、実施例１で示した図１の逆フラットセル構造ＭＲＯ
Ｍと同様の構成を有する。
【００４８】実施例４ この実施例は、図６に示したように、高濃度不純物拡散
層２１表面に低抵抗ＴｉＳｉ2 膜２３を形成しない以外
は、実施例２で示した図４の逆フラットセル構造ＭＲＯ
Ｍと同様の構成を有する。
層２１表面に低抵抗ＴｉＳｉ2 膜２３を形成しない以外
は、実施例２で示した図４の逆フラットセル構造ＭＲＯ
Ｍと同様の構成を有する。
【００４９】実施例５ この実施例は、図７に示したように、低濃度不純物拡散
層２２と高濃度不純物拡散層２１表面の低抵抗ＴｉＳｉ
2 膜２３とを形成しない以外は、実施例１で示した図１
の逆フラットセル構造ＭＲＯＭと同様の構成を有する。
層２２と高濃度不純物拡散層２１表面の低抵抗ＴｉＳｉ
2 膜２３とを形成しない以外は、実施例１で示した図１
の逆フラットセル構造ＭＲＯＭと同様の構成を有する。
【００５０】実施例６ この実施例は、実施例５で形成した逆フラットセル構造
ＭＲＯＭを、繰り返し構造で積層することにより、高密
度の逆フラットセル構造ＭＲＯＭを形成することができ
る。
ＭＲＯＭを、繰り返し構造で積層することにより、高密
度の逆フラットセル構造ＭＲＯＭを形成することができ
る。
【００５１】
【発明の効果】本発明によれば、絶縁膜、互いに平行な
複数のワードライン、ゲート絶縁膜及び第1導電型半導
体層が順次形成されてなり、前記絶縁膜は、前記ワード
ラインの表面に対してその表面が平坦化されており、前
記第1導電型半導体層は、前記ワードラインと直行しか
つ互いに平行な複数の第2導電型高濃度不純物拡散層か
らなるビットラインが形成されてなるため、活性層とし
て機能する第1導電型半導体層を、平坦なワードライン
上に形成することができ、高品質な半導体層を得ること
ができる。よって、信頼性の高い半導体装置を実現する
ことが可能となる。
複数のワードライン、ゲート絶縁膜及び第1導電型半導
体層が順次形成されてなり、前記絶縁膜は、前記ワード
ラインの表面に対してその表面が平坦化されており、前
記第1導電型半導体層は、前記ワードラインと直行しか
つ互いに平行な複数の第2導電型高濃度不純物拡散層か
らなるビットラインが形成されてなるため、活性層とし
て機能する第1導電型半導体層を、平坦なワードライン
上に形成することができ、高品質な半導体層を得ること
ができる。よって、信頼性の高い半導体装置を実現する
ことが可能となる。
【００５２】また、本発明の半導体装置の構造によれ
ば、ビットライン及びソース／ドレイン領域として機能
する第2導電型高濃度不純物拡散層に隣接する領域に第2
導電型低濃度不純物拡散層を形成して、いわゆるＬＤＤ
構造のソース／ドレイン領域を実現することができるた
め、シングルドレイン構造におけるトランジスタの縮小
化に伴って顕著となる短チャネル効果やホットキャリア
による劣化を防止することができ、シングルドレイン構
造におけるトランジスタのソース／ドレイン間耐圧を向
上させ、高電源電圧及びアクセス時間の短縮化を図るこ
とができる。
ば、ビットライン及びソース／ドレイン領域として機能
する第2導電型高濃度不純物拡散層に隣接する領域に第2
導電型低濃度不純物拡散層を形成して、いわゆるＬＤＤ
構造のソース／ドレイン領域を実現することができるた
め、シングルドレイン構造におけるトランジスタの縮小
化に伴って顕著となる短チャネル効果やホットキャリア
による劣化を防止することができ、シングルドレイン構
造におけるトランジスタのソース／ドレイン間耐圧を向
上させ、高電源電圧及びアクセス時間の短縮化を図るこ
とができる。
【００５３】さらに、第1導電型半導体層に形成された
第2導電型高濃度不純物拡散層の表面にサリサイド膜を
容易に形成することができるため、ビットラインの低抵
抗化を実現することができ、ひいては半導体装置の駆動
能力を向上させることが可能となる。
第2導電型高濃度不純物拡散層の表面にサリサイド膜を
容易に形成することができるため、ビットラインの低抵
抗化を実現することができ、ひいては半導体装置の駆動
能力を向上させることが可能となる。
【００５４】しかも、本発明の半導体装置は、平坦な積
層構造によって実現されているため、この積層構造を容
易に複数積層させることができるため、より高密度の半
導体装置を提供することができる。
層構造によって実現されているため、この積層構造を容
易に複数積層させることができるため、より高密度の半
導体装置を提供することができる。
【００５５】また、本発明の半導体装置の製造方法によ
れば、不純物拡散層を形成するために使用したライン状
絶縁膜等をそのまま層間絶縁膜として使用することがで
きるため、高信頼性、高性能の半導体装置をシンプルな
製造工程によって製造することが可能となる。
れば、不純物拡散層を形成するために使用したライン状
絶縁膜等をそのまま層間絶縁膜として使用することがで
きるため、高信頼性、高性能の半導体装置をシンプルな
製造工程によって製造することが可能となる。
【図１】本発明の半導体装置の実施例である逆フラット
セル構造のＲＯＭセルアレイを示す要部の概略斜視図で
ある。
セル構造のＲＯＭセルアレイを示す要部の概略斜視図で
ある。
【図２】図１の逆フラットセル構造のＲＯＭセルアレイ
の製造工程を説明するための要部の概略断面工程図であ
る。
の製造工程を説明するための要部の概略断面工程図であ
る。
【図３】図１の逆フラットセル構造のＲＯＭセルアレイ
の製造工程を説明するための要部の概略断面工程図であ
る。
の製造工程を説明するための要部の概略断面工程図であ
る。
【図４】図１の逆フラットセル構造のＲＯＭセルアレイ
の積層構造を示す要部の概略斜視図である。
の積層構造を示す要部の概略斜視図である。
【図５】本発明の半導体装置の別の実施例である逆フラ
ットセル構造のＲＯＭセルアレイを示す要部の概略斜視
図である。
ットセル構造のＲＯＭセルアレイを示す要部の概略斜視
図である。
【図６】図５の逆フラットセル構造のＲＯＭセルアレイ
の積層構造を示す要部の概略斜視図である。
の積層構造を示す要部の概略斜視図である。
【図７】本発明の半導体装置のさらに別の実施例である
逆フラットセル構造のＲＯＭセルアレイを示す要部の概
略斜視図である。
逆フラットセル構造のＲＯＭセルアレイを示す要部の概
略斜視図である。
【図８】従来のＲＯＭのセルアレイを示す要部の概略平
面図である。
面図である。
【図９】図８のセルアレイのＸ−Ｘ’線断面図である。
【図１０】図８のセルアレイを含むＮＯＲ型ＲＯＭの等
価回路図である。
価回路図である。
【図１１】従来の別のＲＯＭのセルアレイを示す要部の
（ａ）概略平面図、（ｂ）等価回路図、（ｃ）Ａ−Ａ’
線断面図、（ｄ）Ｃ−Ｃ’線断面図である。
（ａ）概略平面図、（ｂ）等価回路図、（ｃ）Ａ−Ａ’
線断面図、（ｄ）Ｃ−Ｃ’線断面図である。
１０ シリコン基板 １１、１３ 絶縁膜 １２ ワードライン １７ ＣＶＤ酸化膜（ライン状絶縁膜） １４ ゲート絶縁膜 １５ シリコン層（半導体層） １８ リン １９ サイドウォールスペーサ ２０ 砒素 ２１ 高濃度不純物拡散層 ２２ 低濃度不純物拡散層 ２３ａ ＴｉＳｉｘ膜 ２３ 低抵抗ＴｉＳｉ2 膜（サリサイド膜） ２４ レジストマスク ２５ 層間絶縁膜 ２６ コンタクトプラグ ２７ 配線層
Claims (6)
- 【請求項１】 絶縁膜、互いに平行な複数のワードライ
ン、ゲート絶縁膜及び第1導電型半導体層が順次形成さ
れてなり、 前記絶縁膜は、前記ワードラインの表面に対してその表
面が平坦化され、前記第1導電型半導体層は、前記ワー
ドラインと直行しかつ互いに平行な複数の第2導電型高
濃度不純物拡散層からなるビットラインが形成されてな
ることを特徴とする半導体装置。 - 【請求項２】 第1導電型半導体層に形成された第2導電
型高濃度不純物拡散層間であって、該第2導電型高濃度
不純物拡散層に隣接する領域に第2導電型低濃度不純物
拡散層が形成されてなる請求項１記載の半導体装置。 - 【請求項３】 第1導電型半導体層に形成された第2導電
型高濃度不純物拡散層の表面にサリサイド膜が形成され
てなる請求項１又は２記載の半導体装置。 - 【請求項４】 互いに隣接した２本の第2導電型高濃度
不純物拡散層とこれら第２導電型高濃度不純物拡散層に
直行する1本のワードラインとの交差部に、前記2本の第
2導電型高濃度不純物拡散層をソース／ドレイン領域と
し、これら第2導電型高濃度不純物拡散層間の第1導電型
半導体層をチャネル領域とし、前記1本のワードライン
をゲート電極とするセルトランジスタが複数個構成さ
れ、これらセルトランジスタの少なくとも1個のチャネ
ル領域が第１導電型半導体層よりも第1導電型不純物濃
度が高く設定される請求項１〜３のいずれか１つに記載
の半導体装置。 - 【請求項５】 請求項１〜４のいずれか１つに記載の半
導体装置が複数積層されてなる半導体装置。 - 【請求項６】 （ａ）絶縁膜及びワードラインを形成
し、前記絶縁膜の表面を前記ワードラインの表面に対し
て平坦化する工程、 （ｂ）これら絶縁膜及びワードラインの上にゲート絶縁
膜、第1導電型半導体層を形成する工程、 （ｃ）該半導体層上に、前記ワードラインに直行しかつ
互いに平行な複数のライン状絶縁膜を形成する工程、 （ｄ）該ライン状絶縁膜をマスクとして用いて、半導体
層に第2導電型不純物を注入して複数の第2導電型低濃度
不純物拡散層を形成する工程、 （ｅ）前記ライン状絶縁膜に絶縁性のサイドウォールス
ペーサを形成し、これらライン状絶縁膜及びサイドウォ
ールスペーサをマスクとして用いて、半導体層に第2導
電型不純物を注入して複数の第2導電型高濃度不純物拡
散層を形成する工程、 （ｆ）前記ライン状絶縁膜及びサイドウォールスペーサ
をマスクとして用いて、前記第2導電型高濃度不純物拡
散層の表面にサリサイド膜を形成する工程、 （ｇ）前記ライン状絶縁膜及びサイドウォールスペーサ
を含む前記半導体層上に層間絶縁膜を形成する工程を含
む半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36466698A JP3388195B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体装置及びその製造方法 |
| US09/466,845 US6737711B1 (en) | 1998-12-22 | 1999-12-20 | Semiconductor device with bit lines formed via diffusion over word lines |
| TW088122527A TW451491B (en) | 1998-12-22 | 1999-12-21 | Semiconductor device and method of producing the same |
| KR10-1999-0059842A KR100369745B1 (ko) | 1998-12-22 | 1999-12-21 | 반도체장치 및 그의 제조방법 |
| CNB991265289A CN1236497C (zh) | 1998-12-22 | 1999-12-22 | 半导体装置及其制造方法 |
| EP99310410A EP1014449B1 (en) | 1998-12-22 | 1999-12-22 | Semiconductor device and method of producing the same |
| DE69925702T DE69925702T2 (de) | 1998-12-22 | 1999-12-22 | Halbleiterbauelement und dessen Herstellungsverfahren |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36466698A JP3388195B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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ID=18482372
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36466698A Expired - Fee Related JP3388195B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
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| JP2008098602A (ja) * | 2006-10-13 | 2008-04-24 | Macronix Internatl Co Ltd | 積層型薄膜トランジスタ型不揮発性メモリ装置、およびその製造方法 |
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| DE112018001161T5 (de) * | 2017-03-06 | 2019-12-05 | Sony Semiconductor Solutions Corporation | Tuner-modul und empfangsvorrichtung |
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|---|---|---|---|---|
| JPS5856456A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
| JP2623122B2 (ja) | 1988-08-05 | 1997-06-25 | 株式会社リコー | 三次元構造の半導体メモリ装置 |
| US5231296A (en) * | 1989-12-19 | 1993-07-27 | Texas Instruments Incorporated | Thin film transistor structure with insulating mask |
| JPH04226071A (ja) | 1990-05-16 | 1992-08-14 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH0613564A (ja) | 1992-06-26 | 1994-01-21 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| JP2853845B2 (ja) | 1993-04-01 | 1999-02-03 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JPH088435A (ja) | 1994-06-16 | 1996-01-12 | Sanyo Electric Co Ltd | 薄膜トランジスタとその製造方法 |
| JP2661561B2 (ja) * | 1994-10-27 | 1997-10-08 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP3508295B2 (ja) | 1995-04-24 | 2004-03-22 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
| US5721169A (en) | 1996-04-29 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte Ltd. | Multiple storage planes read only memory integrated circuit device and method of manufacture thereof |
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| US5828113A (en) | 1997-03-28 | 1998-10-27 | Macronix International Co., Ltd. | Double density MROM array structure |
| JPH10275914A (ja) | 1997-03-31 | 1998-10-13 | Nec Corp | 半導体装置 |
-
1998
- 1998-12-22 JP JP36466698A patent/JP3388195B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-20 US US09/466,845 patent/US6737711B1/en not_active Expired - Fee Related
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- 1999-12-22 CN CNB991265289A patent/CN1236497C/zh not_active Expired - Fee Related
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- 1999-12-22 DE DE69925702T patent/DE69925702T2/de not_active Expired - Lifetime
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|---|---|---|---|---|
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| JP2008098602A (ja) * | 2006-10-13 | 2008-04-24 | Macronix Internatl Co Ltd | 積層型薄膜トランジスタ型不揮発性メモリ装置、およびその製造方法 |
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