KR20000048296A - 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
활성층으로서 작용하는 제 1 도전형 반도체층을, 평탄한 워드라인상에 형성함에 의해, 고품질의 반도체층을 얻고, 신뢰성이 높은 반도체장치를 얻는 것을 목적으로 한다.
절연막(11,13), 서로 평행한 복수의 워드라인(12), 게이트절연막(14) 및 제 1 도전형 반도체층(15)이 차례로 형성되고, 절연막(13)은 워드라인(12)의 표면에 대하여 그의 표면이 평탄화되어 있고, 제 1 도전형 반도체층(15)은 워드라인(12)과 교차하며 또한 서로 평행한 복수의 제 2 도전형 고농도 불순물 확산층(21)으로 이루어지는 비트라인이 형성되어 구성된 반도체장치가 개시된다.
Description
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로, 더 구체적으로는 새로운 ROM 셀어레이구조로 된 반도체장치 및 그의 제조방법에 관한 것이다.
종래, 마스크 ROM(MROM)의 NOR형 메모리셀로서, 도 7 및 도 8에 나타낸 바와 같이, 구조가 단순하고 제조가 용이한 플래트셀구조가 사용되고 있다. 이러한 플래트셀구조의 MROM의 단위 메모리셀은, 통상, 싱글드레인형 메모리셀로 호칭되고 있고, 고농도 불순물을 포함하는 확산층에 의해 형성된 인접한 2개의 비트라인(31)과, 그에 교차하는 폴리실리콘막으로 형성된 워드라인(32)으로 이루어지는 MOS 트랜지스터로 구성되어 있다.
이러한 메모리셀은, 저임계전압(예컨대, Vth=0.5V) 또는 전원 전압보다 높은 임계 전압(예컨대, Vth=5V, 전원 전압 Vdd=3V)으로 프로그램되어, 예컨대, 도 9의 등가회로도에 나타낸 바와 같이, 선택 트랜지스터(QBTOP, QBBOT)와 접속되어 NOR형 ROM 어레이를 구성한다.
일반적으로, 서브미크론 채널 MOSFET는, 단채널효과 또는 핫캐리어에 의한 열화에 대한 대책으로, LDD(Lightly Doped Dorain)구조를 채용하고 있다.
그러나, LDD 구조는, 상기와 같은 플래트셀구조의 메모리셀에는 적용하기 곤란하다. 요컨대, LDD 구조는, 게이트전극을 형성한후, 이 게이트전극을 마스크로 이용하여 저농도 불순물 확산층을 형성하고, 또한 게이트전극에 측벽스페이서를 형성한후, 이들 게이트전극 및 측벽스페이서를 마스크로 이용하여 고농도 불순물 확산층을 형성함에 의해 실현할 수 있다. 한편, 플래트셀구조에서는, 먼저 비트라인 및 소스/드레인영역으로 작용하는 고농도 불순물 확산층을 형성하고, 이 고농도 불순물 확산층에 교차하도록 워드라인을 형성하기 때문에, 고농도 불순물 확산층과 후에 채널로 되는 영역 사이에 저농도 불순물 확산층을 자기정합적으로 형성할 수 없다.
저농도 불순물 확산층을 고농도 불순물 확산층에 대하여 자기정합적으로 형성하고자 하면, 통상의 공정에 더하여 이하의 공정, 예컨대,
① 기판상 전면에 산화막을 형성하고, 이 산화막에서, 저농도 불순물 확산층 및 고농도 불순물 확산층으로 되는 영역에 구멍을 형성하며,
② 산화막을 마스크로 이용하여 저농도 불순물을 주입하고,
③ 구멍을 갖는 산화막상에, 다시 산화막을 퇴적하고, 에치백하여 구멍에 측벽스페이서를 형성하고,
④ 이 산화막 및 측벽스페이서를 마스크로 이용하여 고농도 불순물을 주입하며,
⑤ 마스크로 이용한 산화막 및 측벽스페이서를 에칭 제거하는 일련의 공정이 필요하게 된다.
또한, 서브 하프 미크론으로 축소함에 따라서, 고농도 불순물 확산층도 축소되지만, 이 축소에 따라 고농도 불순물 확산층의 저항이 증가한다. 이 저항의 증가는, 셀을 구성하는 트랜지스터의 구동전류를 감소시켜, MROM 으로의 액세스 시간을 지연시킨다.
고농도 불순물 확산층인 비트라인을 저저항화하는 방법으로서, 통상 사리사이드 기술이 채용되지만, 상기 플래트셀구조의 메모리셀에는 비트라인상에 워드라인이 교차하기 때문에, 또한 비트라인상의 절연막의 두께와, 비트라인 영역 및 워드라인 영역 이외의 영역의 절연막의 두께가 같기 때문에, 워드라인을 마스크로 한 사리사이드 기술은 적용하기 곤란하다.
또한, 다른 MROM의 NOR형 메모리셀로서, 도 10(a)∼10(d)에 나타낸 바와 같은 고밀도 MROM이, 일본국 공개 특허 공보 제 94-291284호에 제안되어 있다.
이 MROM은, 비트라인으로서 고농도 불순물 확산층(41)이 형성된 벌크 Si 기판(40)상에 게이트전극(42)이 형성되며, 게이트전극(42)상에 실리콘층이 형성되어, 그 실리콘층(43)에 고농도 불순물 확산층(43a)이 형성됨에 의해, 상하의 고농도 불순물 확산층(41,43a)이 콘택트부(44)로 접속됨과 동시에, 게이트전극(42)을 공용으로 하여 고밀도화하고 있다. 요컨대, 플래트셀구조의 MROM과 역플래트셀구조의 MROM을, 게이트전극(42)을 공유하도록 조합함에 의해, 고밀도화가 실현되고 있다.
그러나, 이 구조의 MROM에서도, 미세화에 따르는 단채널효과의 방지와 고농도 불순물 확산층의 저저항화에는 대응할 수 없다.
본 발명에 의하면, 절연막, 서로 평행한 복수의 워드라인, 게이트절연막 및 제 1 도전형 반도체층이 차례로 형성되고, 상기 절연막은 상기 워드라인의 표면에 대하여 그 표면이 평탄화되어 있고, 상기 제 1 도전형 반도체층은 상기 워드라인과 교차하며 또한 서로 평행한 복수의 제 2 도전형 고농도 불순물 확산층으로 이루어지는 비트라인이 형성되어 있는 반도체장치가 제공된다.
또한, 본 발명에 의하면, (a) 절연막 및 워드라인을 형성하고, 상기절연막의 표면을 상기 워드라인의 표면에 대하여 평탄화하는 공정,
(b) 이들 절연막 및 워드라인상에 게이트절연막, 제 1 도전형 반도체층을 형성하는 공정,
(c) 상기 반도체층상에, 상기 워드라인에 교차하며 서로 평행한 복수의 라인상 절연막을 형성하는 공정,
(d) 상기 라인상 절연막을 마스크로 이용하여, 반도체층에 제 2 도전형 불순물을 주입하여 복수의 제 2 도전형 저농도 불순물 확산층을 형성하는 공정,
(e) 상기 라인상 절연막에 절연성의 측벽스페이서를 형성하고, 이들라인상 절연막 및 측벽스페이서를 마스크로 이용하여, 반도체층에 제 2 도전형 불순물을 주입하여 복수의 제 2 도전형 고농도 불순물 확산층을 형성하는 공정,
(f) 상기 라인상 절연막 및 측벽스페이서를 마스크로 이용하여, 상기 제 2 도전형 고농도 불순물 확산층의 표면에 사리사이드막을 형성하는 공정, 및
(g) 상기 라인상 절연막 및 측벽스페이서를 포함하는 상기 반도체층상에 층간절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
도 1은 본 발명의 반도체장치의 실시예인 역플래트셀 구조의 ROM 셀어레이를 나타낸 주요부의 개략 사시도,
도 2a 내지 2n은 도 1의 역플래트셀구조의 ROM 셀어레이의 제조 공정을 설명하기 위한 주요부의 개략 단면 공정도,
도 3은 도 1의 역플래트셀구조의 ROM 셀어레이의 적층 구조를 나타낸 주요부의 개략 사시도,
도 4는 본 발명의 반도체장치의 다른 실시예인 역플래트셀구조의 ROM 셀어레이를 나타낸 주요부의 개략 사시도,
도 5는 도 4의 역플래트셀구조의 ROM 셀어레이의 적층 구조를 나타낸 주요부의 개략 사시도,
도 6은 본 발명의 반도체장치의 또 다른 실시예인 역플래트셀구조의 ROM 셀어레이를 나타낸 주요부의 개략 사시도,
도 7은 종래의 ROM의 셀어레이를 나타낸 주요부의 개략 평면도,
도 8은 도 7의 셀어레이의 X-X'선 단면도,
도 9는 도 7의 셀어레이를 포함하는 NOR형 ROM의 등가회로도, 및
도 10a 내지 10d는 각각 종래의 다른 ROM의 셀어레이를 나타낸 주요부의 개략 평면도, 등가회로도, A-A'선 단면도, 및 C-C'선 단면도이다.
본 발명의 반도체장치는 주로 절연막, 서로 평행한 복수의 워드라인, 게이트절연막 및 제 1 도전형 반도체층이 차례로 형성되어 있는 역플래트셀 구조의 반도체장치이다.
본 발명의 반도체장치는, 반도체기판상에 형성되는 것이 바람직하다. 이 경우의 반도체기판으로는, 예컨대 실리콘, 게르마늄등의 반도체기판, GaAs, InGaAs 등의 화합물반도체등이 있다. 또한, 반도체기판에는 트랜지스터, 커패시터, 저항등의 소자 또는 RAM, ROM, 주변회로등의 회로가 형성되어 있다.
절연막은, 상기한 바와 같이 반도체기판상에 형성되어 있는 것이 바람직하고, 예컨대 반도체기판의 바로 위에 형성될 수 있고, 소자 또는 회로 상의 층간절연막으로서 형성될 수도 있고, LOCOS 막등의 소자분리막으로도 형성될 수 있다. 이 절연막의 막두께는, 층간절연막, 소자분리막등의 기능에 따라 적당한 막두께로 형성될 수 있으며, 예컨대 300∼500nm 정도로 될 수 있다. 또한, 이 절연막은, 예컨대 SiO2막, SiN막의 단층막 또는 적층막으로 형성될 수 있다.
또한, 절연막상에는, 후술하는 워드라인이 형성되어 있지만, 이 절연막의 일부는 워드라인 사이에 배치되고, 또한 워드라인의 표면에 대해 그의 표면이 평탄화되어 있다. 즉, 이 절연막은, 그의 표면에 워드라인이 매립됨에 의해, 이들 표면이 편평하게 되어 홈을 가질 수도 있고, 평탄한 단층막 또는 적층막의 하층절연막상에 워드라인을 형성한 후, 워드라인 사이를 매립하도록 상층절연막을 적층하여, 그의 표면을 에치백함에 의해 평탄화하여 형성되는 상하층으로 이루어진 절연막으로 될 수 있다.
절연막상에는 서로 평행한 복수의 워드라인이 형성되어 있다. 워드라인은, 통상, 반도체장치의 워드라인으로서 작용하는 재료, 막두께, 폭으로 형성할 수 있다. 워드라인의 재료로는, 예컨대 알루미늄, 동, 은, 백금, 고융점금속(텅스텐, 탄탈, 티탄, 몰리브덴등)등의 금속, 폴리실리콘, 고융점금속의 실리사이드, 폴리사이드등이 있다. 그중에서도, 고온 프로세스에 견디고, 전도율이 낮은 재료인 몰리브덴 실리사이드, 티탄나이트라이드등이 바람직하다. 또한, 그의 막두께는 150∼300nm 정도로 된다. 그의 폭은, 예컨대 0.1∼0.5 m 정도로 된다.
절연막과 동시에 그의 표면이 평탄화된 워드라인상에는, 게이트절연막이 형성되어 있다. 게이트절연막은, 통상 트랜지스터의 게이트절연막으로서 작용하는 재료, 막두께로 형성할 수 있다. 예컨대, SiO2막, SiN막의 단층막 또는 적층막이 권장된다. 또한, 그의 막두께는, 예컨대 5∼10nm 정도로 된다.
게이트절연막상에는, 제 1 도전형 반도체층이 형성되어 있다. 이 반도체층은 트랜지스터를 형성하기 위한 활성층으로서 작용하는 층이고, 예컨대 실리콘, 게르마늄등의 반도체, GaAs, InGaAs 등의 화합물 반도체등에 의한 박막층으로 형성할 수 있다. 그중에서도 실리콘층이 바람직하다. 실리콘층은, 결함 밀도가 작고, 입계가 작기 때문이다. 반도체층의 막두께는, 얻어지는 반도체장치의 특성등을 고려하여 적당하게 조정할 수 있으며, 예컨대 30∼15Onm 정도로 될 수 있다.
반도체층은 제 1 도전형 불순물이 도핑되어 있다. 이 경우의 제 1 도전형 불순물은, N형의 경우에는 인, 비소등을, P형의 경우에는 보론등이 권장된다. 불순물농도는 통상 트랜지스터를 구성하는 반도체기판이나 반도체층에 함유되는 농도이면 특히 한정되지 않고, 예컨대 5×1O16∼3×1O17cm-3정도로 될 수 있다. 이 제 1 도전형 불순물은 반도체층내에 균일하게 도핑되어 있고, 후공정에서 트랜지스터의 채널영역이 형성되는 영역 또는 그의 일부에서, 저농도 또는 고농도로 도핑될 수 있다.
또한, 상기 제 1 도전형 반도체층에는, 워드라인과 교차하며 또한 서로 평행한 복수의 제 2 도전형 고농도 불순물 확산층이 형성되어 있다. 이 제 2 도전형 고농도 불순물 확산층은, P형의 경우에는 보론등을, N형의 경우에는 인 또는 비소를 함유하며, 그의 농도는, 통상 비트라인이나 소스/드레인영역으로서 작용하는 불순물 확산층과 같은 농도, 예컨대 1×1O20∼1×1O21cm-3정도로 될 수 있다. 또한, 그의 폭은 0.1∼0.5μm 정도로 될 수 있다. 또한, 이 제 2 도전형 고농도 확산층은 반도체층의 두께와 같은 정도의 깊이를 갖고 있는 것이 바람직하다.
또한, 이 제 1 도전형 반도체층에는 제 2 도전형 고농도 불순물 확산층 사이에서, 제 2 도전형 고농도 불순물 확산층에 인접한 영역에 제 2 도전형 저농도 불순물 확산층이 형성될 수 있다. 또한, 제 2 도전형 저농도 불순물 확산층은 고농도 불순물 확산층의 양측의 인접한 영역에 형성되어 있는 것이 바람직하다. 제 2 도전형 저농도 확산층은 제 2 도전형 고농도 확산층보다 얕고, 0.05∼0.15μm 정도의 폭으로 형성되어 있는 것이 바람직하며, 소위 LDD 영역으로서 작용하게 된다. 그의 불순물농도는, 예컨대 1×1018∼1×1O19cm-3정도로 될 수 있다.
또한, 반도체층에 형성된 제 2 도전형 고농도 불순물 확산층의 표면에는, 사리사이드막이 형성되어 있는 것이 바람직하다. 사리사이드막은, 예컨대 반도체층이 실리콘층으로 이루어지는 경우, TiSi2막등이 권장된다. 사리사이드막의 막두께는 최종적으로 20∼50nm 정도로 하는 것이 바람직하다.
이러한 구성에 의해, 본 발명의 반도체장치에서는 서로 인접한 2개의 제 2 도전형 고농도 불순물 확산층과 이들 제 2 도전형 고농도 불순물 확산층에 교차하는 하나의 워드라인의 교차부에, 2개의 제 2 도전형 고농도 불순물 확산층을 소스/드레인영역으로 하고, 이들 제 2 도전형 고농도 불순물 확산층 사이의 제 1 도전형 반도체층을 채널영역으로 하며, 하나의 워드라인을 게이트전극으로 하는 셀트랜지스터가 복수개 형성되어, 마스크 ROM 셀어레이를 구성한다.
상기 복수의 셀트랜지스터로 이루어지는 마스크 ROM 셀어레이에서, 데이터의 기입은 원하는 트랜지스터의 채널영역을, 제 1 도전형 반도체층보다 제 1 도전형 불순물을 고농도 또는 저농도로 설정하여, 트랜지스터의 임계 전압을 변화시킴에 의해 행할 수 있다. 예컨대, 마스크 ROM 셀어레이에 서, 트랜지스터의 "1" 또는 "0"의 논리의 표현은, 임계 전압을 낮은 임계 전압(예컨대 0.4V)또는 높은 임계 전압(예컨대, 5V, 전원 전압은 3V)으로 조정함에 의해 행할 수 있다.
본 발명의 반도체장치는, 상기한 절연막, 워드라인, 게이트절연막 및 제 1 도전형 반도체층의 적층에 의해 구성되는 역플래트셀 구조를 복수 적층함에 의해, 더욱 고밀도의 반도체장치를 형성할 수 있다. 또한, 이 경우에는, 후술하는 바와 같이, 하층의 반도체장치의 제 1 도전형 반도체층과 상층의 반도체장치의 절연막 사이에, 하층의 반도체장치의 제 1 도전형 반도체장치에서의 채널영역상에만 형성되는 라인상 절연막과, 제 2 도전형 저농도 불순물 확산층상에 임의로 형성되는 절연성 측벽 스페이서가 형성될 수 있고, 그 밖의 층간절연막, 소자, 회로등, 또는 이들의 조합이 형성될 수 있다.
본 발명의 반도체장치는, 이하의 방법에 의해 형성할 수 있다.
먼저, (a) 절연막 및 워드라인을, 바람직하게는 반도체기판상에 형성하고, 절연막의 표면을 워드라인의 표면에 대하여 평탄화한다. 이 때의 평탄화는, 상기한 바대로, 절연막을 형성한후, 이 절연막에 워드라인이 매립되는 복수의 홈을 서로 평행하게 형성하여, 이 홈을 갖는 절연막상에 워드라인을 구성하는 도전재를 적층하고, 절연막의 표면이 노출될때까지 에치백함에 의해 행할 수 있고, 절연막을 형성한후, 도전재를 적층하고, 이 도전재를 패터닝하여 워드라인을 형성하며, 이 워드라인상에 두 번째 절연막을 적층하여, 이 절연막을 워드라인의 표면이 노출될때까지 에치백함에 의해 행할 수 있다.
다음, (b) 이들 절연막 및 워드라인상에 게이트절연막, 제 1 도전형 반도체층을 형성한다. 게이트절연막은, 예컨대 CVD법등의 공지의 방법에 의해 형성할 수 있다. 제 1 도전형 반도체층은, 예컨대 실란 가스를 이용하여 CVD법에 의해 반도체층을 형성한후, 제 1 도전형 불순물을 이온주입하여 반도체층을 결정화시킴에 의해 형성할 수 있다. 또한, 반도체층을 제 1 도전형 불순물을 도핑하면서 형성하고, 그후 결정화할 수도 있다. 또한, 결정화후에 게터링할 수 있다. 이 때의 결정화는, 예컨대 고상결정성장, 레이저 재결정법, 및 일본국 공개 특허 공보 제 97-312404호에 기재된 방법에 의해 행할 수 있다.
또한, (c) 반도체층상에, 워드라인에 교차하며 또한 서로 평행한 복수의 라인상 절연막을 형성한다. 이 때의 라인상 절연막은, 예컨대 SiO2막, SiN막의 단층막 또는 적층막에 의해, 막두께 100∼300nm 정도로 형성할 수 있다. 이 라인상 절연막의 형상은 후공정에서 트랜지스터의 채널 영역으로 되는 영역만을 피복하는 형상이다.
(d) 라인상 절연막을 마스크로 이용하여, 반도체층에 제 2 도전형 불순물을 주입하여 복수의 제 2 도전형 저농도 불순물 확산층을 형성한다. 이 때의 불순물의 주입은 불순물이 라인상 절연막을 관통하지 않고, 반도체층의 표면에만 주입되도록 가속에너지에 의해 행할 필요가 있다. 이 때의 가속에너지는, 반도체층의 막두께, 제 2 도전형 저농도 불순물 확산층의 깊이 등에 의해 적당하게 조정할 수 있으며, 예컨대 40∼70KeV 정도로 할 수 있다.
(e) 라인상 절연막에 측벽 스페이서를 형성하고, 이들 라인상 절연막및 절연성 측벽 스페이서를 마스크로 이용하여, 반도체층에 제 2 도전형 불순물을 주입하여 복수의 제 2 도전형 고농도 불순물 확산층을 형성한다. 이 때의 불순물의 주입은 불순물이 라인상 절연막 및 측벽 스페이서를 관통하지 않고, 활성화에 의해서 반도체층의 저부에 도달하도록 가속에너지에 의해 행하여질 필요가 있다. 이 때의 가속에너지는, 반도체층의 막두께, 제 2 도전형 저농도 불순물 확산층의 깊이등에 의해 적당하게 조정할 수 있으며, 예컨대 50∼80KeV 정도로 할 수 있다.
(f) 라인상 절연막 및 측벽 스페이서를 마스크로 이용하여, 제 2 도전형 고농도 불순물 확산층의 표면에 사리사이드막을 형성한다. 사리사이드막은, 먼저 라인상 절연막 및 측벽 스페이서를 포함하는 반도체층상의 전면에, 막두께 20∼50nm 정도의 고융점 금속막을 형성하여, 질소분위기하에서, 600∼650℃ 정도의 온도 범위로, 10∼20분간 열처리를 행함에 의해, 반도체층과 접촉하는 고융점 금속막을 실리사이드막으로 변환하며, 또한 실리사이드막으로 변환하지 않은 고융점 금속막을 에칭제거하고, 두 번째로 800∼850℃ 정도의 온도범위로 열처리함에 의해, 저저항막으로 형성할 수 있다.
(g) 라인상 절연막 및 측벽 스페이서를 포함하는 반도체층상에 층간절연막을 형성한다. 즉, 선행의 공정에서 마스크로 사용한 라인상 절연막 및 측벽 스페이서를 제거하지 않고, 층간절연막의 일부로서 사용한다. 층간절연막은, 통상 트랜지스터등의 소자상에 배선층을 형성하기 위해서, 소자와 배선층 사이에 형성되는 절연막이고, 이들의 절연성을 확보할 수 있는 막두께이면 특히 한정되지 않는다. 또한, 그의 재료는 통상 절연성이 확보되는 재료이면 특히 한정되지 않고, 단층막 또는 적층막으로 될 수 있다.
또한, 본 발명의 반도체장치에 데이터를 기입하는 경우에는, 공정 (g)에서 층간절연막을 형성하기 전, 라인상 절연막 및 측벽 스페이서가 형성된 상태에서, 라인상 절연막을 관통하는 가속에너지로 트랜지스터의 채널영역에, 불순물을 이온 주입함에 의해 행하는 것이 바람직하다. 이 때의 불순물의 이온 주입의 도즈는, 트랜지스터를 원하는 임계치로 설정할 수 있는 농도로 되도록 적당하게 조정할 수 있다.
이하, 본 발명의 반도체장치 및 그의 제조방법을 도면을 참조하여 설명한다.
실시예 1
본 발명의 반도체장치는, 도 1에 나타낸 바와 같이, 역플래트셀 구조를 갖는 MROM이다.
이 MROM에서는, 실리콘기판(10), 절연막(11)이 이 순서로 적층되고, 상기 절연막(11)상에 복수개의 워드라인(12)이 평행하게 형성되어 있다. 또한, 워드라인(12)사이에는, CVD 산화막으로 이루어진 절연막(13)이 배치되어, 워드라인(12)을 서로 분리함과 동시에, 워드라인(12) 표면을 평탄화한다. 워드라인(12)과 절연막(13)상에는 게이트절연막(14)을 통해 활성층으로 되는 실리콘층(15)이 배치되어 있고, 이 실리콘층중에, 워드라인(12)과 교차하도록, 비트라인 및 소스/드레인영역으로서 작용하는 복수의 고농도 불순물 확산층(21)이 형성되어 있고, 이 고농도 불순물 확산층(21)에 대하여 자기정합적으로 저농도 불순물 확산층(22)이 형성되어 있다. 또한, 실리콘층(15)에서의 고농도 불순물 확산층(21)의 표면에는 저저항 TiSi2막(23)이 형성되어 있다. 또한, 실리콘층(15)에서의 고농도 불순물 확산층(21) 및 저농도 불순물 확산층(22)이 아닌 영역상에 CVD 절연막(17)(도시 안됨)이 형성되고, 이 CVD 절연막(17)의 측벽에는 측벽 스페이서(19)(도시 안됨)가 형성되며, 또한 이들 위에는 층간절연막(25)(도시 안됨)이 형성되어 있다.
이하, 도 1에 나타낸 역플래트셀 구조의 MROM의 제조 방법에 대해 설명한다.
먼저, 도 2(a) 및 2(b)에 나타낸 바와 같이, 원하는 소자(도시 안됨)가 형성된 벌크 실리콘으로 이루어지는 실리콘기판(10)상에, 막두께 300∼500nm 정도의 산화실리콘으로 이루어지는 절연막(11)을 형성한다. 또한, CM0S 프로세스의 경우에, 이 절연막(11)은 로코스막으로 형성되어 있다. 또한, 이 절연막(11)은 후공정에서 형성되는 워드라인과 실리콘기판(10) 사이의 기생용량을 감소시키기 위한 막두께로 됨이 바람직하다.
절연막(11)상에, MoSi2또는 TiN 같은 고융점 금속막을 막두께 150∼300nm 정도로 형성하여, 포토리소그라피 및 에칭 공정에 의해 원하는 형상으로 패터닝하여, 워드라인(12)을 형성한다. 그후, 워드라인(12)상에 절연막(13)을 퇴적하여, CMP 기술로 평탄화한다. 후공정에서 퇴적하는 실리콘층의 결정화시에 하부에 단차가 있으면, 단차에 기인하는 실리콘층의 막두께의 불균일, 결정화의 불균일등이 발생하고, 양호한 결정화를 이룰 수 없기 때문이다. 또한, 절연막(13)에 워드라인(12) 형성용의 홈을 형성하고, 그 홈내에 워드라인(12)을 형성할 수도 있다.
다음, 도 2(c) 및 2(d)에 나타낸 바와 같이, 워드라인(12)상에 막두께 5∼10 nm 정도의 게이트절연막(14)을 열산화 또는 CVD 법으로 형성한다. 게이트절연막(14)상에, 활성층으로 되는 실리콘층(15)을 형성한다. 이 실리콘층(15)은 ROM 메모리셀을 구성하는 트랜지스터의 특성을 결정하는 것이며, 고품질의 실리콘층(15)을 얻기 위해서는, 먼저 아모르퍼스 실리콘을 퇴적하고, 이어서, 고상결정성장 또는 레이저 재결정을 행한다. 그후, 실리콘층(15)에 5×1016∼3×1O17cm-3의 불순물 농도가 되도록 보론 이온을 주입하여, P형의 실리콘층(15)으로 형성한다. 또한, 최종적인 실리콘층(15)의 막두께는 50nm 정도이다.
계속해서, 도 2(e) 및 2(f)에 나타낸 바와 같이, CVD 산화막(17)을 막두께 50 nm으로 형성하여, 포토리소그라피 및 에칭 공정에 의해 후공정에서 비트라인을 형성하는 영역의 CVD 산화막(17)에 구멍을 형성한다. 이 CVD 산화막(17)을 마스크로 이용하여, 2×1O13개/cm2정도의 도즈, 2OkeV 정도의 주입에너지로 인(18)을 주입한다.
이어서, 도 2(g) 및 2(h)에 나타낸 바와 같이, CVD 산화막(17)상의 전면에, CVD 산화막 또는 질화막을 막두께 200nm 정도로 형성하고, 에치백함에 의해 CVD 산화막(17)에 측벽 스페이서(19)를 형성한다. 이들 CVD 산화막(17)과 측벽 스페이서(1g)를 마스크로 이용하여 3×1O15개/cm2정도의 도즈, 40keV 정도의 주입에너지로, 비소(20)를 주입한다.
그후, 도 2(i) 및 2(j)에 나타낸 바와 같이, 주입한 원자를 RTA법으로 활성화하고, 비트라인 및 소스/드레인영역으로 작용하는 고농도 불순물 확산층(21)과 고농도 불순물 확산층(21)에 대하여 자기정합적으로 저농도 불순물 확산층(22)을 형성한다.
계속해서, CVD 산화막(17)과 측벽 스페이서(19)를 마스크로 이용하여, 얻어진 실리콘기판(10)상에 스퍼터법으로 티탄막을 50nm 정도 퇴적하여, 600∼650℃ 정도의 N2분위기하에서 어닐링한다. 이로써, 실리콘층(15)과 티탄막이 접하고 있는 영역에서, 티탄막은 TiSix막(23a)으로 된다. 또한, CVD 산화막(17)과 측벽 스페이서(19)상의 티탄막은 TiN으로 된다. 다음에, TiN과 미반응의 Ti를 에칭 제거하여, 800∼850°C에서 어닐링함에 의해, TiSix막을 저저항 TiSi2막(23)으로 함으로써, 비트라인의 저저항을 실현할 수 있다.
이상의 공정에 의해, LDD 구조와 사리사이드막의 형성이 완료되며, 실리콘층(15)에 형성된 고농도 불순물 확산층(21)과 저농도 불순물 확산층(22)으로 이루어지는 LDD 구조를 갖는 소스/드레인 영역, 이들 소스/드레인영역 사이에 위치하는 채널 영역, 및 게이트절연막(14)과 워드라인(12)으로 이루어지는 트랜지스터를 형성할 수 있다.
그 후, 도 2(k) 및 2(l)에 나타낸 바와 같이, 원하는 트랜지스터의 채널영역상에 구멍을 갖는 레지스트마스크(24)를 형성한다. 이 레지스트마스크(24)를 이용하여 트랜지스터의 채널영역에서, CVD 산화막(17)상에, 보론을 1× 1014개/cm-2의 도즈, 2OkeV의 주입에너지로 이온주입하고, 데이터를 기입한다. 즉, 상기 이온주입에 의해, 트랜지스터의 임계 전압을 전원 전압보다 높은 6V 정도로서 데이터"1"을, 또한 이온 주입되지 않은 트랜지스터의 임게전압을 0.5V 정도로서 데이터"0"을 기입한다. 또한, 도 2(k) 및 2(l)에서는, 먼저 실리콘기판(10)상에 형성되어 있는 원하는 소자, 예컨대 주변회로에서의 M0S 트랜지스터를 함께 나타내고 있다.
이어서, 도 2(m) 및 2(n)에 나타낸 바와 같이, 얻어진 실리콘기판(10)상에 층간절연막(25)을 형성하고, 콘택트홀을 뚫어서, 콘택트플러그(26), 배선층(27)을 형성함에 의해, 역플래트셀 구조의 MROM을 완성시킨다. 또한, 이 역 플래트셀구조의 MROM에서는, 이온주입 및 사리사이드막 형성을 위한 마스크로서 사용한 CVD 산화막(17)은 에칭 제거할 필요가 없다.
실시예 2
실시예 1에서 형성한 역플래트셀 구조의 MROM을, 되풀이되는 구조로 적층함에 의해, 도 3에 나타낸 바와 같이, 고밀도의 역플래트셀구조의 MROM을 형성할 수 있다.
실시예 3
이 실시예는, 도 4에 나타낸 바와 같이, 고농도 불순물 확산층(21) 표면에 저저항 TiSi2막(23)을 형성하지 않은 것을 제외하면, 실시예 1에 나타낸 도 1의 역플래트셀구조의 MROM과 같은 구성을 갖는다.
실시예 4
이 실시예는, 도 5에 나타낸 바와 같이, 고농도 불순물 확산층(21) 표면에 저저항 TiSi2막(23)을 형성하지 않은 것을 제외하면, 실시예 2에 나타낸 도 4의 역플래트셀구조의 MROM과 같은 구성을 갖는다.
실시예 5
이 실시예는, 도 6에 나타낸 바와 같이, 저농도 불순물 확산층(22)과 고농도 불순물 확산층(21) 표면의 저저항 TiSi2막(23)을 형성하지 않은 것을 제외하면, 실시예 1에 나타낸 도 1의 역플래트셀구조의 MROM과 같은 구성을 갖는다.
실시예 6
이 실시예는, 실시예 5에서 형성한 역플래트셀구조의 MROM을, 되풀이한 구조로 적층함에 의해, 고밀도의 역플래트셀구조의 MROM을 형성할 수 있다.
본 발명에 의하면, 절연막, 서로 평행한 복수의 워드라인, 게이트절연막 및 제 1 도전형 반도체층이 차례로 형성되고, 상기 절연막은 상기 워드라인의 표면에 대하여 그의 표면이 평탄화되어 있고, 상기 제 1 도전형 반도체층은 상기 워드라인과 교차하며 또한 서로 평행한 복수의 제 2 도전형 고농도 불순물 확산층으로 이루어지는 비트라인이 형성되어 있음으로써, 활성층으로서 작용하는 제 1 도전형 반도체층을, 평탄한 워드라인상에 형성할 수 있어서, 고품질의 반도체층을 얻을 수 있다. 이로써, 신뢰성이 높은 반도체장치를 실현할 수 있게 된다.
또한, 본 발명의 반도체장치의 구조에 의하면, 비트라인 및 소스/드레인영역으로서 작용하는 제 2 도전형 고농도 불순물 확산층에 인접한 영역에 제 2 도전형 저농도 불순물 확산층을 형성하여, 소위 LDD 구조의 소스/드레인영역을 실현할 수 있음으로써, 싱글 드레인구조에서의 트랜지스터의 축소화에 따라 현저하게 되는 단채널효과 또는 핫캐리어에 의한 열화를 방지할 수 있어서, 싱글 드레인구조에서의 트랜지스터의 소스/드레인 사이 내압을 향상시키게 되어, 고전원 전압 및 액세스 시간의 단축을 이룰 수 있다.
또한, 제 1 도전형 반도체층에 형성된 제 2 도전형 고농도 불순물 확산층의 표면에 사리사이드막을 용이하게 형성할 수 있음으로써, 비트라인의 저저항화를 실현할 수 있고, 나아가서는 반도체장치의 구동 능력을 향상시킬 수 있다.
또한, 본 발명의 반도체장치는 평탄한 적층 구조에 의해 실현되어 있음으로써, 이 적층 구조를 용이하게 복수 적층시킬 수 있으므로, 더욱 고밀도의 반도체장치를 제공할 수 있다.
또한, 본 발명의 반도체장치의 제조 방법에 의하면, 불순물 확산층을 형성하기 위해서 사용한 라인상 절연막등을 그대로 층간절연막으로 사용할 수 있음으로써, 고신뢰성, 고성능의 반도체장치를 간단한 제조 공정에 의해서 제조할 수 있게 된다.
Claims (15)
- 절연막, 서로 평행한 복수의 워드라인, 게이트절연막 및 제 1 도전형반도체층이 이 순서로 형성되어 있는 반도체장치에 있어서,상기 절연막은 상기 워드라인의 표면에 대하여 그의 표면이 평탄화되고, 상기 제 1 도전형 반도체층은 상기 워드라인과 교차하며 서로 평행한 복수의 제 2 도전형 고농도 불순물 확산층으로 이루어지는 비트라인을 포함함을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 제 1 도전형 반도체층에 형성된 제 2 도전형 고농도 불순물 확산층들 사이에서, 상기 제 2 도전형 고농도 불순물 확산층에 인접한 영역에 제 2 도전형 저농도 불순물 확산층이 형성되어 있는 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 도전형 반도체층에 형성된 제 2 도전형 고농도 불순물 확산층의 표면에 사리사이드막이 형성되는 반도체장치.
- 제 1 항에 있어서, 서로 인접한 2개의 제 2 도전형 고농도 불순물 확산층과 이들 제 2 도전형 고농도 불순물 확산층에 교차하는 하나의 워드라인의 영역에 형성되어, 상기 2개의 제 2 도전형 고농도 불순물 확산층을 소스/드레인영역으로 하고, 이들 제 2 도전형 고농도 불순물 확산층 사이의 제 1 도전형 반도체층을 채널영역으로 하며, 상기 하나의 워드라인을 게이트전극으로 하는 셀트랜지스터가 복수개 구성되고,상기 셀트랜지스터중 적어도 하나의 채널영역이 제 1 도전형 반도체층보다 제 1 도전형 불순물 농도가 높게 설정되는 반도체장치.
- 제 1 항 내지 제 4 항중 어느 한 항에 따른 반도체장치가 복수개 적층되어 있는 반도체장치.
- (a) 절연막 및 워드라인을 형성하고, 상기 절연막의 표면을 상기 워드라인의 표면에 대하여 평탄화하는 공정,(b) 상기 절연막 및 워드라인상에 게이트절연막 및 제 1 도전형 반도체층을 형성하는 공정,(c) 상기 반도체층상에 상기 워드라인에 교차하며 서로 평행한 복수의 라인상 절연막을 형성하는 공정,(d) 상기 라인상 절연막을 마스크로 이용하여, 반도체층에 제 2 도전형 불순물을 주입하여 복수의 제 2 도전형 저농도 불순물 확산층을 형성하는 공정,(e) 상기 라인상 절연막에 절연성 측벽 스페이서를 형성하여, 상기 라인상 절연막 및 측벽 스페이서를 마스크로 이용하여, 반도체층에 제 2 도전형 불순물을 주입하여 복수의 제 2 도전형 고농도 불순물 확산층을 형성하는 공정,(f) 상기 라인상 절연막 및 측벽 스페이서를 마스크로 이용하여, 상기 제 2 도전형 고농도 불순물 확산층의 표면에 사리사이드막을 형성하는 공정, 및(g) 상기 라인상 절연막 및 측벽 스페이서를 포함하는 상기 반도체층상에 층간절연막을 형성하는 공정을 포함하는 반도체장치의 제조 방법.
- 제 6 항에 있어서, 상기 절연막이 형성되고, 복수의 홈들이 서로 평행하게 형성되어 워드라인들이 그 홈들에 매립될 수 있으며, 상기 홈들을 가진 절연막상에 도전막이 형성된 후, 상기 절연막의 표면이 공정 (a)에서 노출될때까지 상기 도전성막이 에치백되어 워드라인을 형성하는 반도체장치의 제조 방법.
- 제 6 항에 있어서, 상기 절연막이 형성되고, 그 절연막상에 도전성막이 적층되어 워드라인을 형성하도록 패터닝되며, 절연막이 다시 적층되어, 상기 워드라인의 표면이 공정 (a)에서 노출될때까지 상기 절연막이 에치백되는 반도체장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 도전형 반도체층이 CVD법에 의해 형성되고, 상기 제 1 도전형 불순물이 이온 주입에 의해 반도체층으로 주입되며, 상기 반도체층이 공정 (b)에서 결정화되는 반도체장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 도전형 불순물이 도프되는 중에 상기 반도체층이 형성된 다음 상기 반도체층이 결정화되는 반도체장치의 제조 방법.
- 절연막, 서로 평행한 복수의 워드라인, 게이트절연막 및 제 1 도전형 반도체층이 이 순서로 형성되어 있고, 상기 절연막의 표면은 상기 워드라인의 표면에 대해 평탄화되고, 상기 제 1 도전형 반도체층은 상기 워드라인과 교차하며 서로 평행한 복수의 제 2 도전형 고농도 불순물 확산층을 갖는 비트라인을 포함하는 반도체장치의 제조 방법으로서:(a) 절연막과 워드 라인을 형성하여, 상기 절연막의 표면을 워드라인의 표면에 대해 평탄화하는 공정;(b) 상기 절연막과 워드라인상에 게이트절연막 및 제 1 도전형 반도체층을 형성하는 공정;(c) 상기 반도체층상에, 서로 평행하며 상기 워드라인과 교차하는 복수의 라인상 절연막을 형성하는 공정; 및(d) 상기 라인상 절연막을 마스크로 이용하여 상기 반도체층에 제 2 도전형 불순물을 주입하여, 복수의 제 2 도전형 고농도 불순물 확산층을 형성하는 공정을 포함하는 반도체장치 제조 방법.
- 제 11 항에 있어서, 상기 절연막이 형성되고, 복수의 홈들이 서로 평행하게 형성되어 워드라인들이 그 홈들에 매립될 수 있으며, 상기 홈들을 가진 절연막상에 도전막이 형성된 후, 상기 절연막의 표면이 공정 (a)에서 노출될때까지 상기 도전성막이 에치백되어 워드라인을 형성하는 반도체장치의 제조 방법.
- 제 11 항에 있어서, 상기 절연막이 형성되고, 그 절연막상에 도전성막이 적층되어 워드라인을 형성하도록 패터닝되며, 절연막이 다시 적층되어, 상기 워드라인의 표면이 공정 (a)에서 노출될때까지 상기 절연막이 에치백되는 반도체장치의 제조 방법.
- 제 11 항에 있어서, 상기 제 1 도전형 반도체층이 CVD법에 의해 형성되고, 상기 제 1 도전형 불순물이 이온 주입에 의해 반도체층으로 주입되며, 상기 반도체층이 공정 (b)에서 결정화되는 반도체장치의 제조 방법.
- 제 11 항에 있어서, 상기 제 1 도전형 불순물이 도프되는 중에 상기 반도체층이 형성된 다음 상기 반도체층이 결정화되는 반도체장치의 제조 방법.
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