DE69925702T2

DE69925702T2 - Halbleiterbauelement und dessen Herstellungsverfahren

Info

Publication number: DE69925702T2
Application number: DE69925702T
Authority: DE
Inventors: Alberto Oscar Ikoma-shi Adan
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-12-22
Filing date: 1999-12-22
Publication date: 2006-03-23
Anticipated expiration: 2019-12-23
Also published as: CN1258100A; CN1236497C; JP2000188342A; KR100369745B1; KR20000048296A; JP3388195B2; DE69925702D1; EP1014449A1; EP1014449B1; TW451491B; US6737711B1

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die Erfindung betrifft ein Halbleiterbauelement und dessen Herstellungsverfahren. Im Besonderen betrifft die Erfindung ein Halbleiterbauelement mit einer neuartigen ROM Zellstruktur und dessen Herstellungsverfahren.
2. Beschreibung des Standes der Technik
Als einfach zu konstruierende und einfach herzustellende flache Zellstruktur wurde in der Vergangenheit eine NOR Speicherzelle eines Masken-ROM (MROM) verwendet, vergleiche hierzu 7 und 8. Eine Einheitsspeicherzelle des MROM mit einer derart flachen Zellstruktur wird gewöhnlich als „Einzeldrainspeicherzelle" („single drain type memory cell") bezeichnet. Die Einheitsspeicherzelle weist einen MOS Transistor auf, der seinerseits zwei benachbarte und aus zwei Diffusionsschichten mit hoher Fremdatomkonzentration ausgebildete Bitleitungen 31 und eine aus einer Polysiliziumschicht ausgebildete und die Bitleitungen 31 kreuzende Wortleitung 32 aufweist.
Eine derartige Speicherzelle wird bei einer niedrigen Schwellspannung (z. B. Vth=0.5V) oder bei einer im Vergleich zu einer Versorgungsspannung höher liegenden Schwellspannung (z. B. Vth=5V und Versorgungsspannung Vdd=3V) programmiert. Die Speicherzelle ist mit Auswahltransistoren QBTOP und QBBOT verbunden und weist eine NOR-Typ ROM Anordnung wie im Ersatzschaltbild in 9 gezeigt auf.
Im Allgemeinen verwenden sub-Mikrometer Kanal-MOSFETs eine LDD (niedrig dotiertes Drain, „Lightly Doped Drain") Struktur zur Bewältigung der durch einen Kurzkanaleffekt und heiße Ladungsträger verursachten Degradation.
Jedoch ist es aus folgenden Gründen nicht einfach, diese LDD Struktur auf die soeben beschriebene Speicherzelle mit flacher Zellstruktur anzuwenden. Die LDD Struktur wird durch Ausbilden einer Gateelektrode, Aus bilden einer Diffusionsschicht mit niedriger Fremdatomkonzentration mit dieser Gateelektrode als Maske, Ausbilden eines Seitenwandspacers auf der Gateelektrode und Ausbilden einer Diffusionsschicht mit hoher Fremdatomkonzentration unter Verwendung dieser Gateelektrode und des Seitenwandspacers als Maske hergestellt. In der flachen Zellstruktur werden andererseits zunächst eine Diffusionsschicht mit hoher Fremdatomkonzentration für Bitleitungen sowie Source/Drain Bereiche ausgebildet und daraufhin werden Wortleitungen derart ausgebildet, als ob diese die Diffusionsschicht mit hoher Fremdatomkonzentration kreuzen. Folglich kann die Diffusionsschicht mit niedriger Fremdatomkonzentration nicht selbstjustiert zwischen der Diffusionsschicht mit hoher Fremdatomkonzentration und einem Bereich, der später als Kanal dient, hergestellt werden.
Wird die Diffusionsschicht mit niedriger Fremdatomkonzentration selbstjustiert zur Diffusionsschicht mit hoher Fremdatomkonzentration ausgebildet, so ist eine Abfolge der nachfolgenden Prozessschritte über die gewöhnlichen Herstellungsschritte hinaus notwendig:

(1) Ausbilden einer Oxidschicht auf der gesamten Oberfläche eines Substrats und Ausbilden von Öffnungen in denjenigen Bereichen dieser Oxidschicht, die als Diffusionsschicht mit niedriger Fremdatomkonzentration sowie als Diffusionsschicht mit hoher Fremdatomkonzentration dienen;
(2) Implantieren von Fremdatomen bei niedriger Dosis unter Verwendung der Oxidschicht als Maske;
(3) weitere Abscheidung einer Oxidschicht auf der Oxidschicht mit den Öffnungen, und Rückätzen dieser Oxidschicht zur Ausbildung eines Seitenwandspacers in den Öffnungen;
(4) Implantieren von Fremdatomen bei hoher Dosis unter Verwendung der Oxidschicht und des Seitenwandspacers als Maske; und
(5) Ätzen und Entfernen der als Maske verwendeten Oxidschicht und der Seitenwandspacer.

Da die Größe von Transistoren Zunehmend reduziert wurde um in den den sub-Mikrometerbereich vorzudringen, wird die Größe der Diffusionsschicht mit hoher Fremdatomkonzentration ebenso reduziert und der Widerstand der Diffusionsschicht mit hoher Fremdatomkonzentration steigt bei dieser Verkleinerung an. Diese Erhöhung des Widerstandes führt zur Erniedrigung eines Treiberstroms des die Zelle ausbildenden Transistors und verzögert die Zugriffszeit zum MROM.
Eine Salizidtechnologie wurde hierfür zur Erniedrigung des Widerstandes der als Bitleitung dienenden Diffusionsschicht mit hoher Fremdatomkonzentration eingesetzt. Jedoch kann die Salizidtechnologie, welche die Wortleitung als Maske verwendet, nicht einfach auf die Speicherzelle mit der oben beschriebenen flachen Zellstruktur angewandt werden, da die Wortleitung die Bitleitung kreuzt und die Dicke einer auf der Bitleitung auszubildenden Isolationsschicht der Dicke einer Isolationsschicht entspricht, die in von Bereichen der Bitleitung und Wortleitung verschiedenen Bereichen auszubilden ist.
JP 6 (1994)-291284 schlägt als eine Speicherzelle vom NOR Typ eines weiteren MROM einen in den 10(a) bis (d) gezeigten hoch integrierten MROM vor.
Dieser MROM weist den folgenden Aufbau auf. Gateelektroden 42 sind auf einem Siliziumsubstrat 40 ausgebildet, in welchem Diffusionsschichten mit hoher Fremdatomkonzentration 41 als Bitleitungen ausgebildet sind. Eine Siliziumschicht 43 ist auf den Gateelektroden 42 ausgebildet und die. Diffusionsschichten mit hoher Fremdatomkonzentration 43a sind in der Siliziumschicht 43 ausgebildet. Die oberen und unteren Diffusionsschichten mit hoher Fremdatomkonzentration 41 und 43a sind miteinander an Kontaktstellen 44 verbunden, wodurch eine hohe Integrationsdichte wegen der gemeinsamen Verwendung der Gateelektroden 42 erreicht wird. Mit anderen Worten wird die hohe Integrationsdichte durch Kombinieren jedes die flache Zellstruktur aufweisenden MROM mit jedem MROM mit der invertierten flachen Flachzellenstruktur dadurch erreicht, dass diese die Gateelektrode 42 untereinander teilen.
Nichtsdestotrotz kann der MROM mit diesem Aufbau nicht mit dem Kurzkanaleffekt und der Erniedrigung des Widerstandes der Diffusionsschicht mit hoher Fremdatomkonzentration, welche von der Verkleinerung herrührt, zurechtkommen.
US 5,828,113 offenbart einen MROM mit doppeltem Gate unter Verwendung von Polysilizium TFTs als MROM Halbleiter. Eine Polysiliziumschicht mit hochdotierten Bereichen als Bitleitungen ist zwischen obere und untere Zell-Gruppen von Wortleitungen über entsprechende obere und untere Gate-Dielektrikumsschichten angeordnet. Die Verwendung von in dotierten Bereichen eines Halbleitersubstrats ausgebildeten Bitleitungsbahnen ist ebenso in US 5,721,169 und US 5,510,288 offenbart.
ZUSAMMENFASSUNG DER ERFINDUNG
Die Erfindung stellt ein Halbleiterbauelement bereit mit einer Isolationsschicht, einer Mehrzahl parallel zueinander liegender Wortleitungen, einer Gateisolationsschicht und einer Halbleiterschicht vom ersten Leitungstyp, die in dieser Reihenfolge ausgebildet sind, wobei: die Oberfläche der Isolationsschicht flach bezüglich der Oberfläche der Wortleitungen ausgebildet ist; die Halbleiterschicht vom ersten Leitungstyp Bitleitungen enthält, die eine Mehrzahl von parallel zueinander liegenden und die Wortleitung kreuzenden Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp aufweisen, und einer auf der Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration vom zweiten Leitungstyp ausgebildeten selbstjustierten Silizidschicht, welche ihrerseits auf der Halbleiterschicht vom ersten Leitungstyp ausgebildet ist.
Weiterhin stellt die Erfindung ein Verfahren zum Herstellen eines Halbleiterbauelements bereit, umfassend die Schritte: (a) Ausbilden einer Isolationsschicht und Wortleitungen sowie Glätten der Oberfläche der Isolationsschicht bezüglich der Oberfläche der Wortleitungen; (b) Ausbilden einer Gateisolationsschicht und einer Halbleiterschicht vom ersten Leitungstyp auf der Isolationsschicht und den Wortleitungen; (c) Ausbilden einer Mehrzahl von streifenförmigen, parallel zueinander liegenden und die Wortleitungen kreuzenden Isolationsschichten auf der Halbleiterschicht; (d) Implantieren von Fremdatomen vom zweiten Leitungstyp in die Halbleiterschicht mit der streifenförmigen Isolationsschicht als Maske zur Ausbildung einer Mehrzahl von Diffusionsschichten mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp; (e) Ausbilden eines isolierenden Seitenwandspacers auf der streifenförmigen Isolationsschicht und Implantieren von Fremdatomen vom zweiten Leitungstyp in die Halbleiterschicht mit der streifenförmigen Isolationsschicht und dem Seitenwandspacer als Maske zur Ausbildung einer Mehrzahl von Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp; (f) Ausbilden einer selbstjustierten Silizidschicht auf der Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration vom zweiten Leitungstyp mit der streifenförmigen Isolationsschicht und dem Seitenwandspacer als Masken; (g) Ausbilden einer zwischenliegenden Isolationsschicht auf der Halbleiterschicht mit der streifenförmigen Isolationsschicht und dem Seitenwandspacer.
DETAILLIERTE BESCHREIBUNG DER ABBILDUNGEN
1 zeigt eine schematische Ansicht von wesentlichen Teilen eines ROM Zellfeldes mit einer invertierten flachen Zellstruktur als Halbleiterbauelement gemäß einer Ausführungsform der Erfindung;
2(a) bis 2(g) und 2(a') bis 2(g') sind schematische Schnittansichten von wesentlichen Teilen entlang der Linien A-A' und B-B' der ROM Zelle aus 1 und dienen der Erläuterung eines Herstellungsverfahrens des ROM Zellfeldes mit der invertierten flachen Zellstruktur aus 1;
3 zeigt eine schematische Ansicht mit wesentlichen Teilen einer Schichtstruktur des ROM Zellfeldes mit der invertierten flachen Zellstruktur aus 1 gemäß einer weiteren Ausführungsform der Erfindung;
4 zeigt eine schematische Ansicht von wesentlichen Teilen eines ROM Zellfeldes mit einer invertierten flachen Zellstruktur als Halbleiterbauelement gemäß einer weiteren Ausführungsform der Erfindung;
5 zeigt eine schematische Ansicht von wesentlichen Teilen einer Schichtstruktur des ROM Zellfeldes mit der invertierten flachen Zellstruktur aus 5 gemäß einer weiteren Ausführungsform der Erfindung;
6 zeigt eine schematische Ansicht von wesentlichen Teilen eines ROM Zellfeldes mit einer invertierten flachen Zellstruktur als Halbleiterbauelement gemäß einer weiteren Ausführungsform der Erfindung;
7 ist eine schematische Aufsicht auf wesentliche Teile eines Zellenfeldes eines ROM gemäß dem Stand der Technik;
8 zeigt eine Schnittdarstellung entlang einer Linie X-X' des in 7 gezeigten Zellenfeldes;
9 zeigt ein Ersatzschaltbild eines NOR-Typ ROM mit dem in 7 gezeigten Zellenfeld; und
10 zeigt (a) eine schematische Aufsicht, (b) ein Ersatzschaltbild, (c) eine Schnittdarstellung entlang der Linie A-A' und (d) eine Schnittdarstellung entlang einer Linie C-C' der wesentlichen Teile eines Zellenfeldes gemäß dem Stand der Technik.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Ein erfindungsgemäßes Halbleiterbauelement weist eine invertierte flache Zellstruktur auf, wobei eine Isolationsschicht, eine Mehrzahl von parallel zueinanderliegender Wortleitungen, eine Gateisolationsschicht und eine Halbleiterschicht vom ersten Leitungstyp vor allem in dieser Reihenfolge abgeschieden sind.
Das Halbleiterbauelement der Erfindung wird bevorzugt auf einem Halbleitersubstrat hergestellt. In diesem Fall können verschiedene Substrate als Halbleitersubstrat verwendet werden. Beispielsweise können Halbleitersubstrate aus Silizium oder Germanium oder ein Halbleitersubstrat eines Verbindungshalbleiters wie beispielsweise GaAs oder InGaAs verwendet werden. Ebenso können Schaltungsbauelemente wie Transistoren, Kapazitäten und Widerstände oder Schaltungen wie RAM, ROM und dezentrale Schaltungen auf dem Halbleitersubstrat ausgebildet werden.
Die Isolationsschicht wird vorzugsweise auf dem Halbleitersubstrat wie bereits beschrieben ausgebildet. Sie kann beispielsweise unmittelbar auf dem Halbleitersubstrat ausgebildet werden oder als eine zwischenliegende Isolationsschicht auf Bauelemente und Schaltungen, oder als Bauelementisolationsschicht wie beispielsweise einer LOCOS Schicht ausgebildet werden. Diese Isolationsschicht kann mit angemessener Schichtdicke entsprechend der erforderlichen Funktionalität für die zwischenliegende Isolationsschicht, die Bauelementisolationsschicht, usw. ausgebildet werden. Beispielsweise liegt die Schichtdicke zwischen ungefähr 300 und ungefähr 500 nm. Die Isolationsschicht kann des Weiteren als Einzelschicht oder Beschichtung einer SiO_2–Schicht oder/und als SiN Schicht ausgebildet werden.
Im weiteren Verlauf genauer beschriebene Wortleitungen werden auf der Isolationsschicht ausgebildet. Ein Teil der Isolationsschicht liegt zwischen den Wortleitungen und deren Oberfläche wird relativ zur Oberfläche der Wortleitungen flach gestaltet. Mit anderen Worten kann die Isolationsschicht an ihrer Oberfläche Trenches aufweisen, so dass bei Vergraben der Wortleitungen in deren Oberfläche diese dasselbe Höhenniveau aufweisen. Die Isolationsschicht kann obere und untere Schichten aufweisen, deren Oberflächen mit Hilfe einer Abfolge von Verfahrensschritten geglättet werden, umfassend Ausbilden der unteren Isolationssicht als Einzelschicht oder als Beschichtung, Ausbilden der Wortleitungen auf der unteren Isolationsschicht, Beschichten der oberen Isolationsschicht zum Vergraben der Zwischenräume zwischen den Wortleitungen und Glätten der Oberfläche der oberen Isolationsschicht sowie Freilegen der Oberfläche der Wortleitungen durch Rückätzen.
Eine Mehrzahl von parallel zueinander liegenden Wortleitungen werden auf der Isolationsschicht ausgebildet. Die Wortleitungen können durch Verwendung eines Materials, das als Wortleitung herkömmlicher Halbleiterbauelemente dient, mit einer Schichtdicke und einer für die Wortleitung er forderlichen Weite hergestellt werden. Beispiele für die Materialien bilden Metalle wie Aluminium, Kupfer, Silber, Platin und Metalle mit hohem Schmelzpunkt (z. B. Wolfram, Tantal, Titan, Molybdän, usw.), Polysilizium sowie Silizide und Polyzide der hochschmelzenden Metalle. Hieraus werden Molybdänsilizid und Titannitrid besonders bevorzugt, da diese einem Hochtemperaturprozess widerstehen können und eine niedrige Leitfähigkeit aufweisen. Die Schichtdicke kann von ungefähr 150 bis ungefähr 300 nm reichen und die Weite liegt beispielsweise zwischen ungefähr 0.1 und ungefähr 0.5 μm.
Eine Gateisolationsschicht wird auf der geglätteten Isolationsschicht und den Wortleitungen ausgebildet und im Hinblick auf die Isolationsschicht geglättet. Die Gateisolationsschicht kann unter Verwendung eines Materials und mit einer Schichtdicke ausgebildet werden, die üblicherweise für Gateisolationsschichten für Transistoren eingesetzt werden. Beispiele hierfür sind eine Einzelschicht oder eine Beschichtung der SiO₂ Schicht oder/und der SiN Schicht. Die Schichtdicke liegt beispielsweise zwischen ungefähr 5 und ungefähr 10 nm.
Eine Halbleiterschicht vom ersten Leitungstyp wird auf der Gateisolationsschicht ausgebildet. Diese Halbleiterschicht ist diejenige, die als aktive Schicht zur Ausbildung des Transistors dient. Sie kann aus einer Dünnschicht eines Halbleiters wie beispielsweise Silizium oder Germanium, oder eines Verbindungshalbleiters wie beispielsweise GaAs oder InGaAs bestehen. Besonders bevorzugt ist eine Siliziumschicht. Siliziumschichten haben eine geringe Defektdichte und geringfügig Korngrenzen. Die Schichtdicke der Halbleiterschicht kann im Hinblick auf die Funktionsfähigkeit des resultierenden Halbleiterbauelements entsprechend gewählt werden. Beispielsweise liegt diese im Bereich von ungefähr 30 bis ungefähr 150 nm.
Eine Halbleiterschicht vom ersten Leitungstyp wird mit Fremdatomen vom ersten Leitungstyp dotiert. Beispiele von Fremdatomen vom ersten Leitungstyp sind Phosphor und Arsen für N-Typ und Bor für P-Typ. Die Fremdatomkonzentration unterliegt keiner besonderen Beschränkung sofern diese die Konzentration der Fremdatome darstellt, die üblicherweise in dem Halbleitersubstrat oder in der den Transistor darstellenden Halbleiterschicht enthalten ist. Beispielsweise liegt diese im Bereich von ungefähr 5 × 10¹⁶ bis 3 × 10¹⁷ cm^–3. Die Fremdatome vom ersten Leitungstyp können gleichmäßig in die Halbleiterschicht dotiert werden oder diese können in einer niedrigen oder hohen Konzentration in einen Bereich dotiert werden, in welchem der Kanalbereich des Transistors später ausgebildet wird oder auch in einen Teil eines derartigen Bereichs.
Eine Mehrzahl von Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp, welche die Wortleitungen kreuzen und parallel zueinander liegen, werden auf der Halbleiterschicht vom ersten Leitungstyp ausgebildet. Die Diffusionsschicht mit hoher Fremdatomkonzentration vom zweiten Leitungstyp enthält Bor im Falle des P-Typs und Phosphor oder Arsen im Falle des N-Typs. Die Fremdatomkonzentration entspricht üblicherweise der Konzentration der Fremdatome der Diffusionsschicht, welche als Bitleitungen oder Source-Drainbereiche dient und liegt beispielsweise im Bereich von ungefähr 1 × 10²⁰ bis ungefähr 1 × 10²¹cm^–3. Die Weite liegt bei ungefähr 0.1 bis ungefähr 0.5 μm. Ebenso weist die Diffusionsschicht mit hoher Konzentration vom zweiten Leitungstyp vorzugsweise eine Tiefe auf, die im Wesentlichen der Tiefe der Halbleiterschicht entspricht.
Eine Diffusionsschicht mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp kann in denjenigen Teilen der Halbleiterschicht vom ersten Leitungstyp ausgebildet werden, die zwischen und benachbart zu den Bereichen mit hoher Fremdatomkonzentration vom zweiten Leitungstyp liegen. Ebenso kann die Diffusionsschicht mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp vorzugsweise in den benachbarten Bereichen auf beiden Seiten der Diffusionsschicht mit hoher Fremdatomkonzentration ausgebildet werden. Vorzugsweise weist die Diffusionsschicht mit niedriger Konzentration vom zweiten Leitungstyp eine geringere Tiefe als die Diffusionsschicht mit hoher Konzentration vom zweiten Leitungstyp auf und ist vorzugsweise mit einer Weite von ungefähr 0.05 bis ungefähr 0.15 μm ausgebildet. Diese Schicht wirkt als sogenannter „LDD" Bereich. Die Fremdatomkonzentration liegt beispielsweise zwischen ungefähr 1 × 10¹⁸ bis 1 × 10¹⁹ cm^–3.
Eine selbstjustierte Silizidschicht wird vorzugsweise auf der Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration vom zweiten Leitungstyp ausgebildet, die ihrerseits auf dem Halbleitersubstrat ausgebildet ist. Weist die Halbleiterschicht die Siliziumschicht auf, so entspricht die selbstjustierte Silizidschicht beispielsweise einer TiSi₂ Schicht. Die Schichtdicke der selbstjustierten Silizidschicht liegt vorzugsweise zwischen ungefähr 20 bis ungefähr 50 nm als Endschichtdicke.
Im erfindungsgemäßen Halbleiterbauelement mit dem soeben beschriebenen Aufbau sind eine Mehrzahl von Zelltransistoren an den Schnittpunkten zwischen zwei gegenseitig benachbarten Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp und einer diese Schichten kreuzenden Wortleitung ausgebildet und stellen ein Masken-ROM Zellenfeld dar. In diesem Fall verwendet jeder der Zelltransistoren die beiden Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp als Source/Drainbereich, die Halbleiterschicht vom ersten Leitungstyp zwischen diesen Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp als Kanalbereich und eine Wortleitung als Gateelektrode.
Bei diesem Masken-ROM Zellenfeld mit einer Mehrzahl von Zelltransistoren kann der Schreibvorgang dadurch ausgeführt werden, indem die Fremdatomkonzentration vom zweiten Leitungstyp des Kanalbereichs eines auserwählten Transistors auf einen höheren oder niedrigeren Wert als die Konzentration der Halbleiterschicht vom ersten Leitungstyp eingestellt wird, wodurch die Schwellspannung des Transistors geändert wird. Beispielsweise lässt sich die logische „1" oder „0" des Transistors im Masken-ROM Zellenfeld durch Einstellen der Schwellspannung auf einen niedrigen Wert (beispielsweise 0.4V) oder auf einen hohen Wert (beispielsweise 5V bei einer Versorgungsspannung von 3V) entsprechend darstellen.
Die Erfindung ermöglicht ein Halbleiterbauelement mit einer höheren Integrationsdichte durch Stapeln einer Mehrzahl von invertierten flachen Zellstrukturen, wobei jede Zellstruktur die Schichtstruktur aus der Isolationsschicht, der Wortleitung, der Gateisolationsschicht und der Halbleiterschicht vom ersten Leitungstyp wie oben beschrieben aufweist. In diesem Fall können eine streifenförmige Isolationsschicht, die lediglich auf dem Kanalbereich im Halbleiterbauelement vom ersten Leitungstyp des Halbleiterbauelements der unteren Schicht ausgebildet ist, und ein isolierender Seitenwandspacer, der optional auf einer Diffusionsschicht mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp ausgebildet ist, zwischen die Halbleiterschicht vom ersten Leitungstyp des Halbleiterbauelements der unteren Schicht sowie der Isolationsschicht des Halbleiterbauelements der oberen Schicht eingeschoben werden. Zusätzlich können weitere zwischenliegende Isolationsschichten, Bauelemente, Schaltungen, usw., oder eine Kombination hieraus auf ähnliche Weise eingeschoben werden.
Das erfindungsgemäße Halbleiterbauelement lässt sich mit dem folgenden Verfahren herstellen.

(a) zunächst wird die Isolationsschicht und die Wortleitung vorzugsweise auf dem Halbleitersubstrat ausgebildet und die Oberfläche der Isolationsschicht wird relativ zur Oberfläche der Wortleitungen geglättet. Das Glätten kann in diesem Fall mittels einer Abfolge von Verfahrensschritten beeinflusst werden, umfassend Ausbilden der Isolationsschicht, Ausbilden einer Mehrzahl von parallel zueinander liegender Trenches, so dass die Wortleitungen hierin vergraben werden können, Abscheiden eines leitfähigen Materials zum Ausbilden der Wortleitungen auf der Isolationsschicht mit den Trenches und Rückätzen der leitfähigen Schicht bis die Oberfläche der Isolationsschicht freiliegt. Alternativ hierzu kann das Glätten durch Ausbilden der Isolationsschicht, Beschichten des leitfähigen Materials, Strukturieren des leitfähigen Materials wie bei der Ausbildung der Wortleitungen, erneutes Abscheiden der Isolationsschicht und Rückatzen dieser Isolationsschicht bis die Oberfläche der Wortleitungen freiliegt erfolgen.
(b) Im nächsten Schritt werden die Gateisolationsschicht und die Halbleiterschicht vom ersten Leitungstyp oberhalb dieser Isolationsschicht und den Wortleitungen ausgebildet. Die Gateisolationsschicht lässt sich mit einem Verfahren wie beispielsweise dem bekannten CVD Verfahren herstellen. Die Halbleiterschicht vom ersten Leitungstyp lässt sich beispielsweise durch Verwendung eines CVD Verfahrens mit Silangas, Implantieren der Fremdatome vom ersten Leitungstyp mittels Ionenimplantation nach dem Ausbilden der Halbleiterschicht und Kristallisieren der Halbleiterschicht herstellen. Es ist des Weiteren möglich, die Halbleiterschicht während des Dotierens mit den Fremdatomen vom ersten Leitungstyp auszubilden und daraufhin die Halbleiterschicht zu kristallisieren. Gettern lässt sich nach dem Kristallisieren durchführen. Kristallisieren lässt sich in diesem Falle beispielsweise durch das Festphasenkristallwachstum, einem Laserrekristallisationsverfahren oder dem in JP 9 (1997)-312404 beschriebenen Verfahren durchführen.
(c) Eine Mehrzahl von streifenförmigen Isolationsschichten, welche die Wortleitungen kreuzen und parallel zueinander liegen, werden daraufhin auf der Halbleiterschicht ausgebildet. In diesem Fall kann die streifenförmige Isolationsschicht eine Einzelschicht oder eine abgeschiedene Schicht einer SiO₂ Schicht oder/und einer SiN Schicht mit einer Schichtdicke von ungefähr 100 bis ungefähr 300 nm aufweisen. Die Form der streifenförmigen Isolationsschicht ist derart, dass diese lediglich den Bereich abdeckt, der als Kanalbereich des Transistors in einem nachfolgenden Verfahrensschritt dient.
(d) Eine Mehrzahl von Diffusionsschichten mit niedriger Konzentration vom zweiten Leitungstyp werden durch Implantieren der Fremdatome vom zweiten Leitungstyp in die Halbleiterschicht mit der streifenförmigen Isolationsschicht als Maske ausgebildet. In diesem Fall muss das Fremdatom bei derartigen Beschleunigungsenergien injiziert werden, dass das Fremdatom nicht durch die streifenförmige Isolationsschicht hindurchtritt, sondern lediglich in die Oberfläche der Halbleiterschicht eindringt. Beschleunigungs energien können hierbei geeignet in Übereinstimmung mit der Schichtdicke der Halbleiterschicht, der Tiefe der Diffusionsschicht mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp, usw. eingestellt werden und diese liegen beispielsweise im Bereich von ungefähr 40 bis ungefähr 70 keV.
(e) Der Seitenwandspacer wird auf der streifenförmigen Isolationsschicht ausgebildet. Die Fremdatome vom zweiten Leitungstyp werden dann in die Halbleiterschicht mit den streifenförmigen Isolationsschichten und isolierenden Seitenwandspacern als Maske zur Ausbildung einer Mehrzahl von Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp innerhalb der Halbleiterschicht injiziert. Die Fremdatome müssen hierzu bei derartigen Beschleunigungsenergien injiziert werden, dass die Fremdatome nicht durch die streifenförmige Isolationsschicht und durch die Seitenwandspacer hindurchtreten, sondern die Unterseite der Halbleiterschicht durch Aktivierung erreichen. Die Beschleunigung kann hierzu in Übereinstimmung mit der Schichtdicke der Halbleiterschicht, der Tiefe der Diffusionsschicht mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp, usw. geeignet eingestellt werden und liegt beispielsweise zwischen ungefähr 50 bis ungefähr 80 keV.
(f) Die selbstjustierte Silizidschicht wird auf der Oberfläche der Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp mit der streifenförmigen Isolationsschicht und dem Seitenwandspacer als Maske ausgebildet. Die selbstjustierte Silizidschicht wird auf die folgende Weise hergestellt. Zunächst wird eine Metallschicht mit hohem Schmelzpunkt mit einer Schichtdicke von beispielsweise ungefähr 20 bis ungefähr 50 nm auf die gesamte Oberfläche des Halbleitersubstrats, eingeschlossen der streifenförmigen Isolationsschicht und der Seitenwandspacer, abgeschieden. Eine Wärmebehandlung wird daraufhin beispielsweise in einer Stickstoffatmosphäre bei einer Temperatur im Bereich von 600 bis 650°C für 10 bis 20 Minuten zur Umwandlung der Metallschicht mit hohem Schmelzpunkt, die in Kontakt zur Halbleiterschicht ist, in eine Silizidschicht durchgeführt. Die Metallschicht mit hohem Schmelzpunkt, welche nicht in die Silizidschicht umgewandelt wurde, wird geätzt und entfernt. Eine Wärmebehandlung wird des Weiteren bei einer Temperatur im Bereich von ungefähr 800 bis 850°C zur Ausbildung einer Schicht mit geringem Widerstand vorgenommen.
(g) Die zwischenliegende Isolationsschicht wird sodann auf der Halbleiterschicht einschließlich der streifenförmigen Isolationsschicht und des Seitenwandspacers ausgebildet. Mit anderen Worten werden die streifenförmige Isolationsschicht und der Seitenwandspacer, welche als Maske in dem vor hergehenden Schritt dienten, als Teil der zwischenliegenden Isolationsschicht verwendet ohne entfernt zu werden. Die zwischenliegende Isolationsschicht ist üblicherweise eine Isolationsschicht, die zwischen Bauelemente und der Verdrahtungsschicht zur Erstellung der Verdrahtungsschicht auf Bauelementen wie Transistoren ausgebildet wird. Deshalb ist deren Schichtdicke nicht im Besonderen begrenzt, solange die Isolation dieser Komponenten gesichert ist. Das Material für die zwischenliegende Isolationsschicht ist ebenso nicht besonders eingeschränkt solange die Isolation im Normalfall gesichert ist. Diese kann sowohl eine Einzelschicht oder eine Beschichtung sein.

Um die Daten erfindungsgemäß in das Halbleiterbauelement zu schreiben, wird der Schreibvorgang vorzugsweise durch Implantieren von Fremdatomen in den Kanalbereich des Transistors bei einem derartigen Niveau einer Beschleunigungsenergie durchgeführt, dass die Fremdatome durch die streifenförmige Isolationsschicht durchdringen, wobei die streifenförmige Isolationsschicht und der Seitenwandspacer vor der Ausbildung der in Schritt (g) beschriebenen zwischenliegenden Isolationsschicht ausgebildet werden. Hierbei lässt sich die Dosis der Fremdatome geeignet einstellen, so dass die Konzentration einen gewünschten Schwellspannungswert des Transistors mit sich bringt.
Im Folgenden wird ein erfindungsgemäßes Halbleiterbauelement und ein Verfahren zu dessen Herstellung mit Bezug zu den begleitenden Abbildungen beschrieben.
Ausführungsform 1:
Das erfindungsgemäße Halbleiterbauelement entspricht dem MROM mit der invertierten flachen Zellstruktur wie in 1 abgebildet.
Bei diesem MROM werden ein Siliziumsubstrat 10 und eine Isolationsschicht 11 in dieser Reihenfolge beschichtet. Eine Mehrzahl von parallel zueinander liegenden Wortleitungen 12 wird auf dieser Isolationsschicht 11 ausgebildet. Eine Isolationsschicht 13 besteht aus einer CVD Oxidschicht und ist zwischen jedes Paar von benachbarten Wortleitungen 12 angeordnet. Die Isolationsschicht 13 isoliert die Wortleitungen 12 voneinander und glättet die Oberfläche der Wortleitungen 12. Eine Siliziumschicht 15, die als aktive Schicht dient, ist über den Wortleitungen 12 und der Isolationsschicht 13 über ein Gate und über eine Isolationsschicht 14 freigelegt. Eine Mehrzahl von Diffusionsschichten mit hoher Fremdatomkonzentration 21, die als Bitleitungen und Source/Drainbereiche dienen, ist in dieser Siliziumschicht derart ausgebildet, dass diese die Wortleitungen 12 kreuzen. Diffusionsschichten mit niedriger Fremdatomkonzentration 22 sind selbstjustiert zu den Diffusionsschichten mit hoher Fremdatomkonzentration 21 ausgebildet. Eine TiSi₂ Schicht mit geringem Widerstand 23 ist auf der Oberfläche der Diffusionsschichten mit hoher Fremdatomkonzentration 21 in der Siliziumschicht 15 ausgebildet. Eine CVD Isolationsschicht 17 (in der Abbildung nicht dargestellt) ist in Bereichen der Siliziumschicht 15, die von den Diffusionsschichten mit hoher Fremdatomkonzentration 21 und der Diffusionsschicht mit niedriger Fremdatomkonzentration 22 verschieden sind, ausgebildet. Ein Seitenwandspacer 19 (nicht dargestellt) ist an der Seitenwand der CVD Isolationsschicht 17 ausgebildet und eine zwischenliegende Isolationsschicht 25 (nicht dargestellt) ist des Weiteren auf diesen ausgebildet.
Im Folgenden wird ein Verfahren zur Herstellung des MROM mit der invertierten flachen Zellstruktur aus 1 beschrieben.
Zunächst wird die Isolationsschicht wie in den 2(a) und 2(a') dargestellt mit einem Siliziumoxid mit einer Schichtdicke von ungefähr 300 bis ungefähr 500 nm auf dem Siliziumsubstrat 10 aus Silizium ausgebildet, auf welchem gewünschte Bauelemente (nicht dargestellt) erstellt werden. Ebenso wird die Isolationsschicht 11 als LOCOS Schicht im Falle des CMOS Prozesses ausgebildet. Diese Isolationsschicht 11 hat vorzugsweise eine größere Dicke um eine parasitäre Kapazität zwischen den Wortleitungen, die im weiteren Verlauf hergestellt werden, sowie dem Siliziumsubstrat 10 zu reduzieren.
Eine Metallschicht mit hohem Schmelzpunkt wie beispielsweise MoSi₂ oder TiN wird auf der Isolationsschicht 11 mit einer Schichtdicke im Bereich von ungefähr 150 bis ungefähr 300 nm erstellt. Diese Schicht wird sodann in eine gewünschte Form mittels Photolithographie strukturiert und zur Ausbildung der Wortleitungen 12 geätzt. Die Isolationsschicht 13 wird sodann auf die Wortleitungen 12 abgeschieden und mit Hilfe des CMP Verfahrens geglättet. Falls Höhendifferenzen oder eine Stufe in der unten liegenden Schicht während des Kristallisationsprozesses der in einem nachfolgenden Schritt abzuscheidenden Siliziumschicht vorhanden sind, so wird die Schichtdicke der Siliziumschicht als auch die Kristallisation ungleichmäßig auf Grund von Höhenunterschieden und die Kristallisation lässt sich nicht in der gewünschten Weise ausführen. Ebenso ist es möglich Trenches zum Ausbilden der Wortleitungen 12 in der Isolationsschicht 13 und danach die Wortleitungen 12 innerhalb der Trenches auszubilden.
Wie in 2(b) und 2(b') gezeigt, wird die Gateisolationsschicht 14 mit einer Schichtdicke im Bereich von ungefähr 5 bis ungefähr 10 nm mit Hilfe von thermischer Oxidation oder des CVD Verfahrens auf den Wortleitungen 12 ausgebildet. Die als aktive Schicht dienende Siliziumschicht 15 wird auf der Gateisolationsschicht 14 ausgebildet. Diese Siliziumschicht 15 bestimmt die Eigenschaften des Transistors, der die ROM Speicherzelle darstellt. Um eine qualitativ hochwertige Siliziumschicht 15 zu erhalten, wird zunächst amorphes Silizium abgeschieden und daraufhin ein Festphasenkristallwachstum oder eine Laserrekristallisation durchgeführt. Danach werden Borionen in die Siliziumschicht 15 mit einer Fremdatomkonzentration von 5 × 10¹⁶ bis 3 × 10¹⁷ cm^–3 zur Ausbildung der P-Typ Siliziumschicht 15 implantiert. Die endgültige Schichtdicke der Siliziumschicht entspricht ungefähr 50 nm.
Wie in 2(c) und 2(c') nachfolgend gezeigt, wird die CVD Oxidschicht 17 mit einer Schichtdicke von 50 nm ausgebildet und Öffnungen werden in die CVD Oxidschicht 17 in die Bereiche eingebracht, in welchen die Bitleitungen mittels Photolithographie und Ätzen in einem nachfolgenden Schritt ausgebildet werden. Phosphor 18 wird bei einer Dosis von ungefähr 2 × 10¹³ Ionen/cm² bei einer Beschleunigungsenergie von ungefähr 20 keV mit der CVD Oxidschicht 17 als Maske implantiert.
Nachfolgend wird, wie in 2(d) und 2(d') gezeigt, eine CVD Oxidschicht oder eine Nitridschicht mit einer Schichtdicke von ungefähr 200 nm auf der gesamten oberen Oberfläche der CVD Oxidschicht 17 ausgebildet und danach zur Ausbildung der Seitenwandspacer 19 auf der CVD Oxidschicht 17 zurückgeätzt. Arsen 20 wird mit einer Dosis von ungefähr 3 × 10¹⁵ Ionen/cm² bei einer Implantationsenergie von ungefähr 40 keV mit der CVD Oxidschicht 17 und dem Seitenwandspacer 19 als Maske implantiert.
Danach werden die hierbei implantierten Atome durch RTA wie in den 2(e) und 2(e') gezeigt zur Ausbildung der Diffusionsschichten mit hoher Fremdatomkonzentration 21, die als Bitleitungen und Source/Drainbereiche dienen sowie zur Ausbildung der Diffusionsschichten mit niedriger Fremdatomkonzentration 22 selbstjustiert zu den Diffusionsschichten mit hoher Fremdatomkonzentration 21 aktiviert.
Nachfolgend wird eine Titanschicht mit einer Schichtdicke von ungefähr 50 nm durch Sputtern auf das resultierende Siliziumsubstrat 10 mit der CVD Oxidschicht 17 und dem Seitenwandspacer 19 als Maske abgeschieden. Ausheilen wird in einer N₂ Atmosphäre bei ungefähr 600 bis ungefähr 650°C durchgeführt. Hierbei wird die Titanschicht in eine TiSi_x Schicht 23a in den Bereichen umgewandelt, in denen die Siliziumschicht 15 in Kontakt mit der Titanschicht ist. Ebenso wandelt sich die Titanschicht auf der CVD Oxidschicht 17 und dem Seitenwandspacer 19 in TiN um. Danach wird Ti, das nicht mit TiN reagiert hat, durch Ätzen entfernt. Ausheilen wird bei 800 bis 850°C durchgeführt, so dass die TiSi_x Schicht in eine TiSi₂ Schicht 23 mit geringem Widerstand 23 umgewandelt werden kann. Hierdurch lässt sich ein geringer Widerstand der Bitleitungen erreichen.
Nach den soeben beschriebenen Verfahrensschritten kann die Ausbildung der LDD Struktur und der selbstjustierten Silizidschicht abgeschlossen werden. Im Ergebnis lässt sich der Transistor mit den Source/Drainbereichen, die die LDD Struktur mit der Diffusionsschicht mit hoher Fremdatomkonzentration 21 und der Diffusionsschicht mit niedriger Fremdatomkonzentration 22 auf der Siliziumschicht 15 aufweisen, der Kanalbereich, der zwischen diesen Source/Drainbereichen liegt und der die Gateisolationsschicht 14 und die Wortleitung 12 beinhaltet, herstellen.
Danach wird eine Lackmaske 24 mit Öffnungen auf den Kanalbereichen des gewünschten Transistors, wie in den 2(f) und 2(f') gezeigt, ausgebildet. Danach wird Bor mit einer Dosis von 1 × 10¹⁴ Ionen/cm² und einer Implantationsenergie von 20 keV durch die CVD Oxidschicht 17 implantiert. Der Datenschreibvorgang ist somit ausgeführt. Mit anderen Worten wird der Datenwert „1" durch Einstellen der Schwellspannung des Transistors auf ungefähr 6 V mit Hilfe der Ionenimplantation gesetzt, was höher ist als die Versorgungsspannung und der Datenwert „0" wird durch Einstellen der Schwellspannung des Transistors auf ungefähr 0.5 V geschrieben, wobei die Ionenimplantation nicht erfolgt ist. Ebenso zeigen 2(f) und 2(f') die gewünschten soeben ausgebildeten Bauelemente wie beispielsweise MOS Transistoren im dezentralen Schaltungsbereich auf dem Siliziumsubstrat 10.
Nun wird eine zwischenliegende Isolationsschicht 25 über dem Siliziumsubstrat 10, wie in 2(g) und 2(g') gezeigt, ausgebildet und Kontaktlöcher werden geöffnet. Nachdem Kontaktstöpsel 26 und Verdrahtungsschichten 27 ausgebildet sind, kann der MROM mit invertierter flacher Zellstruktur vervollständigt werden. Ebenso ist es nicht erforderlich, die CVD Oxidschicht 17, welche als Maske für die Implantation der Ionen und zur Ausbildung der selbstjustierten Silizidschicht verwendet wurde, bei diesem MROM mit invertierter flacher Zellstruktur durch Ätzen zu entfernen.
Ausführungsform 2:
Ein MROM mit hoch integrierter invertierter flacher Zellstruktur lässt sich durch wiederholtes Beschichten des MROMs mit invertierter flacher Zellstruktur aus Ausführungsform 1 wie in 3 gezeigt, herstellen.
Ausführungsform 3:
Das Halbleiterbauelement gemäß dieser Ausführungsform stimmt im Wesentlichen mit dem MORM mit invertierter flacher Zellstruktur aus Aus führungsform 1, vergleiche 1, überein mit der Ausnahme, dass die TiSi₂ Schicht mit geringem Widerstand 23 nicht auf der Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration 21, wie in 4 gezeigt, ausgebildet ist.
Ausführungsform 4:
Das Halbleiterbauelement gemäß dieser Ausführungsform stimmt im Wesentlichen mit dem in 4 gezeigten MROM mit invertierter flacher Zellstruktur aus Ausführungsform 2 überein, mit der Ausnahme, dass die TiSi₂ Schicht mit geringem Widerstand 23 nicht auf der Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration 21, siehe 5, ausgebildet ist.
Ausführungsform 5:
Das Halbleiterbauelement gemäß dieser Ausführungsform stimmt im Wesentlichen mit der in 1 gezeigten Ausführungsform des MROM mit invertierter flacher Zellstruktur überein mit der Ausnahme, dass die Diffusionsschicht mit geringer Fremdatomkonzentration 22 und die TiSi₂ Schicht mit geringem Widerstand 23 nicht auf der in 1 gezeigten Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration 21 ausgebildet sind.
Ausführungsform 6:
Diese Ausführungsform ermöglicht die Ausbildung eines MROM mit invertierter flacher Zellstruktur und hoher Dichte durch wiederholtes Beschichten der in Ausführungsform 5 hergestellten MROMs mit invertierter flacher Zellstruktur.
Das erfindungsgemäße Halbleiterbauelement dieser Ausführungsform zeigt den folgenden Aufbau. Die Isolationsschicht, die gegenseitig benachbarten Wortleitungen, die Gateisolationsschicht und die Halbleiterschicht vom ersten Leitungstyp werden nacheinander ausgebildet. Die Isolationsschicht zeigt eine geglättete Oberfläche in Bezug zur Oberfläche der Wortleitungen. Die Bitleitungen weisen eine Mehrzahl von Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp auf, die parallel zueinander liegen und die Wortleitungen kreuzen und auf der Halbleiterschicht vom ersten Leitungstyp ausgebildet sind. Demnach kann die als aktive Schicht dienende Halbleiterschicht vom ersten Leitungstyp auf der flachen Wortleitung ausgebildet werden, so dass eine Halbleiterschicht von hoher Qualität erzielt werden kann. Schließlich lässt sich ein Halbleiterbauelement mit hoher Zuverlässigkeit fertig stellen.
Gemäß dem Aufbau des Halbleiterbauelements lassen sich die Source/Drainbereiche mit sogenannten „LDD Strukturen" durch Ausbilden der Diffusionsschichten mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp in Bereichen herstellen, die benachbart zu den als Bitleitungen und als Source/Drainbereichen dienende Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp liegen. Somit lässt sich der Kurzkanaleffekt und die Degradation auf Grund von heißen Ladungsträgern, die mit der Miniaturisierung des Transistors in der Einzeldrainstruktur verstärkt hervortreten, verhindern. Des Weiteren lässt sich die Source-Drain Spannungsfestigkeit der Einzeldrainstruktur verbessern, so dass eine höhere Versorgungsspannung und die Reduzierung der Zugriffszeit erzielt werden können.
Da die selbstjustierte Silizidschicht auf einfache Weise auf der Diffusionsschicht mit hoher Fremdatomkonzentration vom zweiten Leitungstyp, die auf der Halbleiterschicht vom ersten Leitungstyp ausgebildet ist, erstellt werden kann, lässt sich der Widerstand der Bitleitung erniedrigen; was letztendlich zu einer Verbesserung der Treiberleistung des Halbleiterbauelements führt.
Da zusätzlich das Halbleiterbauelement durch die flache Schichtstruktur vervollständigt wird, lässt sich eine Mehrzahl derartiger Schichtstrukturen auf einfache Weise schichten. Damit wird ein Halbleiterbauelement mit höherer Dichte erzielt.
Bei dem erfindungsgemäßen Herstellungsverfahren des Halbleiterbauelements kann die streifenförmige Isolationsschicht, die zur Ausbildung der Diffusionsschicht mit Fremdatomen verwendet wird, ebenso als zwischenliegende Isolationsschicht verwendet werden. Damit kann das Halbleiterbauelement mit hoher Zuverlässigkeit und hoher Leistungsfähigkeit mit einem einfachen Herstellungsverfahren gefertigt werden.

Claims

Halbleiterbauelement mit einer Isolationsschicht (11, 13), einer Mehrzahl parallel zueinander liegender Wortleitungen (12), einer Gateisolationsschicht (14) und einer Halbleiterschicht vom ersten Leitungstyp (15), die in dieser Reihenfolge ausgebildet sind, wobei: die Oberfläche der Isolationsschicht (11, 13) relativ zur Oberfläche der Wortleitungen flach ist; die Halbleiterschicht vom ersten Leitungstyp Bitleitungen mit einer Mehrzahl von parallel zueinander ausgebildeten und die Wortleitungen kreuzenden Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp (21) aufweist, und eine selbstjustierte Silizidschicht (23) auf der Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration vom zweiten Leitungstyp ausgebildet ist, die auf die Halbleiterschicht vom ersten Leitungstyp aufgebracht ist.
Halbleiterbauelement nach Anspruch 1, wobei Diffusionsschichten mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp (22) in benachbart und zwischen Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp (21) liegenden Bereichen ausgebildet sind, die auf der Halbleiterschicht vom zweiten Leitungstyp aufgebracht sind.
Halbleiterbauelement nach Anspruch 1 mit: einer Mehrzahl von Zelltransistoren, die jeweils in einem Bereich ausgebildet sind, in dem eine der Wortleitungen (12) zwei zueinander benachbarte Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp (21) schneidet, wobei der Zelltransistor die beiden Bereiche mit hoher Fremdatomkonzentration vom zweiten Leitungstyp als Source/Drain Bereiche, die Halbleiterschicht vom ersten Leitungstyp (15) zwischen den Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp als Kanalbereich und die Wortleitung (12) als Gateelektrode nutzt; und wobei wenigstens einer der Kanalbereiche des Zelltransistors eine im Vergleich zur Halbleiterschicht vom ersten Leitungstyp höhere Fremdatomkonzentration vom ersten Leitungstyp aufweist.
Halbleiterbauelement mit einer Schichtstruktur mit einer Mehrzahl von Halbleiterbauelementen nach einem der Ansprüche 1 bis 3.
Verfahren zum Herstellen eines Halbleiterbauelements, umfassend die Schritte: (a) Ausbilden einer Isolationsschicht (11, 13) und Wortleitungen (12) sowie Glätten der Oberfläche der Isolationsschicht relativ zur Oberfläche der Wortleitungen; (b) Ausbilden einer Gateisolationsschicht (14) und einer Halbleiterschicht vom ersten Leitungstyp (15) auf der Isolationsschicht und den Wortleitungen; (c) Ausbilden einer Mehrzahl von parallel zueinander liegenden und die Wortleitungen kreuzenden streifenförmigen Isolationsschichten (17) auf der Halbleiterschicht; (d) Implantieren von Fremdatomen eines zweiten Leitungstyps (18) in die Halbleiterschicht mit den streifenförmigen Isolationsschichten als Maske zum Ausbilden einer Mehrzahl von Diffusionsschichten mit niedriger Fremdatomkonzentration vom zweiten Leitungstyp (22); (e) Ausbilden eines isolierenden Seitenwandspacers (19) auf den streifenförmigen Isolationsschichten und Implantieren von Fremdatomen eines zweiten Leitungstyps (20) in die Halbleiterschicht mit der streifenförmigen Isolationsschicht und den Seitenwandspacern als Maske zum Ausbilden einer Mehrzahl von Diffusionsschichten mit hoher Fremdatomkonzentration vom zweiten Leitungstyp (21); (f) Ausbilden eines selbstjustierten Silizidfilms (23) auf der Oberfläche der Diffusionsschicht mit hoher Fremdatomkonzentration vom zweiten Leitungstyp (21) mit der streifenförmigen Isolationsschicht (17) und den Seitenwandspacern (19) als Maske; und (g) Ausbilden einer zwischenliegenden Isolationssicht (25) auf der Halbleiterschicht mit der streifenförmigen Isolationsschicht und dem Seitenwandspacer.
Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 5, wobei die Isolationsschicht (11) ausgebildet wird, eine Mehrzahl von parallel zueinander liegenden Trenches derart ausgebildet wird, dass die Wortleitungen in diesen vergraben werden können, eine leitfähige Schicht auf der Isolationsschicht mit den Trenches ausgebildet wird und die leitfähige Schicht sodann zum Ausbilden der Wortleitungen (12) zurückgeätzt wird bis die Oberfläche der Isolationsschicht in Schritt (a) freiliegt.
Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 5, wobei die Isolationsschicht (11) ausgebildet wird, eine leitfähige Schicht auf die Isolationsschicht aufgebracht und zum Ausbilden der Wortleitungen (12) strukturiert wird, eine Isolationsschicht erneut aufgebracht wird und die Isolationsschicht zurückgeätzt wird bis die Oberfläche der Wortleitungen in Schritt (a) freiliegen.
Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 5, wobei die Halbleiterschicht vom ersten Leitungstyp (15) durch Ausbilden einer Halbleiterschicht mit dem CVD Verfahren erstellt wird, Implantieren der Fremdatome vom ersten Leitungstyp in die Halbleiterschicht mittels Ionenimplantation und Kristallisieren der Halbleiterschicht in Schritt (b).
Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 5, wobei die Halbleiterschicht (15) während des Dotierens mit den Fremdatomen vom ersten Leitungstyp ausgebildet wird und Kristallisieren der Halbleiterschicht.