DE10135580C1 - Kontaktintegrationsschema für Halbleiteranordnungen - Google Patents

Kontaktintegrationsschema für Halbleiteranordnungen

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Abstract

Ein verbessertes Kontaktintegrationsverfahren für Halbleitergeräte weit unterhalb von 150 nm, beispielsweise W/WN-Gateelektroden, Doppelaustrittsarbeitsfunktionsgates, Doppelgate-MOSFETs und SOI-Geräte, wird vorgeschlagen. Dieses Verfahren vereinigt selbstausgerichtete, erhöhte Source/Drainkontaktprozesse mit einem Prozess, der ein W-Salizid verwendet, kombiniert mit Ionenmischungsimplantierung. Das Kontaktintegrationsverfahren erzielt Übergänge mit niedrigem Kontaktwiderstand (R¶C¶), mit äußerst flachgehenden Kontaktübergangstiefen (X¶JC¶), und hoher Dotierungskonzentration in der Silizid-Kontaktgrenzfläche (N¶C¶).

Description

Kontaktintegrationsschema für Halbleiteranordnungen mit selbstausgerichteten erhöhten Source/Drainbereichen.
Der selbstausrichtende Kontakt (SAC) ist wohlbekannt als Herstellungsverfahren zur Verringerung der Zellenabmessungen von Speichereinheiten. Speichergeräte, die unter Verwendung von SACs hergestellt werden, werden üblicherweise auf demselben CMOS-Chip wie die logischen Schaltungen hergestellt, durch welche sie adressiert werden.
Eine höhere Logikschaltungsleistung wird häufig dadurch erzielt, daß sogenannte Salizidverfahren (selbstausrichtendes Silizid) eingesetzt werden. Das Glühen einer Feuerfestmetallschicht führt dazu, daß das darunterliegende Silizium mit der Metallschicht reagiert, und ein Silizid erzeugt, das über der Gateelektrode und Source- und Drainbereichen angeordnet ist. Diese Silizidbereiche weisen einen geringeren Widerstand als Nicht-Silizidbereiche auf. Dies gilt insbesondere für kleinere Abmessungen.
Das Silizidieren wird auf diesem Gebiet häufig eingesetzt. Mit Verringerung der konstrukti­ ven Gerätedichte für CMOS-Geräte, was sowohl dynamische Speicher mit wahlfreiem Zugriff mit tiefen Gräben (DT-DRAM) und Adressierlogik betrifft, können vorhandene Pro­ zessintegrationsschemata nicht mehr die Anforderungen an Kontakte erfüllen, insbesonde­ re bei einer Verkleinerung von CMOS-Geräten auf Knotenabstände von 150 nm. Der Erfolg zukünftiger CMOS-Prozessintegrationen wird wesentlich von der erfolgreichen Ausbildung gesunder Kontakte abhängen, die äußerst wenig Tiefe Kontaktübergangsstellen (XJC) mit kleinem Kriechstrom zur Verfügung stellen, und auch einen geringen Kontaktwiderstand (RC) aufweisen, mit hoher Konzentration an Dotierungsmitteln in der Silizid- Kontaktgrenzfläche (NC). Die Prozessintegration erfordert auch die Berücksichtigung ande­ rer kritischer Prozesskriterien, beispielsweise Kosten, Wärmebilanz, Einsatz der Geräte, Verläßlichkeit, usw. Allerdings gibt es momentan keinen allgemeinen Vorschlag zur Herstel­ lung eines verbesserten Kontakts, der die endgültigen Anforderungen erfüllt, infolge kompli­ zierter Wechselwirkungen zwischen diesen Parametern, die jeweils ihre eigenen Prozessin­ tegrationsschritte aufweisen.
Aus der US 51 56 994 ist es bekannt, Source/Draingebiete einer SRAM Struktur durch selektives Ablagern von amorphem Silizium zu erhöhen und durch einen SALICIDE Prozess mit einer ganzflächig abgeschiedenen Titanschicht und schneller Wärmebehandlung mit einem Silizidkontakt zu versehen. Zudem ist es daraus bekannt, das amorphe Silizium vor oder nach dem Abscheiden der Titanschicht mittels Implantation zu dotieren. Es wird jedoch kein Hinweis darauf gegeben, derart zu Implantieren, dass ein Ionenmischen und ein niedriger Kontaktwiderstand resultiert. Außerdem werden zwar die Vorteile des selektiven Wachsens bei schmalen Strukturen und musterlimitierter Wachstumskinetik erwähnt, es wird jedoch kein Hinweis darauf gegeben, zuerst eine dielektrische Zwischenschicht (Interlayer dieletric, IDL) herzustellen und in dessen Kontaktöffnungen zu Source/Draingebieten hinein selektiv amorphes Silizium abzuscheiden.
Auch aus der JP 02-290018 A ist es bekannt, zuerst ein Polyzid-Interconnect aus Polysilizium und Titansilizid herzustellen und durch das gebildete Silizid hindurch eine Implantation zum Bilden der Source/Drainbereiche vorzunehmen. Zudem wird der Hinweis gegeben, dass sich damit eine gute Kontaktmorphologie und ein verbesserter Kontaktwiderstand herstellen lässt. Es wird jedoch kein Hinweis darauf gegeben, zuerst eine dielektrische Zwischenschicht (Interlayer dieletric, IDL) herzustellen und in dessen Kontaktöffnungen zu Source/Draingebieten hinein selektiv amorphes Silizium abzuscheiden.
An sich ist es aus Lin et al., Applied Surface Science 92 (1996) 660-664, bekannt, verlässliche Titansilizidkontakte im sub-Mikrometerbereich durch Implanation durch das Silizid herzustellen (Implanation through metal, ITM). Jedoch gibt diese Veröffentlichung keinen Hinwies darauf, erhöhte Siliziumkontakte zu erzeugen.
In der US 59 15 197 sind verschiedene Verfahren wie selektives Wachstum von amorphem oder polykristallinem oder hemispherical grain (HSG) Silizium beschrieben, um auf Source/Draingebieten eines Substrates eine Unebenheit zu erzeugen um beim Silizidieren einen verbesserten Kontaktwiderstand zu erreichen. Jedoch gibt auch diese Schrift keinen Hinweis darauf, zuerst ein Kontaktloch in einer dielektrischen Zwischenschicht (Interlayer dieletric, IDL) herzustellen und dahinein selektiv amorphes Silizium abzuscheiden.
Aus der JP 62-061346 A ist es bekannt, zuerst eine dielektrische Zwischenschicht (Interlayer dieletric, IDL) herzustellen in deren Kontaktöffnungen zu Source/Draingebieten hinein Titan abzuscheiden und in Titansilizid zu wandeln. Es wird jedoch kein Hinweis gegeben, erhöhte Kontakte zu bilden.
Es ist daher die Aufgabe der Erfindung, ein Integrationsschema zur Ausbildung eines verbesserten Kontaktes bereitzustellen, welches die Eigenschaften von niedrigen Werten für RC, von hohen Werten für NC, und eine geringe Tiefe (XJC) aufweist, die sämtlich dafür wesent­ lich sind, CMOS-Geräte zur Verfügung zu stellen, die auf einen Schaltungsknotenabstand unterhalb von 150 nm herunterskaliert wurden. Die vorliegende Erfindung stellt ein derarti­ ges Integrationsschema zur Verfügung, das für W/WN-Gateelektroden geeignet ist, für Ga­ tes mit doppelter Austrittsarbeit, für Doppelgate-MOSFETs, und SOI-Geräte, unter anderem.
Das Integrationsschema gemäß der vorliegenden Erfindung ermöglicht die Ausbildung von Kontakten, welche diese fundamentalen Anforderungen erfüllen (wie voranstehend erläutert), und zwar für CMOS-Geräte, die sowohl DT-DRAM als auch Logikgeräte umfassen. Dieses Schema vereinigt die Ausbildung selbstausgerichteter, erhöhter Kontaktfensterstrukturen mit einem W/Salizid, in Verbindung mit einem Ionenmischungsimplantierungsverfahren. Dieses Verfahren umfaßt folgende Schritte:
  • 1. Ausbildung herkömmlicher Übergänge;
  • 2. Durchführung einer integrierten Bitleitungskontakt/Sourcekontakt-Ätzung (CB/CS-Ätzung);
  • 3. Durchführung einer amorphen Ausbildung der Oberfläche;
  • 4. selektives Wachstum eines halbkugelförmigen Korns bzw. metastabilen Polysiliziums (HSG/MSP); wobei darauf hingewiesen wird, daß HSG und MSP austauschbar eingesetzt werden können;
  • 5. selektives Ablagern von W;
  • 6. Durchführung einer Ionenmischung;
  • 7. Glühen des Übergangs;
  • 8. Durchführung einer speziellen Kontakt-Gateätzung (CG); und
  • 9. Durchführung eines Metallleitungs- und Lokalstapelprozesses.
Dieses Integrationsschema führt zu flachgehenden Übergängen mit niedrigem Kontaktwiderstand für Geräte weit unterhalb von 150 nm.
Die vorliegende Erfindung stellt ein Verfahren zum Vereinigen von Prozessen für selbstausgerichtete, erhöhte Kontakte mit einem W-Salizid zur Verfügung, kombiniert mit einem Ionenmischungsimplantierungsverfahren, um Übergänge mit niedrigem Kontaktwiderstand (RC) zu erhalten, die äußerst flachgehend sind (XJC), und eine hohe Dotierungsmittelkonzentration in der Grenzfläche (NC) aufweisen.
Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:
Fig. 1A ein Flußdiagramm einer bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 1B ein Flußdiagramm einer alternativen Ausführungsform der Schritte 2 bis 6 von Fig. 1A;
Fig. 2 bis 9 jeweils Querschnitte der erfindungsgemäßen Anordnung, wie sie sich während der Schritte des bevorzugten, erfindungsgemäßen Verfahrens entwickelt, das in dem Flußdiagramm von Fig. 1A dargestellt ist; und
Fig. 10 ein integriertes Schaltungsgerät, das nach dem Verfahren gemäß der vorliegenden Erfindung hergestellt wurde.
Fortgeschrittene Kontakte aus Metall-Silizium (MS) benötigen eine hohe Dotierung, um Kontakte mit niedrigem ohm'schen Widerstand auszubilden. Bei diesen stark dotierten MS-Übergängen wird die Elektronenemission (TE) durch Feldemission (FE) und thermische Feldemission (TFE) dominiert, was zu einem höheren Leitvermögen der Kontakte führt. Eine sehr hohe Oberflächenkonzentration von Dotierungsmitteln führt selbstverständlich zu tieferen Übergängen, infolge der von der Konzentration abhängigen Diffusion. Dieser Effekt tritt stärker auf, wenn ein Implantierungsschritt mit hoher Energie durchgeführt wird, infolge des anomalen Diffusionseffekts der durch den Übergang verstärkten Diffusion (TED). Dieser Übergangseffekt tritt infolge der Wärmebehandlung (Glühen) des Siliziums auf, die zum Aktivieren der implantierten Ionen erforderlich ist (also um die Dotiermittelatome an ihre Austauschplätze zu bewegen), und um restliche Implantierungsbeschädigungen zu vermeiden. Auf diese Weise sind die Ziele eines niedrigen Wertes für RC und eine flache Ausbildung (XJC) kontraproduktiv.
Darüber hinaus ist das Silizidieren auf stark dotiertem Si häufig beträchtlich schwieriger als bei undotiertem Si.
Um diese verschiedenen Effekte auszuschalten ist es ideal, ein Integrationsschema zur Verfügung zu haben, welches folgende Schritte umfaßt: (1) ein erhöhtes Kontaktfenster, um den Si-Verbrauch während der Silizidierung und der Übergangsdiffusion in Si zu kompensieren, (2) Silizidieren mit einem Feuerfestmetall (beispielsweise Wolfram (W), Kobalt (Co), und Titan (Ti) für ULSI-Verfahren), um einen MS-Kontakt mit niedrigem Widerstand sicherzustellen, und (3) Steuern der Dotierung durch ein Ionenimplantierungsverfahren. Während der Ionenimplantierung können die Implantierungstiefe und der Dotierpegel unabhängig optimiert werden. Es ist ebenfalls vorteilhaft, die Implantierung durch Silizierungsschichten durchzuführen, um das Hochenergie-Implantierungsschema zu erweitern.
Das Dotiermittel kann auch von der Silizierungsschicht in dem Verfahren zur Verfügung gestellt werden (Silizid als Dotierquelle (SADS)); dies verringert die Anforderungen in Bezug auf gleichförmige Silizidschichten, wobei dennoch ein Kurzkanaleffekt infolge der Ausbildung flachgehender Übergänge vermieden wird.
In den Zeichnungen, und insbesondere in den Fig. 1A und 1B, sind ein Flußdiagramm für eine erste Ausführungsform (Fig. 1A) und eine alternative Ausführungsform (Fig. 1B) gemäß der vorliegenden Erfindung dargestellt, um gleichzeitig eine erhöhte (oder angehobene) Kontaktfensterstruktur zu erzielen, woran sich ein selektiver W-Silizidierungsschritt anschließt.
Zuerst wird für den Schritt im Block 1 eine herkömmliche Ausbildung eines Übergangs dadurch durchgeführt, daß ein Drainbereich auf dem Substrat 12 leicht dotiert wird, wobei Drain 14 und Sources 15 implantiert werden, woran sich ein Glühschritt anschließt.
Dann werden für den Schritt im Block 2, der in Fig. 2 dargestellt ist, die Ablagerung einer Zwischenniveau- Dielektrikumschicht (IDL) 18 und eine Ätzung eines S/D-Kontakts durchgeführt. Eine integrierte CB/CS-Ätzung (identische Ätzanforderungen) wird im Falle eines DRAM durchgeführt. Ein Ätzvorgang mit einem selbstausrichtenden Kontakt (SAC) 19 und eine Entkopplungs-CS von der Kontakt- Gate-Ätzung (CG) stellen ein größeres Prozessfenster zur Verfügung. Gemeinsame Werkzeug/Verfahrenseigenschaften treten zwischen CS/CB und CG auf, sowie eine unabhängige Optimierung. Darüber hinaus wird der Gateleiter (GC) gegen eine CS-GC-Fehlausrichtung geschützt.
Für den Schritt des in Fig. 3 dargestellten Blocks 3 wird eine amorphe Ausbildung der Oberfläche 22 über ein Abschirmoxid durchgeführt. Es werden Ionen eines Inertmaterials mit niedriger Energie implantiert, also eine Implantierung an der Deckschicht durchgeführt. Eine in-situ- Dotierung wird zur maskierten Implantierung unter Verwendung von In, Sb und BF2 durchgeführt. Eine unkritische Implantierung wird durch Plasmadotierung (PLAD) oder durch Plasmaeintauchionenimplantierung (PIII) erzielt. Die Implantierung wird mit Hilfe einer Abschirmoxidschicht oder Nitridschicht erzielt.
Für den Schritt des Blocks 4, wie dies in Fig. 4 dargestellt ist, wird ein selektives HSG/MSP-Wachstum innerhalb des Kontaktfensters und an dessen Boden durchgeführt, also eine Naßätzung, gefolgt von einem selektiven Wachstum von amorphem Si bei 40. Für DRAMs wurde dies zu dem Zweck eingesetzt, einen Kondensator mit hoher Kapazität dadurch auszubilden, daß die Oberfläche vergrößert wird. Cluster-Werkzeuge werden für eine Reinigung in-situ, Dotierung und Abdeckprozesse verwendet. Die Filmdicke kann so gesteuert werden, daß eine optimale Silizidierungsprozessintegration erfolgt.
Für den in Fig. 5 gezeigten Schritt des Blocks 5 werden eine selektive chemische Dampfablagerung (CVD) von Polysilizium und Wolfram (W) 60 durchgeführt, woran sich ein Glühvorgang für die Silizidierung (doppelte Salizidierung) anschließt. SiH2Cl2/WF6 wird in Bezug auf die Verläßlichkeit des Gateoxids vorgezogen. Die Temperatur und der Widerstand sind den Werten für Polysilizium vergleichbar. Die Korngröße und die Optimierung der Dicke werden implentiert.
Für den in Fig. 6 gezeigten Schritt des Blocks 6 wird eine Ionenmischung durchgeführt, unter Verwendung einer Implantierung mit geringer Energie und hoher Dosis, durch Plasmadotierung (PLAD) oder Plasmaeintauchionenimplantierung (PIII), um die Dotierbedingungen für NMOS- und PMOS-Kontakte zu optimieren. Die Dotiermittel bleiben in der Salizidierungsschicht, um danach in den Übergang hinein zu diffundieren, mit einem Verfahren des Einsatzes von Silizid als Dotierquelle (SADS).
Eine Implantierung mit hoher Energie und geringer Dosis mittels Salizidieren in die MS-Grenzfläche für einen besseren ohm'schen Kontakt wird ebenfalls in diesem Schritt durchgeführt, um die Schottky-Sperrschichthöhe (SBH) auf der MS-Grenzfläche zu optimieren, während ein Kontakt mit flachgehendem Übergang beibehalten wird. Eine Ionenmischung kann unter Verwendung verschiedener Ionenarten erzielt werden. Bei einer bevorzugten Ausführungsform werden die Energie und die Dosis in Abhängigkeit von der Silizidierungsdicke und der Übergangstiefe optimiert. Anforderungen an den Flächenwiderstand sind sekundär, soweit niederenergetisches Silizid als Dotierquelle (SADS) für RC verantwortlich ist, wodurch das Prozessfenster während des Implantierungsvorgangs verbessert wird. Eine Implantierung mit niedriger Energie und niedrigem Strom stellt eine gut entwickelte Maßnahme für eine extreme Dotier- und Energiesteuerung dar.
Nur unkritische Sperrmasken werden während des Schrittes des Blocks 6 verwendet.
Für den Schritt des Blocks 6B kann ein zusätzlicher Maskierungsschritt für DRAMs für eine Array-Implantierung erforderlich sein, um den Dotierpegel zu verringern.
Für den Schritt des Blocks 7, der in Fig. 7 dargestellt ist, kann ein Glühvorgang mit schneller Wärmebehandlung (RTP) durchgeführt werden, um Kristallfehler zu unterdrücken, die durch die Implantierung hervorgerufen werden, und um Dotiermittel elektrisch zu aktivieren. Eine Abdeckschicht enthält Dotiermittel. Dotierung mittels Silizidierung (SADS) und eine hohe Dotiermittelkonzentration mittels Plasmadotierung (PLAD) werden in diesem Schritt eingesetzt. Flachgehende Übergänge mit geringem Kontaktwiderstand werden hierdurch erzielt.
Für den in Fig. 8 dargestellten Schritt des Blocks 8 wird eine spezielle CG-Ätzung 66 durchgeführt. Weiterhin wird eine Sperre oben auf einem Metallgate erzeugt (also W/WN). Der CG-Ätzschritt sorgt für eine gegenüber der CS-Ätzung unabhängige Optimierung. Größere Freiheiten für das Verfahren werden durch eine selektive, sich anschließende Ätzung erzielt, die auf Ungleichmäßigkeiten des Verfahrens unempfindlich ist.
Schließlich werden für den in Fig. 9 dargestellten Schritt des Blockes 9 ein Metallleitungslithographieprozess (beispielsweise MO für DRAM) und ein Ätzprozess mit einem Lokalstapelprozess durchgeführt, für ein erstes Doppeldamaszenerklingenintegrationsverfahren. Ti/TiN wird durch chemische Dampfablagerung (CVD) oder ionisiertem physikalische Dampfablagerung (iPVD) zur Herstellung einer konformen Sperr/Haftschicht 67 abgelagert. Eine Metallfüllung 68, durch Ablagerung von Wolfram (W) oder eines anderen Metalls (Cu) mit IDL mit niedrigem Wert von k schließt sich dann an, sowie eine chemisch-mechanische Einebnung (CMP) sowie ein (Halb-)Globalstapelvorgang.
Eine alternative, bevorzugte Ausführungsform ist in Fig. 1B gezeigt, wobei die Schritte 2A-6A die Schritte 2 bis 6 des in Fig. 1A dargestellten Verfahrensablaufs ersetzen. Diese Alternative führt zu folgenden Abweichungen von den Schritten der voranstehend erläuterten, bevorzugten Ausführungsform.
Für den Schritt des Blocks 2A ist IDL ein Oxid oder ein anderes Material mit einem niedrigen k-Wert.
Für den Schritt des Blocks 3A wird eine amorphe Oberfläche durch eine Implantierung schwerer Ionen mit niedriger Energie erzielt, wobei das Ionenmaterial, das implantiert wird, ein inertes oder aktives Material ist.
Für den Schritt des Blocks 4A werden die Größe und die Dicke halbkugelförmiger Körner (HSG) für den Vorgang optimiert.
Für den Schritt des Blockes 5A wird die Ablagerung von W mittels CVD vorzugsweise unter Verwendung von Dichlorosilan (SiH4Cl6) durchgeführt, um das Gate gegen Fluor zu schützen.
Für den Schritt des Blocks 6A wird die Ionenmischung (gleichzeitige Implantierung mit niedriger und hoher Energie) durch nicht-aktivierende Materialien erzielt, beispielsweise durch Stickstoff oder andere Metallionen, um eine Diffusion des Dotiermittels zu unterdrücken, oder den MS-Kontakt durch Einstellung von SBH zu verbessern. Die Silizidierungs-Dicke und die Korngröße werden optimiert, um eine nachträgliche Silizidierungs-Dotiermitteldiffusion für einen SADS-Prozess zu erzielen. Die HSG-Korngröße und die Dicke werden ebenfalls optimiert, um die Implantierungsbedingungen zu erfüllen.
Der Prozess gemäß der vorliegenden Erfindung integriert den herkömmlichen Salizidprozess für Logikschaltungen, wobei ein W-Salizid verwendet wird, in Kombination mit einer Ionenmischungsimplantierung, mit einem Selbstausrichtungskontaktprozess für Speicherschaltungen, so daß Speicher- und Logikgeräte, die zusammen auf demselben Wafer hergestellt werden, einen niedrigen Kontaktwiderstand (RC) aufweisen, eine flachgehende Kontaktübergangstiefe (XJC), sowie eine hohe Dotiermittelkonzentration in der Silizid- Kontaktgrenzfläche (NC). Dies sind Merkmale, die sämtlich wesentliche Anforderungen an die Kontakte für CMOS-Geräte darstellen, die auf einen Schaltungsknotenabstand von 150 nm herunterskaliert wurden.
Die vorliegende Erfindung ist bei Metallgates, Doppelaustrittsarbeitsfunktionsgeräten, Doppelgategeräten, SOI-Geräten (sowohl vollständig als auch teilweise verarmt) und DRAM-Geräten einsetzbar, bei denen CB und CS unter Verwendung eines SAC-Prozesses miteinander vereinigt sind.
Zwar wurde die Erfindung insbesondere unter Bezugnahme auf ihre bevorzugten Ausführungsformen dargestellt und beschrieben, jedoch wird Fachleuten auf diesem Gebiet deutlich werden, daß sich verschiedene Änderungen in Bezug auf die Form und die Einzelheiten durchführen lassen, ohne vom Wesen und Umfang der vorliegenden Erfindung abzuweichen, die sich aus der Gesamtheit der Anmeldeunterlagen ergeben.

Claims (6)

1. Verfahren zur Ausbildung eines Kontakts in einer integrierten CMOS- Schaltungseinrichtung, mit folgenden Schritten:
  • a) Bereitstellen eines Halbleitersubstrats mit einer Dielektrikumsschicht;
  • b) Erzeugen einer Mehrzahl von Kontaktlöchern in der Dielektrikumsschicht;
  • c) Vorsehen erhöhter Kontakte aus Silizium über den Kontaktfensterberei­ chen;
  • d) Ausbilden von Metallsilizidbereichen durch Ablagern eines hochschmel­ zenden Metalls auf den erhöhten Kontakten und Silizidieren der erhöhten Kontak­ te; und
  • e) Durchführen einer gesteuerten Dotierung der Metallsilizidbereiche durch einen Ionenimplantierungsvorgang.
2. Verfahren nach Anspruch 1, in welchem Schritt (d) ein Doppelsilizidierungsverfah­ ren umfasst, welches die chemische Dampfablagerung von Polysilizium und Wolf­ ram umfasst.
3. Verfahren nach Anspruch 1, in welchem das hochschmelzende Metall entweder Wolfram, Kobalt oder Titan ist.
4. Verfahren nach Anspruch 1, in welchem der Ionenimplantierungsvorgang eine Implantierung mit niedriger Energie und hoher Dosis entweder mittels einer Plas­ madotierung oder einer Plasmaimmersionsionenimplantierung umfasst.
5. Verfahren nach Anspruch 1, mit dem weiteren Schritt:
Wärmebehandeln des dotierten Metallsilizidbereichs, um Kristallfehler zu unter­ drücken, die durch die Implantierung hervorgerufen werden, und um Dotiermittel elektrisch zu aktivieren.
6. Verfahren zur Herstellung einer integrierten Schaltungseinrichtung, die einen Ga­ te-Kontakt aufweist, mit folgenden Schritten:
Bereitstellen eines Halbleitersubstrats mit einer Dielektrikumsschicht und Kontakt­ fenstern und zumindest einem Gate;
Erzeugen von Kontaktlöchern in dem Substrat durch integriertes Ätzen der Die­ lektrikumsschicht;
Amorphisieren der Oberfläche des Substrats im Bereich der Kontaktfenster;
selektives Ablagern von Schichten aus halbkugelförmigen Körnern auf den Kon­ taktfenstern in den Kontaktlöchern, um erhöhte Kontakte zu bilden;
Salizidieren der erhöhten Kontakte mit Wolfram;
Implantieren von Ionen in den Kontaktlöchern zum Optimieren der Dotierbedin­ gungen für die Art der Schaltungseinrichtung;
Wärmebehandeln der Schaltungseinrichtung, wodurch flache Übergangskontakte mit niedrigem Kontaktwiderstand und hoher Dotiermittelkonzentration in den Kon­ taktlöchern ausgebildet werden;
Durchführen eines speziellen Gateelektrodenätzvorgangs und Stoppvorgangs auf der Oberseite eines Metallgates; und
Durchführung eines Prozesses zur Ausbildung von Metallleitungen.
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