KR100390913B1 - 플래쉬 메모리 소자의 게이트 형성 공정 - Google Patents
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Abstract
본 발명은 게인(gain) 프로세스의 적용에 따른 게이트 프로파일(profile)의 어택에 의한 유전막에서의 누설전류 발생을 방지하면서 WAC(Waferless Auto Plasma Cleaning) 프로세스 적용에 따른 게이트 어택 발생을 방지할 수 있는 할 수 있는 플래쉬 메모리 소자의 게이트 형성 공정을 개시하며, 개시된 본 발명의 게이트 형성 공정은, 소자분리막이 구비된 실리콘 기판 상에 터널 산화막과 플로팅 게이트용 제1도전막을 차례로 형성하는 단계; 상기 제1도전막과 터널 산화막을 라인 형태로 패터닝하는 단계; 상기 패터닝된 제1도전막을 포함한 실리콘 기판의 전 영역 상에 유전막과, 콘트롤 게이트용 제2 및 제3도전막과, 하드 마스크용 질화막과, 콘트롤 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 하는 식각으로 상기 질화막, 제3 및 제2도전막을 식각하여 상기 패터닝된 제2도전막과 수직하는 라인 형태로 콘트롤 게이트를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 단계까지의 결과물 상에 박막의 절연막을 형성하는 단계: 및 상기 유전막과 제1폴리실리콘막을 자기정렬 식각하여 플로팅 게이트를 형성하는 단계를 포함하고, 여기서, 상기 콘트롤 게이트를 형성하는 단계시에는 주 식각시의 바이어스 파워(bais power)를 130∼160W로 하며, 또한, 상기 박막의 절연막의 재질로서는 산화막 또는 질화막을 이용한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트의 전기적 특성 저하를 방지할 수 있는 플래쉬 메모리 소자의 게이트 형성 공정에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(programing) 및 지우기(erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.
이와 같은 플래쉬 메모리 소자는, 전원이 공급될 경우에만 데이터를 보존하는 디램(DRAM) 소자와는 달리, 전원이 차단되어도 데이터를 보존할 수 있는 특성을 갖으며, 이러한 특성을 갖기 위해, 셀 영역(cell area)에 플로팅 게이트가 형성된다. 이에 따라, 플래쉬 메모리 소자는 그 제조시에 2회의 게이트 형성 공정, 즉, 감광막을 식각 장벽으로 하는 식각 공정에 의한 콘트롤 게이트 형성 공정 및 자기정렬식각(Self Aligned Etch : 이하, SAE) 공정에 의한 플로팅 게이트 형성 공정을 진행하게 된다
자세하게, 도 1a 및 도 1b는 종래 기술에 따른 플래쉬 메모리의 게이트 형성 공정을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 소자분리 공정이 수행된 실리콘 기판(1) 상에 박막의 터널 산화막(2)과 플로팅 게이트용 제1폴리실리콘막(3)을 차례로 형성하고, 이들을 라인 형태로 패터닝한다. 그런다음, 패터닝된 제1폴리실리콘막(3)을 포함한 실리콘 기판(1) 상에 유전막(4), 콘트롤 게이트용 제2폴리실리콘막(5) 및 텅스텐 실리사이드막(6), 그리고, 하드 마스크용 질화막(7)을 차례로 형성한다.
이어서, 상기 질화막(7) 상에 콘트롤 게이트 형성 영역을 한정하는 감광막 패턴(8)을 형성하고, 이러한 감광막 패턴(8)을 식각 장벽으로 이용하여 상기 질화막(7)과 텅스텐 실리사이드막(6) 및 제2폴리실리콘막(5)을 식각하고, 이 결과로서, 라인 형태로된 콘트롤 게이트(10)를 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 라인 형태로된 콘트롤 게이트들(10)간의 전기적 절연을 위해 SAE 공정을 통해서 유전막(4)과 제1폴리실리콘막(3)을 식각하고, 이 결과로서, 플로팅 게이트(3a)를 형성한다.
그러나, 전술한 바와 같은 종래의 플래쉬 메모리 소자의 제조방법은 다음과 같은 문제점이 있다.
먼저, 식각 장벽으로서 감광막 패턴을 이용한 식각 공정으로 콘트롤 게이트를 형성할 경우에는 그의 일측면, 예컨데, 한 쌍의 콘트롤 게이트에서 인접하는 내측면(이하, 소오스측이라 칭함)이 버티컬(vertical)한 프로파일(profile)을 갖는 반면, 타측면, 예컨데, 한 쌍의 콘트롤 게이트에서 인접하지 않는 각 콘트롤 게이트의 외측면(이하, 드레인측이라 칭함)의 프로파일은 슬로프(slope)지게 된다. 그런데, 이렇게 콘트롤 게이트의 드레인측 프로파일이 슬로프지게 되면, 후속하는 SAE 공정시에 콘트롤 게이트의 슬로프진 프로파일이 어택(Attack)을 받게 되며, 이에 따라, 제2폴리실리콘막이 영향을 받게 됨은 물론 유전막도 어택을 받게 되어, 플래쉬 메모리 소자의 전기적 특성이 저하되는 문제가 발생된다.
자세하게, 플래쉬 메모리 소자에서의 게이트 형성 공정, 즉, 콘트롤 게이트 형성 공정은 통상 감광막을 식각 장벽으로하여 수행하며, 특히, 플로팅 게이트 면적을 확보하기 위해, 감광막의 DI CD(Developed Inspection Critical Dimension)에 대한 도전막 식각후의 FI CD(Final Inspection CD)를 15∼25% 정도 크게 하는 게인(gain) 프로세스 방식으로 수행하기 때문에 콘트롤 게이트의 식각 프로파일은 슬로프 형태를 갖게 된다. 그런데, 이러한 상태로 후속의 SAE 공정을 수행할 경우에는 플라즈마 식각의 직진성에 기인해서 슬로프진 프로파일 부분이 어택을 받게 되며, 이에 따라, 텅스텐 실리사이드막 및 제2폴리실리콘막의 어택은 물론 유전막의 어택이 유발되고, 그래서, 상기 유전막에서 누설전류가 발생하게 되는 바, 결국, 플래쉬 메모리 소자의 전기적 특성 저하가 초래된다.
도 2는 종래 콘트롤 게이트 형성을 위한 게인 프로세스의 적용에 따른 문제점을 설명하기 위한 사진으로서, 여기서, 좌측 사진은 콘트롤 게이트 형성후의 사진이고, 우측 사진은 후속하는 SAE 공정후의 사진이며, 그리고, 도면부호 A는 어택이 유발된 부분을 나타낸다.
한편, 종래의 콘트롤 게이트 형성시에는 건식 식각 장비로서 RIE 타입의 TCP 플라즈마 장비를 사용하고 있으며, 장비 운영 측면에서 챔버 내벽에 증착된 폴리머를 습식 식각으로 클리닝하는 방식 대신에 건식 식각으로 폴리머를 제거하여 식각 장비의 PM(Periodic Maintenance) 주기를 개선하는 WAC(Waferless Auto Plasma Cleaning) 프로세스를 적용하고 있다. 그런데, 이와 같은 WAC 프로세스를 적용하여 콘트롤 게이트를 형성할 경우에는 게이트 어택, 즉, 질화막, 텅스텐 실리사이드막 및 제2폴리실리콘막의 어택이 유발되며, 이로 인해, 콘트롤 게이트의 특성 저하가 야기된다.
도 3은 WAC 프로세스의 적용에 따라 콘트롤 게이트에서 어택이 발생된 상태를 보여주는 사진으로서, 여기서, 좌측 사진은 콘트롤 게이트 형성후의 사진이고, 우측 사진은 후속하는 SAE 공정후의 사진이며, 그리고, 도면부호 B 및 C는 어택이 유발된 부분을 나타낸다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 게이트 형성시에 게인 프로세스 및 WAC 프로세스의 적용에 따른 게이트 어택 및 게이트 프로파일의 어택 유발과 유전막의 어택 유발을 방지할 수 있는 플래쉬 메모리 소자의 게이트 형성 공정을 제공함에 그 목적이 있다.
또한, 본 발명은 게이트 어택 및 게이트 프로파일 어택과 유전막 어택의 방지를 통해 소자의 전기적 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 형성 공정을 제공함에 그 다른 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 플래쉬 메모리 소자의 게이트 형성 공정을 설명하기 위한 단면도.
도 2는 종래 게인 프로세스의 적용에 따른 문제점을 설명하기 위한 사진.
도 3은 종래 WAC(Waferless Auto Plasma Cleaning) 프로세스의 적용에 따른 콘트롤 게이트 형성시의 문제점을 설명하기 위한 사진.
도 4a 내지 도 4c는 본 발명에 따른 플래쉬 메모리 소자의 게이트 형성 공정을 설명하기 위한 단면도.
도 5는 본 발명에 따라 형성된 게이트를 보여주는 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 터널 산화막
3 : 제1폴리실리콘막 3a : 플로팅 게이트
4 : 유전막 5 : 제2폴리실리콘막
6 : 텅스텐 실리사이드막 7 : 질화막
8 : 감광막 패턴 10 : 콘트롤 게이트
11 : 박막의 절연막
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 게이트 형성 공정은, 소자분리막이 구비된 실리콘 기판 상에 터널 산화막과 플로팅 게이트용 제1도전막을 차례로 형성하는 단계; 상기 제1도전막과 터널 산화막을 라인 형태로 패터닝하는 단계; 상기 패터닝된 제1도전막을 포함한 실리콘 기판의 전 영역 상에 유전막과, 콘트롤 게이트용 제2 및 제3도전막과, 하드 마스크용 질화막과, 콘트롤 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 하는 식각으로 상기 질화막, 제3 및 제2도전막을 식각하여 상기 패터닝된 제2도전막과 수직하는 라인 형태로 콘트롤 게이트를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 단계까지의 결과물 상에 박막의 절연막을 형성하는 단계: 및 상기 유전막과 제1폴리실리콘막을 자기정렬 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
여기서, 본 발명의 방법은 상기 콘트롤 게이트를 형성하는 단계에서 주 식각시의 바이어스 파워(bais power)를 130∼160W로 하며, 또한, 상기 박막의 절연막의 재질로서는 산화막 또는 질화막을 이용한다.
본 발명에 따르면, 콘트롤 게이트를 형성하기 위한 WAC 프로세스 진행시에 바이어스 파워를 증가시키는 것을 통해서 게이트 어택이 유발되는 것을 방지할 수 있으며, 아울러, 콘트롤 게이트의 측벽에 박막의 절연막을 증착한 상태로 SAE 공정을 수행하는 것을 의해서 게인 프로세스의 적용에 따른 게이트 프로파일의 어택 유발을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성 공정을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1a 및 도 1b와 동일한 부분은 동일한 도면부호 나타낸다.
먼저, 도 4a에 도시된 바와 같이, 공지의 STI 공정을 통해 실리콘 기판(11)의 필드 영역들 각각에 소자분리막(도시안됨)을 형성한 상태에서, 상기 실리콘 기판(11) 상에 터널 산화막(2)과, 플로팅 게이트용 도전막, 예를들어, 제1폴리실리콘막(3)을 차례로 형성하고, 상기 제1폴리실리콘막(3)과 터널 산화막(2)을 라인 형태로 패터닝한다.
그런다음, 패터닝된 제1폴리실리콘막(3)을 포함한 실리콘 기판(1)의 전 영역 상에 ONO 구조의 유전막(4)과, 콘트롤 게이트용 도전막, 예를들어, 제2폴리실리콘막(5)과 텅스텐 실리사이드막(6)과, 하드 마스크용 질화막(7)을 차례로 형성한다.
다음으로, 상기 하드 마스크용 질화막(7) 상에 감광막의 DI CD에 대한 도전막 식각후의 FI CD를 15∼25% 정도 크게 하는 게인 프로세스(gain process)를 적용하여 콘트롤 게이트 형성 영역을 한정하는 감광막 패턴(8)을 형성하고, 이 감광막 패턴(8)을 식각 장벽으로 하는 건식 식각 공정, 특히, 식각 장비의 PM 주기를 개선하기 위한 WAC 프로세스를 수행하여 질화막(7), 텅스텐 실리사이드막(6) 및 제2폴리실리콘막(5)을 식각하고, 이 결과로, 라인 형태로 패터닝된 제1폴리실리콘막(3)과 수직하는 라인 형태의 콘트롤 게이트(10)를 형성한다.
여기서, 상기 콘트롤 게이트(10)를 형성하기 위한 WAC 프로세스시에는 주 에천트(Etchant)로서 사용하는 SF6 가스에 의한 중합 반응(polymerization)으로 폴리머 손실이 일어나는 것을 방지하기 위해 바이어스 파워(Bais Power)를 기존의 80∼100W에서 130∼160W로 상향 조정하여 수행한다. 이렇게 되면, 상기 SF6 가스에 의한 폴리머 손실이 줄어듦으로써, 상대적으로 폴리머 발생을 유도할 수 있게 되고, 이에 따라, 건식 식각시에 상기 폴리머에 의한 콘트롤 게이트의 측면 보호를 강화시킬 수 있게 되어 공정 마진을 개선시킬 수 있게 되며, 결국, 콘트롤 게이트의 소오스측, 즉, 인접하는 콘트롤 게이트들의 내측면에서의 어택 유발을 방지할 수 있게 된다.
한편, 상기 콘트롤 게이트(10)의 형성시, 후속에서 형성하는 플로팅 게이트의 면적 확보를 위해 게인 프로세스를 적용함에 따라, 도시된 바와 같이, 상기 콘트롤 게이트(10)의 소오스측은 버티컬한 프로파일을 갖게 되는 반면, 드레인측은 슬로프의 프로파일을 갖게 된다.
그 다음, 도 4b에 도시된 바와 같이, 상기 결과물 상에 박막의 절연막(11), 예를들어, 산화막 또는 질화막을 형성한다. 여기서, 상기 박막의 절연막(11)은 후속에서 수행되는 SAE 공정시에 슬로프진 콘트롤 게이트(10)의 드레이측 프로파일이 어택되는 것을 방지하기 위하여 형성하는 것이다.
다음으로, 도 4c에 도시된 바와 같이, 상기 단계까지의 결과물에 대해 콘트롤 게이트들(10)간의 전기적 격리를 위한 SAE 공정을 수행하여 유전막(4)과 제1폴리실리콘막을 식각하고, 이 결과로, 플로팅 게이트(3a)를 형성한다.
여기서, 상기 콘트롤 게이트(10) 상에 박막의 절연막(11)을 증착하지 않은 상태로 SAE 공정을 수행할 경우에는, 전술한 바와 같이, 게인 프로세스의 적용에기인하여 콘트롤 게이트(10)의 프로파일이 슬로프지고, 이렇게 슬로프진 게이트 프로파일을 이용하여 SAE 공정을 진행함에 따라, 상기 콘트롤 게이트(10)의 드레인측 프로파일이 소오스측 프로파일 보다 식각되어지는 면적이 넓어서 비등방성 식각으로 인한 드레인측 프로파일의 어택이 유발된다.
반면, 본 발명에서와 같이, 콘트롤 게이트(10) 상에 박막의 절연막(11)을 형성한 상태로 SAE 공정을 수행할 경우에는 , 도전막 식각 장비에서 얻게 되는 장점인 산화막 또는 질화막과 같은 절연막과 도전막간의 식각 선택비가 매우 큰 것으로부터, 콘트롤 게이트의 슬로프진 드레인측 프로파일의 어택 유발을 매우 용이하게 방지할 수 있게 된다.
따라서, 본 발명에서와 같이, SAE 공정의 진행 전에 콘트롤 게이트의 전 표면 상에 박막의 절연막을 형성함에 따라, 콘트롤 게이트의 프로파일 어택을 매우 용이하게 방지할 수 있으며, 이로 인해, 콘트롤 게이트의 재질인 텅스텐 실리사이드막 및 제2폴리실리콘막의 어택 유발도 방지할 수 있게 되고, 특히, 유전막의 어택 유발을 방지할 수 있게 되어, 상기 유전막에서의 누설 전류 발생으로 인한 플래쉬 메모리 소자의 전기적 특성 저하를 방지할 수 있게 된다.
한편, SAE 공정을 통해 플로팅 게이트를 형성한 후에는 상기 박막의 절연막을 제거함이 없이 후속 공정을 진행하여 플래쉬 메모리 소자를 완성한다.
도 5는 본 발명에 따라 형성된 게이트를 보여주는 사진으로서, 여기서, 좌측 사진은 콘트롤 게이트 형성후의 사진이고, 우측 사진은 SAE 공정후의 사진이다.
보여지는 바와 같이, 본 발명에 따른 콘트롤 게이트(10)는 WAC 프로세스의적용시에 바이어스 파워를 상향 조절한 것에 의해서 소오스측에서의 어택 유발이 야기되지 않으며, 또한, SAE 공정 전에 박막의 절연막을 형성한 것에 의해서 게인 프로세스의 적용에 따른 SAE 공정시의 플로팅 게이트의 프로파일 어택 유발은 야기되지 않는다.
결국, 본 발명에 따라 제조되는 게이트는 게인 프로세스 및 WAC 프로세스의 적용에 따른 게이트 및 게이트 프로파일의 어택이 야기되지 않는 바, 그 특성이 매우 양호하다.
이상에서와 같이, 본 발명은 WAC 프로세스의 진행시에 바이어스 파워를 기존 보다 높게 상향 조절함으로써, 식각 장비의 PM 주기 개선을 위한 WAC 프로세스 적용에 따른 콘트롤 게이트의 어택 문제를 방지할 수 있으며, 이에 따라, 콘트롤 게이트 및 그 형성 공정에 대한 신뢰성을 확보할 수 있다.
또한, 본 발명은 게인 프로세스의 적용에 따라 콘트롤 게이트가 슬로프의 프로파일을 갖더라도, SAE 공정을 진행하기 전에 상기 콘트롤 게이트의 전 표면 상에 박막의 절연막을 형성함으로써, 상기 SAE 공정시의 콘트롤 게이트의 프로파일 어택 및 이에 따른 유전막의 어택을 방지할 수 있으며, 이에 따라, 유전막의 전기적 특성 및 소자의 전기적 특성을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 소자분리막이 구비된 실리콘 기판 상에 터널 산화막과 플로팅 게이트용 제1도전막을 차례로 형성하는 단계;상기 제1도전막과 터널 산화막을 라인 형태로 패터닝하는 단계;상기 패터닝된 제1도전막을 포함한 실리콘 기판의 전 영역 상에 유전막과, 콘트롤 게이트용 제2 및 제3도전막과, 하드 마스크용 질화막과, 콘트롤 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계;상기 감광막 패턴을 식각 장벽으로 하는 식각으로 상기 질화막, 제3 및 제2도전막을 식각하여 상기 패터닝된 제2도전막과 수직하는 라인 형태로 콘트롤 게이트를 형성하는 단계;상기 감광막 패턴을 제거하는 단계;상기 단계까지의 결과물 상에 박막의 절연막을 형성하는 단계: 및상기 유전막과 제1도전막을 자기정렬 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 공정.
- 제 1 항에 있어서, 상기 콘트롤 게이트를 형성하는 단계는,주식각시에 바이어스 파워(bais power)를 130∼160W로 하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 공정.
- 제 1 항에 있어서, 상기 박막의 절연막은,산화막 또는 질화막인 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 공정.
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