JPH11195719A - 分割ゲート型フラッシュメモリ・セルの製造方法 - Google Patents
分割ゲート型フラッシュメモリ・セルの製造方法Info
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- JPH11195719A JPH11195719A JP10143654A JP14365498A JPH11195719A JP H11195719 A JPH11195719 A JP H11195719A JP 10143654 A JP10143654 A JP 10143654A JP 14365498 A JP14365498 A JP 14365498A JP H11195719 A JPH11195719 A JP H11195719A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 所望の性質を有する分割ゲート型フラッシュ
メモリ・セルの製造方法を提供する。 【解決手段】 フローティングゲート３１及びコントロ
ールゲート３３から成るゲート構造を半導体基板３０の
上に形成した後、ゲート構造の側壁に第１のスペーサ３
５を形成する。次に、ゲート構造及び半導体基板の上に
ポリシリコン層３６を堆積させ、該ポリシリコン層の側
壁に第２のスペーサを形成する。第２のスペーサをマス
クとして自己整合式に、半導体基板３０中にイオンを注
入してドレイン領域３８を形成する。これでチャンネル
長さを維持できる。第２のスペーサを除去後に、第２の
イオン注入を実行して、半導体基板にソース領域４０を
形成する。第２のイオン注入の間に、ポリシリコン層３
６は、半導体基板を幾分保護してトンネル効果の機能を
維持する。最後に、ポリシリコン層上に形成された第３
の導電層４１はポリシリコン層と組み合わされて、選択
ゲートを構成する。
メモリ・セルの製造方法を提供する。 【解決手段】 フローティングゲート３１及びコントロ
ールゲート３３から成るゲート構造を半導体基板３０の
上に形成した後、ゲート構造の側壁に第１のスペーサ３
５を形成する。次に、ゲート構造及び半導体基板の上に
ポリシリコン層３６を堆積させ、該ポリシリコン層の側
壁に第２のスペーサを形成する。第２のスペーサをマス
クとして自己整合式に、半導体基板３０中にイオンを注
入してドレイン領域３８を形成する。これでチャンネル
長さを維持できる。第２のスペーサを除去後に、第２の
イオン注入を実行して、半導体基板にソース領域４０を
形成する。第２のイオン注入の間に、ポリシリコン層３
６は、半導体基板を幾分保護してトンネル効果の機能を
維持する。最後に、ポリシリコン層上に形成された第３
の導電層４１はポリシリコン層と組み合わされて、選択
ゲートを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
・セルの製造方法に関する。より詳細に言えば、本発明
は、分割ゲート型フラッシュメモリ・セルの製造方法に
関する。
・セルの製造方法に関する。より詳細に言えば、本発明
は、分割ゲート型フラッシュメモリ・セルの製造方法に
関する。
【０００２】
【従来の技術】読出し専用メモリ（ＲＯＭ）は、不揮発
性メモリの一種であって、電源が切れた場合でもデータ
を記憶して保持することができる。消去可能プログラム
可能ＲＯＭ（ＥＰＲＯＭ）は、記憶の消去及び再書込み
を行う機能を導入することにより、ＲＯＭの用途を更に
拡張する。しかしながら、ＥＰＲＯＭからデータを消去
する操作は、紫外線を必要とし、従って、実装コストが
比較的高くなる。また、記憶消去動作は、ＥＰＲＯＭの
中に存在する総ての記憶データを消すことになる。従っ
て、データの更新を行う必要がある場合には常に、デー
タの総てのビットをＥＰＲＯＭに書戻す必要があり、こ
の書戻し動作にはかなりの時間がかかる。
性メモリの一種であって、電源が切れた場合でもデータ
を記憶して保持することができる。消去可能プログラム
可能ＲＯＭ（ＥＰＲＯＭ）は、記憶の消去及び再書込み
を行う機能を導入することにより、ＲＯＭの用途を更に
拡張する。しかしながら、ＥＰＲＯＭからデータを消去
する操作は、紫外線を必要とし、従って、実装コストが
比較的高くなる。また、記憶消去動作は、ＥＰＲＯＭの
中に存在する総ての記憶データを消すことになる。従っ
て、データの更新を行う必要がある場合には常に、デー
タの総てのビットをＥＰＲＯＭに書戻す必要があり、こ
の書戻し動作にはかなりの時間がかかる。
【０００３】総てのビットの書戻し動作を必要とするこ
となく記憶データの一部を変更することを可能とする別
のタイプの固定記憶装置は、電気的消去可能プログラム
可能ＲＯＭ（ＥＥＰＲＯＭ）である。ＥＥＰＲＯＭに関
しては、データの消去動作及び書込み動作は、ビット毎
に行うことができる。また、データの記憶動作、読取り
動作及び消去動作は、制限なく繰り返し行うことができ
る。フラッシュメモリは、ＥＥＰＲＯＭの改善された変
形例であって、通常のＥＥＰＲＯＭと同じ構造を有して
いるが、ビット毎にではなくブロック毎に消去されると
いう点において異なっている。従って、フラッシュメモ
リの動作速度は、極めて速く、例えば１秒又は２秒以内
で記憶消去動作を完了することができる。フラッシュメ
モリは、時間及びコストを節約できるという利点から、
今日、データ記憶装置に広く使用されている。
となく記憶データの一部を変更することを可能とする別
のタイプの固定記憶装置は、電気的消去可能プログラム
可能ＲＯＭ（ＥＥＰＲＯＭ）である。ＥＥＰＲＯＭに関
しては、データの消去動作及び書込み動作は、ビット毎
に行うことができる。また、データの記憶動作、読取り
動作及び消去動作は、制限なく繰り返し行うことができ
る。フラッシュメモリは、ＥＥＰＲＯＭの改善された変
形例であって、通常のＥＥＰＲＯＭと同じ構造を有して
いるが、ビット毎にではなくブロック毎に消去されると
いう点において異なっている。従って、フラッシュメモ
リの動作速度は、極めて速く、例えば１秒又は２秒以内
で記憶消去動作を完了することができる。フラッシュメ
モリは、時間及びコストを節約できるという利点から、
今日、データ記憶装置に広く使用されている。
【０００４】一般的に、フラッシュメモリ・セルのゲー
トは、２層構造を備えている。フローティングゲートと
して知られている一方の層は、ポリシリコン層であっ
て、その機能は、電荷を蓄積することである。他方の層
すなわち第２の層は、コントロールゲートすなわち制御
用ゲートとして知られていて、データの記憶及び検索を
制御するために使用される。上記フローティングゲート
は、コントロールゲートの下方に位置しており、他のど
のような回路構成要素にも接続されていないので、「フ
ローティング（浮遊）」状態にある。一方、コントロー
ルゲートは、語線に接続されている。フラッシュメモリ
に関しては多くの論文が存在する。例えば、Ｎａｒｕｋ
ｅ ｅｔ ａｌ．は、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｏｆＩＥＥＥ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃ
ｅ Ｍｅｅｔｉｎｇ （１９８８年）に、”Ａ ｎｅｗ
ｆｌａｓｈ−ｅｒａｓｅ ＥＥＰＲＯＭ ｃｅｌｌ
ｗｉｔｈ ａ ｓｉｄｅｗａｌｌ ｓｅｌｅｃｔ−ｇａ
ｔｅ ｏｎ ｉｔｓ ｓｏｕｒｃｅ ｓｉｄｅ”と題す
る論文を発表している。この論文には、改善されたフラ
ッシュメモリのモデルが記載されている。
トは、２層構造を備えている。フローティングゲートと
して知られている一方の層は、ポリシリコン層であっ
て、その機能は、電荷を蓄積することである。他方の層
すなわち第２の層は、コントロールゲートすなわち制御
用ゲートとして知られていて、データの記憶及び検索を
制御するために使用される。上記フローティングゲート
は、コントロールゲートの下方に位置しており、他のど
のような回路構成要素にも接続されていないので、「フ
ローティング（浮遊）」状態にある。一方、コントロー
ルゲートは、語線に接続されている。フラッシュメモリ
に関しては多くの論文が存在する。例えば、Ｎａｒｕｋ
ｅ ｅｔ ａｌ．は、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｏｆＩＥＥＥ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃ
ｅ Ｍｅｅｔｉｎｇ （１９８８年）に、”Ａ ｎｅｗ
ｆｌａｓｈ−ｅｒａｓｅ ＥＥＰＲＯＭ ｃｅｌｌ
ｗｉｔｈ ａ ｓｉｄｅｗａｌｌ ｓｅｌｅｃｔ−ｇａ
ｔｅ ｏｎ ｉｔｓ ｓｏｕｒｃｅ ｓｉｄｅ”と題す
る論文を発表している。この論文には、改善されたフラ
ッシュメモリのモデルが記載されている。
【０００５】図１及び図２はそれぞれ、上述のＮａｒｕ
ｋｅ ｅｔ ａｌ．の論文のフラッシュメモリ・セル構
造の断面図及び斜視図である。図１及び図２に示すよう
に、フローティングゲート１１及びコントロールゲート
１２が、半導体基板１０の上に形成されている。選択ゲ
ート１３が、フローティングゲート１１及びコントロー
ルゲート１２の側方に形成されている。フローティング
ゲート１１、コントロールゲート１２及び選択ゲート１
３は一緒になって、分割ゲート構造１４を構成してい
る。積層型の分割ゲート１４の両側には、イオンドープ
されたソース領域１５及びドレイン領域１６がそれぞれ
形成されている。選択ゲートは、ソース領域１５の側方
に位置していて、エッチバック操作によって形成されて
いる。従って、選択ゲート１３は、コントロールゲート
１２に対して平行である。このタイプのフラッシュメモ
リ・セルの特徴は、選択ゲート１３を用いて、過度の消
去動作を生じさせる可能性のある電流の異常な漏出を阻
止し、これにより、正常な記憶動作を維持することであ
る。しかしながら、選択ゲート及びコントロールゲート
は互いに平行であるので、装置設計に関する問題が生ず
ることがある。また、選択ゲートの長さを一定にする必
要がある。従って、メモリセルの性質を調節することが
困難であり、データプログラミング動作の間に深刻な干
渉が生ずる可能性がある。
ｋｅ ｅｔ ａｌ．の論文のフラッシュメモリ・セル構
造の断面図及び斜視図である。図１及び図２に示すよう
に、フローティングゲート１１及びコントロールゲート
１２が、半導体基板１０の上に形成されている。選択ゲ
ート１３が、フローティングゲート１１及びコントロー
ルゲート１２の側方に形成されている。フローティング
ゲート１１、コントロールゲート１２及び選択ゲート１
３は一緒になって、分割ゲート構造１４を構成してい
る。積層型の分割ゲート１４の両側には、イオンドープ
されたソース領域１５及びドレイン領域１６がそれぞれ
形成されている。選択ゲートは、ソース領域１５の側方
に位置していて、エッチバック操作によって形成されて
いる。従って、選択ゲート１３は、コントロールゲート
１２に対して平行である。このタイプのフラッシュメモ
リ・セルの特徴は、選択ゲート１３を用いて、過度の消
去動作を生じさせる可能性のある電流の異常な漏出を阻
止し、これにより、正常な記憶動作を維持することであ
る。しかしながら、選択ゲート及びコントロールゲート
は互いに平行であるので、装置設計に関する問題が生ず
ることがある。また、選択ゲートの長さを一定にする必
要がある。従って、メモリセルの性質を調節することが
困難であり、データプログラミング動作の間に深刻な干
渉が生ずる可能性がある。
【０００６】上述の問題を解消するために、Ｙ． Ｍａ
ｅｔ ａｌ．は、ＶＬＳＩ ｔｅｃｈｎｉｃａｌ ｃ
ｏｎｆｅｒｅｎｃｅ（１９９４年）に、”Ａ ｎｏｖｅ
ｌｈｉｇｈ ｄｅｎｓｉｔｙ ｃｏｎｔａｃｔｌｅｓｓ
ｆｌａｓｈ ｍｅｍｏｒｙ ａｒｒａｙ ｕｓｉｎｇ
ｓｐｌｉｔ−ｇａｔｅ ｓｏｕｒｃｅ−ｓｉｄｅｉｎ
ｊｅｃｔｉｏｎ ｃｅｌｌ ｆｏｒ ５Ｖ−ｏｎｌｙ
ａｐｐｌｉｃａｔｉｏｎ”と題する論文を発表してい
る。この論文には、別の改善されたフラッシュメモリ構
造が記載されている。
ｅｔ ａｌ．は、ＶＬＳＩ ｔｅｃｈｎｉｃａｌ ｃ
ｏｎｆｅｒｅｎｃｅ（１９９４年）に、”Ａ ｎｏｖｅ
ｌｈｉｇｈ ｄｅｎｓｉｔｙ ｃｏｎｔａｃｔｌｅｓｓ
ｆｌａｓｈ ｍｅｍｏｒｙ ａｒｒａｙ ｕｓｉｎｇ
ｓｐｌｉｔ−ｇａｔｅ ｓｏｕｒｃｅ−ｓｉｄｅｉｎ
ｊｅｃｔｉｏｎ ｃｅｌｌ ｆｏｒ ５Ｖ−ｏｎｌｙ
ａｐｐｌｉｃａｔｉｏｎ”と題する論文を発表してい
る。この論文には、別の改善されたフラッシュメモリ構
造が記載されている。
【０００７】図３は、上述のＹ． Ｍａ ｅｔ ａｌ．
の論文の改善されたフラッシュメモリ・セル構造を示す
断面図である。図３に示すように、積層型の分割ゲート
２４を構成する、フローティングゲート２１、コントロ
ールゲート２２及び選択ゲート２３が、半導体基板２０
の上に形成されている。分割ゲート２４の両側の半導体
基板２０には、イオンドープされたソース領域２５及び
ドレイン領域２６が形成されている。選択ゲート２３
は、コントロールゲート２２の頂部及び側部を覆うよう
に形成されている。このタイプの選択ゲート構造は、デ
ータプログラミング動作における干渉の問題を低減す
る。しかしながら、選択ゲート２３を形成するためのフ
ォトリソグラフプロセス（光露光法）において必要とさ
れる精度は、極めて高く、従って、大量のスペースが消
尽される。
の論文の改善されたフラッシュメモリ・セル構造を示す
断面図である。図３に示すように、積層型の分割ゲート
２４を構成する、フローティングゲート２１、コントロ
ールゲート２２及び選択ゲート２３が、半導体基板２０
の上に形成されている。分割ゲート２４の両側の半導体
基板２０には、イオンドープされたソース領域２５及び
ドレイン領域２６が形成されている。選択ゲート２３
は、コントロールゲート２２の頂部及び側部を覆うよう
に形成されている。このタイプの選択ゲート構造は、デ
ータプログラミング動作における干渉の問題を低減す
る。しかしながら、選択ゲート２３を形成するためのフ
ォトリソグラフプロセス（光露光法）において必要とさ
れる精度は、極めて高く、従って、大量のスペースが消
尽される。
【０００８】また、データは、電子をトンネル効果によ
りフローティングゲートに放出することにより、ＥＥＰ
ＲＯＭに記憶される。プログラミング動作の間に、電圧
が、コントロールゲート及びソース／ドレイン領域に印
加され、電子は、トンネル効果によってゲート酸化物層
を通り、最終的には、フローティングゲートに入る。従
って、ゲート酸化物層の厚さは、全体的なトンネル効果
作用にとって重要である。また、必要とされるプログラ
ミング動作電圧も、ゲート酸化物層の厚さに大きく依存
する。ゲート酸化物層が薄すぎると、過剰な電流が漏出
して、記憶装置の安定性を低下させる。
りフローティングゲートに放出することにより、ＥＥＰ
ＲＯＭに記憶される。プログラミング動作の間に、電圧
が、コントロールゲート及びソース／ドレイン領域に印
加され、電子は、トンネル効果によってゲート酸化物層
を通り、最終的には、フローティングゲートに入る。従
って、ゲート酸化物層の厚さは、全体的なトンネル効果
作用にとって重要である。また、必要とされるプログラ
ミング動作電圧も、ゲート酸化物層の厚さに大きく依存
する。ゲート酸化物層が薄すぎると、過剰な電流が漏出
して、記憶装置の安定性を低下させる。
【０００９】上述の背景から、分割ゲート型フラッシュ
メモリを製造するための改善された方法を提供する必要
がある。
メモリを製造するための改善された方法を提供する必要
がある。
【００１０】
【発明が解決しようとする課題及び課題を解決するため
の手段】従って、本発明は、自己整合式のプロセスを用
いてイオン注入を行い、これにより、一つのフォトリソ
グラフ処理工程を省略する、分割ゲート型フラッシュメ
モリ・セルの形成方法を提供する。
の手段】従って、本発明は、自己整合式のプロセスを用
いてイオン注入を行い、これにより、一つのフォトリソ
グラフ処理工程を省略する、分割ゲート型フラッシュメ
モリ・セルの形成方法を提供する。
【００１１】別の特徴においては、本発明は、ソース領
域及びドレイン領域を別個の注入プロセスにおいて形成
する、分割ゲート型フラッシュメモリ・セルの形成方法
を提供する。従って、イオン注入パラメータを然るべく
変更して、所望の特性を得ることができる。
域及びドレイン領域を別個の注入プロセスにおいて形成
する、分割ゲート型フラッシュメモリ・セルの形成方法
を提供する。従って、イオン注入パラメータを然るべく
変更して、所望の特性を得ることができる。
【００１２】更に別の特徴においては、本発明は、高品
質のゲート酸化物及び一定の厚さを有する分割ゲート型
メモリセルの形成方法を提供する。また、メモリセルの
チャンネル長さを厳密に調節して、メモリの安定性を良
好に維持することができる。
質のゲート酸化物及び一定の厚さを有する分割ゲート型
メモリセルの形成方法を提供する。また、メモリセルの
チャンネル長さを厳密に調節して、メモリの安定性を良
好に維持することができる。
【００１３】本明細書において具体化され且つ広い意味
で説明される本発明の目的によれば、上述の及び他の利
点を達成するために、本発明は、分割ゲート型フラッシ
ュメモリ・セルの製造方法を提供する。本方法は、フロ
ーティングゲート／コントロールゲート構造が既に形成
されている半導体基板を最初に準備する工程を備えてい
る。次に、上記フローティングゲート／コントロールゲ
ート構造の側壁に第１のスペーサを形成する。次に、上
記半導体基板及び上記ゲート構造の上にポリシリコン層
を堆積させる。その後、上記ポリシリコン層の上に酸化
物層を形成し、次に、エッチバック処理を行って第２の
スペーサを形成する。これら第２のスペーサをマスクと
して用いて、第１のイオン注入を実行し、イオンを上記
ポリシリコン層を通して上記半導体基板の中に浸透さ
せ、これにより、ドレイン領域を形成する。その後、第
２のスペーサを除去し、上記ポリシリコン層の上にフォ
トレジスト層を形成する。次に、上記フォトレジスト層
のパターニング処理を行って、上記ポリシリコン層の一
部を露出させる。その後、第２のイオン注入を実行し、
イオンを上記露出されたポリシリコン層を通して上記半
導体基板の中に浸透させ、これにより、ソース領域を形
成する。その後、上記フォトレジスト層を除去する。最
後に、上記ポリシリコン層の上に導電層を形成する。こ
の導電層及び上記ポリシリコン層は一緒になって、選択
ゲートを構成する。従って、分割ゲート型フラッシュメ
モリ・セルの構造が確立される。
で説明される本発明の目的によれば、上述の及び他の利
点を達成するために、本発明は、分割ゲート型フラッシ
ュメモリ・セルの製造方法を提供する。本方法は、フロ
ーティングゲート／コントロールゲート構造が既に形成
されている半導体基板を最初に準備する工程を備えてい
る。次に、上記フローティングゲート／コントロールゲ
ート構造の側壁に第１のスペーサを形成する。次に、上
記半導体基板及び上記ゲート構造の上にポリシリコン層
を堆積させる。その後、上記ポリシリコン層の上に酸化
物層を形成し、次に、エッチバック処理を行って第２の
スペーサを形成する。これら第２のスペーサをマスクと
して用いて、第１のイオン注入を実行し、イオンを上記
ポリシリコン層を通して上記半導体基板の中に浸透さ
せ、これにより、ドレイン領域を形成する。その後、第
２のスペーサを除去し、上記ポリシリコン層の上にフォ
トレジスト層を形成する。次に、上記フォトレジスト層
のパターニング処理を行って、上記ポリシリコン層の一
部を露出させる。その後、第２のイオン注入を実行し、
イオンを上記露出されたポリシリコン層を通して上記半
導体基板の中に浸透させ、これにより、ソース領域を形
成する。その後、上記フォトレジスト層を除去する。最
後に、上記ポリシリコン層の上に導電層を形成する。こ
の導電層及び上記ポリシリコン層は一緒になって、選択
ゲートを構成する。従って、分割ゲート型フラッシュメ
モリ・セルの構造が確立される。
【００１４】上述の一般的な説明、及び、以下の詳細な
説明は共に、代表的又は例示的なものであって、請求の
範囲に記載される本発明を説明するためのものであるこ
とを理解する必要がある。
説明は共に、代表的又は例示的なものであって、請求の
範囲に記載される本発明を説明するためのものであるこ
とを理解する必要がある。
【００１５】
【発明の実施の形態】図面は、本発明の理解を図るため
に準備したものであって、本明細書に含まれその一部を
構成するものである。図面は、本発明の実施例を示すも
のであり、本明細書の記載と共に、本発明の原理を説明
する役割を果たすものである。
に準備したものであって、本明細書に含まれその一部を
構成するものである。図面は、本発明の実施例を示すも
のであり、本明細書の記載と共に、本発明の原理を説明
する役割を果たすものである。
【００１６】ここで、図面にその例が示されている本発
明の現時点において好ましい実施例を詳細に参照する。
図面及び以下の記載においては、可能な限り同じ参照符
号を用いて、同一の又は同様な部品を示している。
明の現時点において好ましい実施例を詳細に参照する。
図面及び以下の記載においては、可能な限り同じ参照符
号を用いて、同一の又は同様な部品を示している。
【００１７】図４乃至図１１は、本発明の好ましい一実
施例に従ってフラッシュメモリ・セル構造を形成する際
の製造工程の進行状態を示している。
施例に従ってフラッシュメモリ・セル構造を形成する際
の製造工程の進行状態を示している。
【００１８】最初に、図４に示すように、第１の導電層
３１、誘電層３２、第２の導電層３３及び窒化ケイ素層
３４を半導体基板３０の上に順次形成する。半導体基板
３０には、既に、薄いゲート酸化物層（図示せず）が形
成されている。次に、上記層のパターニング処理を行っ
て、図４に示す構造を形成する。第１の導電層３１は、
フローティングゲートとして機能し、一方、第２の導電
層３３は、コントロールゲートすなわち制御用ゲートと
して機能する。誘電層３２は、酸化物／窒化物／酸化物
（ＯＮＯ）の複合層である。
３１、誘電層３２、第２の導電層３３及び窒化ケイ素層
３４を半導体基板３０の上に順次形成する。半導体基板
３０には、既に、薄いゲート酸化物層（図示せず）が形
成されている。次に、上記層のパターニング処理を行っ
て、図４に示す構造を形成する。第１の導電層３１は、
フローティングゲートとして機能し、一方、第２の導電
層３３は、コントロールゲートすなわち制御用ゲートと
して機能する。誘電層３２は、酸化物／窒化物／酸化物
（ＯＮＯ）の複合層である。
【００１９】次に、図５に示すように、半導体基板３０
及び窒化ケイ素層３４の上に第１の酸化物層を形成し、
次に、この第１の酸化物層のエッチバック処理を行っ
て、上記層状構造の側壁にスペーサ３５を形成する。そ
の後、図６に示すように、約２００Å乃至５００Åの厚
さを有するのが好ましいポリシリコン層３６を上記構造
の上に形成する。
及び窒化ケイ素層３４の上に第１の酸化物層を形成し、
次に、この第１の酸化物層のエッチバック処理を行っ
て、上記層状構造の側壁にスペーサ３５を形成する。そ
の後、図６に示すように、約２００Å乃至５００Åの厚
さを有するのが好ましいポリシリコン層３６を上記構造
の上に形成する。
【００２０】次に、図７に示すように、約２，０００Å
乃至４，０００Åの厚さを有するのが好ましい第２の酸
化物層をポリシリコン層３６の上に形成する。この第２
の酸化物層は、例えば、プラズマ促進型の化学蒸着法を
用いることにより、又は、テトラエチルオルトケイ酸
（ＴＥＯＳ）と反応させることにより、形成することが
できる。その後、上記第２の酸化物層の一部を除去し
て、ポリシリコン層３６の一部を露出させ、第１のポリ
シリコン層３６の両側に第２のスペーサ３７を形成す
る。上記第２の酸化物層は、例えば、エッチバック処理
を用いて除去することができる。上記第２の酸化物層
は、ポリシリコン層３６の側部付近で厚くなっているの
で、第２の酸化物層の一部は、エッチング処理の間に除
去されず、従って、スペーサ３７を形成することにな
る。
乃至４，０００Åの厚さを有するのが好ましい第２の酸
化物層をポリシリコン層３６の上に形成する。この第２
の酸化物層は、例えば、プラズマ促進型の化学蒸着法を
用いることにより、又は、テトラエチルオルトケイ酸
（ＴＥＯＳ）と反応させることにより、形成することが
できる。その後、上記第２の酸化物層の一部を除去し
て、ポリシリコン層３６の一部を露出させ、第１のポリ
シリコン層３６の両側に第２のスペーサ３７を形成す
る。上記第２の酸化物層は、例えば、エッチバック処理
を用いて除去することができる。上記第２の酸化物層
は、ポリシリコン層３６の側部付近で厚くなっているの
で、第２の酸化物層の一部は、エッチング処理の間に除
去されず、従って、スペーサ３７を形成することにな
る。
【００２１】次に、図８に示すように、第２のスペーサ
３７をマスクとして用いて、第１のイオン注入を実行す
る。イオンは、ポリシリコン層３６を通過して半導体基
板３０の中に注入され、ドレイン領域３８を形成する。
その後、例えば、湿式エッチング法を用いて第２のスペ
ーサ３７を除去し、図９に示す構造を形成する。
３７をマスクとして用いて、第１のイオン注入を実行す
る。イオンは、ポリシリコン層３６を通過して半導体基
板３０の中に注入され、ドレイン領域３８を形成する。
その後、例えば、湿式エッチング法を用いて第２のスペ
ーサ３７を除去し、図９に示す構造を形成する。
【００２２】次に、図１０に示すように、フォトレジス
ト層３９をポリシリコン層３６の頂部に被覆し、その
後、パターニング処理を行ってフォトレジスト層３９の
一部を除去して、所望のドレイン領域を露出させる。そ
の後の工程において、第２のイオン注入を実行して、上
記露出された領域を通してイオンを注入する。これらイ
オンは、ポリシリコン層３６を通って浸透し、最終的に
は、半導体基板３０の内部に閉じ込められる。上記第２
のイオン注入は、共通のソース領域４０を形成する。そ
の後、フォトレジスト層３９を除去する。
ト層３９をポリシリコン層３６の頂部に被覆し、その
後、パターニング処理を行ってフォトレジスト層３９の
一部を除去して、所望のドレイン領域を露出させる。そ
の後の工程において、第２のイオン注入を実行して、上
記露出された領域を通してイオンを注入する。これらイ
オンは、ポリシリコン層３６を通って浸透し、最終的に
は、半導体基板３０の内部に閉じ込められる。上記第２
のイオン注入は、共通のソース領域４０を形成する。そ
の後、フォトレジスト層３９を除去する。
【００２３】最後に、図１１に示すように、第３の導電
層４１をポリシリコン層３６の上に形成し、その後、パ
ターニング処理を行って、分割ゲート型フラッシュメモ
リ・セル構造を形成する。上記第３の導電層４１は、第
２のポリシリコン層から成る層、及び、ケイ化タングス
テンから成る層から構成することができ、これらの層
は、ポリシリコン層３６と共に、分割ゲート層を構成す
る。
層４１をポリシリコン層３６の上に形成し、その後、パ
ターニング処理を行って、分割ゲート型フラッシュメモ
リ・セル構造を形成する。上記第３の導電層４１は、第
２のポリシリコン層から成る層、及び、ケイ化タングス
テンから成る層から構成することができ、これらの層
は、ポリシリコン層３６と共に、分割ゲート層を構成す
る。
【００２４】この実施例においては、イオンは、第２の
スペーサをマスクとして用いる自己整合式のプロセスに
おいてドレイン領域を形成するために、注入される。こ
れにより、フォトレジストマスクを使用する一つのドー
プ操作が省略され、従って、製造方法が幾分単純化され
る。また、ソース領域及びドレイン領域のためのイオン
ドープ操作は、第１及び第２のイオン注入としてそれぞ
れ別個に行われ、従って、ドープされたイオンの量を別
個に制御することができ、これにより、フラッシュメモ
リのパラメータを容易に且つ独立的に調節することがで
きる。また、上記第２のスペーサを用いて、チャンネル
のトンネル効果長さを調節することができ、また、第２
のスペーサの下のポリシリコン層は、分割ゲートのチャ
ンネルに対する保護層として作用して、メモリの適正な
機能及び高い安定性を維持することができる。更に、上
記ポリシリコン層は、それ自身が導電性を有しており、
従って、上記導電層と組み合わされて選択ゲートを形成
することができる。
スペーサをマスクとして用いる自己整合式のプロセスに
おいてドレイン領域を形成するために、注入される。こ
れにより、フォトレジストマスクを使用する一つのドー
プ操作が省略され、従って、製造方法が幾分単純化され
る。また、ソース領域及びドレイン領域のためのイオン
ドープ操作は、第１及び第２のイオン注入としてそれぞ
れ別個に行われ、従って、ドープされたイオンの量を別
個に制御することができ、これにより、フラッシュメモ
リのパラメータを容易に且つ独立的に調節することがで
きる。また、上記第２のスペーサを用いて、チャンネル
のトンネル効果長さを調節することができ、また、第２
のスペーサの下のポリシリコン層は、分割ゲートのチャ
ンネルに対する保護層として作用して、メモリの適正な
機能及び高い安定性を維持することができる。更に、上
記ポリシリコン層は、それ自身が導電性を有しており、
従って、上記導電層と組み合わされて選択ゲートを形成
することができる。
【００２５】一つの特徴においては、本発明は、上記第
２のスペーサをマスクとして用いてイオンを半導体基板
の中に注入することによりドレイン領域を形成する、分
割ゲート型フラッシュメモリ・セル構造の形成方法を提
供する。従って、上記イオン注入プロセスを実行する前
に、上記構造をフォトレジスト層又は他のマスク層で被
覆する必要はない。
２のスペーサをマスクとして用いてイオンを半導体基板
の中に注入することによりドレイン領域を形成する、分
割ゲート型フラッシュメモリ・セル構造の形成方法を提
供する。従って、上記イオン注入プロセスを実行する前
に、上記構造をフォトレジスト層又は他のマスク層で被
覆する必要はない。
【００２６】他の特徴においては、本発明は、イオン注
入を行ってドレイン領域を形成する際に上記第２のスペ
ーサをマスクとして使用する、分割ゲート型フラッシュ
メモリ・セル構造の形成方法を提供する。分割ゲートの
トンネル効果長さを調節することができ、従って、フラ
ッシュメモリ・セルの機能性を維持することができる。
入を行ってドレイン領域を形成する際に上記第２のスペ
ーサをマスクとして使用する、分割ゲート型フラッシュ
メモリ・セル構造の形成方法を提供する。分割ゲートの
トンネル効果長さを調節することができ、従って、フラ
ッシュメモリ・セルの機能性を維持することができる。
【００２７】更に別の特徴においては、本発明は、第２
のスペーサを形成してイオン注入を行うプロセスの間
に、チャンネル領域を保護するための保護層として上記
ポリシリコン層を使用する、分割ゲート型フラッシュメ
モリ・セル構造の形成方法を提供する。従って、フラッ
シュメモリ・セルの機能性が維持される。
のスペーサを形成してイオン注入を行うプロセスの間
に、チャンネル領域を保護するための保護層として上記
ポリシリコン層を使用する、分割ゲート型フラッシュメ
モリ・セル構造の形成方法を提供する。従って、フラッ
シュメモリ・セルの機能性が維持される。
【００２８】第４の特徴においては、本発明は、ソース
領域及びドレイン領域を形成するためのイオン注入プロ
セスをそれぞれ別個に行う、分割ゲート型フラッシュメ
モリ・セル構造の形成方法を提供する。従って、ソース
領域及びドレイン領域の中にドープされるイオンの品質
を別個に制御することができ、これにより、ソース領域
及びドレイン領域の動作パラメータを独立的に調節する
ことができる。
領域及びドレイン領域を形成するためのイオン注入プロ
セスをそれぞれ別個に行う、分割ゲート型フラッシュメ
モリ・セル構造の形成方法を提供する。従って、ソース
領域及びドレイン領域の中にドープされるイオンの品質
を別個に制御することができ、これにより、ソース領域
及びドレイン領域の動作パラメータを独立的に調節する
ことができる。
【００２９】本発明の範囲又は原理から逸脱することな
く、本発明の上記構成を種々の態様で変更及び変形させ
ることができることは、当業者には理解されよう。従っ
て、本発明は、頭書の請求の範囲及びその均等物に含ま
れる限り、本発明の変更例及び変形例を包含するもので
ある。
く、本発明の上記構成を種々の態様で変更及び変形させ
ることができることは、当業者には理解されよう。従っ
て、本発明は、頭書の請求の範囲及びその均等物に含ま
れる限り、本発明の変更例及び変形例を包含するもので
ある。
【図１】通常のフラッシュメモリ・セル構造を示す断面
図である。
図である。
【図２】通常のフラッシュメモリ・セル構造を示す斜視
図である。
図である。
【図３】別の通常のフラッシュメモリ・セル構造を示す
断面図である。
断面図である。
【図４】本発明の好ましい一実施例に従ってフラッシュ
メモリ・セル構造を形成する際の製造工程の進行状態を
示す断面図である。
メモリ・セル構造を形成する際の製造工程の進行状態を
示す断面図である。
【図５】本発明の上記好ましい一実施例に従ってフラッ
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
【図６】本発明の上記好ましい一実施例に従ってフラッ
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
【図７】本発明の上記好ましい一実施例に従ってフラッ
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
【図８】本発明の上記好ましい一実施例に従ってフラッ
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
【図９】本発明の上記好ましい一実施例に従ってフラッ
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
【図１０】本発明の上記好ましい一実施例に従ってフラ
ッシュメモリ・セル構造を形成する際の製造工程の進行
状態を示す断面図である。
ッシュメモリ・セル構造を形成する際の製造工程の進行
状態を示す断面図である。
【図１１】本発明の上記好ましい一実施例に従ってフラ
ッシュメモリ・セル構造を形成する際の製造工程の進行
状態を示す断面図である。
ッシュメモリ・セル構造を形成する際の製造工程の進行
状態を示す断面図である。
３０ 半導体基板 ３１ 第１の導電層 ３２ 誘電層 ３３ 第２の導電層 ３４ 窒化ケイ素層 ３５ 第１のスペーサ ３６ ポリシリコン層 ３７ 第２のスペーサ ３８ ドレイン領域 ３９ フォトレジスト層 ４０ ソース領域 ４１ 第３の導電層
Claims (19)
- 【請求項１】 分割ゲート型フラッシュメモリ・セルの
製造方法であって、 第１の導電層、誘電層、第２の導電層及び窒化ケイ素層
を有している多層ゲート構造が少なくとも１つ形成され
ている半導体基板を準備する工程と、 前記多層ゲート構造の側部の周囲に第１のスペーサを形
成する工程と、 前記多層ゲート構造の上及び前記半導体基板の上にポリ
シリコン層を形成する工程と、 前記ポリシリコン層の側部の周囲に第２のスペーサを形
成する工程と、 前記第２のスペーサをマスクとして用いて第１のイオン
注入を行い、前記半導体基板の中にイオンを注入してド
レイン領域を形成する工程と、 前記第２のスペーサを除去する工程と、 マスクによるパターニング処理を行い、その後、第２の
イオン注入を行って、前記半導体基板の中にイオンを注
入してソース領域を形成する工程と、 前記半導体基板及び前記多層ゲート構造の上に第３の導
電層を形成する工程とを備えることを特徴とする分割ゲ
ート型フラッシュメモリ・セルの製造方法。 - 【請求項２】 請求項１に記載の製造方法において、多
層ゲート構造を形成する前記工程は、 前記半導体基板の上にゲート酸化物層を形成する工程
と、 前記ゲート酸化物層の上にフローティングゲートとして
作用する第１の導電層を形成する工程と、 前記第１の導電層の上に誘電層を形成する工程と、 前記誘電層の上にコントロールゲートとして作用する第
２の導電層を形成する工程と、 前記第２の導電層の上に窒化ケイ素層を形成する工程
と、 マスクによるパターニング処理を行い、前記窒化ケイ素
層、前記第２の導電層、前記誘電層、前記第１の導電層
及び前記ゲート酸化物層の一部を除去して前記半導体基
板の一部を露出させ、これにより、前記多層ゲート構造
を形成する工程とを含むことを特徴とする製造方法。 - 【請求項３】 請求項２に記載の製造方法において、誘
電層を形成する前記工程は、酸化物層、窒化ケイ素層及
び酸化物層を順に堆積させて、酸化物／窒化物／酸化物
の複合構造を形成する工程を含むことを特徴とする製造
方法。 - 【請求項４】 請求項１に記載の製造方法において、第
１のスペーサを形成する前記工程は、 前記多層ゲート構造の上及び前記半導体基板の上に酸化
物層を形成する工程と、 前記酸化物層のエッチング処理を行って第１のスペーサ
を形成する工程とを含むことを特徴とする製造方法。 - 【請求項５】 請求項１に記載の製造方法において、前
記ポリシリコン層は、約２００Å乃至５００Åの厚さを
有していることを特徴とする製造方法。 - 【請求項６】 請求項１に記載の製造方法において、第
２のスペーサを形成する前記工程は、 前記ポリシリコン層の上に酸化物層を形成する工程と、 前記酸化物層のエッチング処理を行って第２のスペーサ
を形成する工程とを含むことを特徴とする製造方法。 - 【請求項７】 請求項６に記載の製造方法において、酸
化物層のエッチング処理を行う前記工程は、異方性エッ
チバック法を含むことを特徴とする製造方法。 - 【請求項８】 請求項６に記載の製造方法において、前
記酸化物層は、約２，０００Å乃至４，０００Åの厚さ
を有していることを特徴とする製造方法。 - 【請求項９】 請求項６に記載の製造方法において、酸
化物層を形成する前記工程は、テトラエチルオルト珪酸
による反応を含むことを特徴とする製造方法。 - 【請求項１０】 請求項６に記載の製造方法において、
酸化物層を形成する前記工程は、プラズマ促進型の化学
蒸着法を含むことを特徴とする製造方法。 - 【請求項１１】 請求項１に記載の製造方法において、
ソース領域を形成する前記工程は、 前記ポリシリコン層の上にフォトレジスト層を形成する
工程と、 マスクによるパターニング処理を行い、所望のソース領
域を形成する領域を露出させる工程と、 前記露出された領域の中にイオンを注入し、前記半導体
基板にソース領域を形成する工程と、 前記フォトレジスト層を除去する工程とを更に含むこと
を特徴とする製造方法。 - 【請求項１２】 請求項１に記載の製造方法において、
第３の導電層を形成する前記工程は、第２のポリシリコ
ン層を堆積させ、その後、ケイ化タングステン層を堆積
させる工程を含むことを特徴とする製造方法。 - 【請求項１３】 分割ゲート型フラッシュメモリ・セル
の製造方法であって、 第１の導電層、誘電層、第２の導電層及び窒化ケイ素層
を有している多層ゲート構造が少なくとも１つ形成され
ている半導体基板を準備する工程と、 前記多層ゲート構造の側部の周囲に第１のスペーサを形
成する工程と、 前記多層ゲート構造の上及び前記半導体基板の上に第１
のポリシリコン層を形成する工程と、 前記第１のポリシリコン層の上に酸化物層を形成する工
程と、 エッチバック処理を行って前記酸化物層の一部を除去
し、前記第１のポリシリコン層の側部の周囲に第２のス
ペーサを形成する工程と、 前記第２のスペーサをマスクとして用いて第１のイオン
注入を行い、前記半導体基板の中にイオンを注入してド
レイン領域を形成する工程と、 前記第２のスペーサを除去する工程と、 前記第１のポリシリコン層の上にフォトレジスト層を形
成する工程と、 マスクによるパターニング処理を行い、ソース領域を形
成する領域を露出させる工程と、 前記露出された領域にイオンを注入し、前記半導体基板
にソース領域を形成する工程と、 前記フォトレジスト層を除去する工程と、 前記第１のポリシリコン層の上に第２のポリシリコン層
を形成する工程と、 前記第２のポリシリコン層の上にケイ化タングステン層
を形成する工程とを備えることを特徴とする分割ゲート
型フラッシュメモリ・セルの製造方法。 - 【請求項１４】 請求項１３に記載の製造方法におい
て、前記第１のポリシリコン層は、約２００Å乃至５０
０Åの厚さを有していることを特徴とする製造方法。 - 【請求項１５】 請求項１４に記載の製造方法におい
て、誘電層を形成する前記工程は、酸化物層、窒化ケイ
素層及び酸化物層を順に堆積させて、酸化物／窒化物／
酸化物の複合構造を形成する工程を含むことを特徴とす
る製造方法。 - 【請求項１６】 請求項１４に記載の製造方法におい
て、前記酸化物層の一部のエッチング処理を行う前記工
程は、異方性のエッチバック法を含むことを特徴とする
製造方法。 - 【請求項１７】 請求項１４に記載の製造方法におい
て、前記酸化物層は、約２，０００Å乃至４，０００Å
の厚さを有していることを特徴とする製造方法。 - 【請求項１８】 請求項１４に記載の製造方法におい
て、酸化物を形成する前記工程は、テトラエチルオルト
珪酸による反応を含むことを特徴とする製造方法。 - 【請求項１９】 請求項１４に記載の製造方法におい
て、酸化物層を形成する前記工程は、プラズマ促進型の
化学蒸着法を含むことを特徴とする製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW086119753A TW363230B (en) | 1997-12-26 | 1997-12-26 | Manufacturing method for the flash memory cell with split-gate |
| TW86119753 | 1997-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2889232B1 JP2889232B1 (ja) | 1999-05-10 |
| JPH11195719A true JPH11195719A (ja) | 1999-07-21 |
Family
ID=21627482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10143654A Expired - Lifetime JP2889232B1 (ja) | 1997-12-26 | 1998-05-26 | 分割ゲート型フラッシュメモリ・セルの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6143606A (ja) |
| JP (1) | JP2889232B1 (ja) |
| TW (1) | TW363230B (ja) |
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