JPH11195719A - 分割ゲート型フラッシュメモリ・セルの製造方法 - Google Patents
分割ゲート型フラッシュメモリ・セルの製造方法Info
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Semiconductor Memories (AREA)
Abstract
メモリ・セルの製造方法を提供する。 【解決手段】 フローティングゲート31及びコントロ
ールゲート33から成るゲート構造を半導体基板30の
上に形成した後、ゲート構造の側壁に第1のスペーサ3
5を形成する。次に、ゲート構造及び半導体基板の上に
ポリシリコン層36を堆積させ、該ポリシリコン層の側
壁に第2のスペーサを形成する。第2のスペーサをマス
クとして自己整合式に、半導体基板30中にイオンを注
入してドレイン領域38を形成する。これでチャンネル
長さを維持できる。第2のスペーサを除去後に、第2の
イオン注入を実行して、半導体基板にソース領域40を
形成する。第2のイオン注入の間に、ポリシリコン層3
6は、半導体基板を幾分保護してトンネル効果の機能を
維持する。最後に、ポリシリコン層上に形成された第3
の導電層41はポリシリコン層と組み合わされて、選択
ゲートを構成する。
Description
・セルの製造方法に関する。より詳細に言えば、本発明
は、分割ゲート型フラッシュメモリ・セルの製造方法に
関する。
性メモリの一種であって、電源が切れた場合でもデータ
を記憶して保持することができる。消去可能プログラム
可能ROM(EPROM)は、記憶の消去及び再書込み
を行う機能を導入することにより、ROMの用途を更に
拡張する。しかしながら、EPROMからデータを消去
する操作は、紫外線を必要とし、従って、実装コストが
比較的高くなる。また、記憶消去動作は、EPROMの
中に存在する総ての記憶データを消すことになる。従っ
て、データの更新を行う必要がある場合には常に、デー
タの総てのビットをEPROMに書戻す必要があり、こ
の書戻し動作にはかなりの時間がかかる。
となく記憶データの一部を変更することを可能とする別
のタイプの固定記憶装置は、電気的消去可能プログラム
可能ROM(EEPROM)である。EEPROMに関
しては、データの消去動作及び書込み動作は、ビット毎
に行うことができる。また、データの記憶動作、読取り
動作及び消去動作は、制限なく繰り返し行うことができ
る。フラッシュメモリは、EEPROMの改善された変
形例であって、通常のEEPROMと同じ構造を有して
いるが、ビット毎にではなくブロック毎に消去されると
いう点において異なっている。従って、フラッシュメモ
リの動作速度は、極めて速く、例えば1秒又は2秒以内
で記憶消去動作を完了することができる。フラッシュメ
モリは、時間及びコストを節約できるという利点から、
今日、データ記憶装置に広く使用されている。
トは、2層構造を備えている。フローティングゲートと
して知られている一方の層は、ポリシリコン層であっ
て、その機能は、電荷を蓄積することである。他方の層
すなわち第2の層は、コントロールゲートすなわち制御
用ゲートとして知られていて、データの記憶及び検索を
制御するために使用される。上記フローティングゲート
は、コントロールゲートの下方に位置しており、他のど
のような回路構成要素にも接続されていないので、「フ
ローティング(浮遊)」状態にある。一方、コントロー
ルゲートは、語線に接続されている。フラッシュメモリ
に関しては多くの論文が存在する。例えば、Naruk
e et al.は、Technical Diges
t ofIEEE Electronic Devic
e Meeting (1988年)に、”A new
flash−erase EEPROM cell
with a sidewall select−ga
te on its source side”と題す
る論文を発表している。この論文には、改善されたフラ
ッシュメモリのモデルが記載されている。
ke et al.の論文のフラッシュメモリ・セル構
造の断面図及び斜視図である。図1及び図2に示すよう
に、フローティングゲート11及びコントロールゲート
12が、半導体基板10の上に形成されている。選択ゲ
ート13が、フローティングゲート11及びコントロー
ルゲート12の側方に形成されている。フローティング
ゲート11、コントロールゲート12及び選択ゲート1
3は一緒になって、分割ゲート構造14を構成してい
る。積層型の分割ゲート14の両側には、イオンドープ
されたソース領域15及びドレイン領域16がそれぞれ
形成されている。選択ゲートは、ソース領域15の側方
に位置していて、エッチバック操作によって形成されて
いる。従って、選択ゲート13は、コントロールゲート
12に対して平行である。このタイプのフラッシュメモ
リ・セルの特徴は、選択ゲート13を用いて、過度の消
去動作を生じさせる可能性のある電流の異常な漏出を阻
止し、これにより、正常な記憶動作を維持することであ
る。しかしながら、選択ゲート及びコントロールゲート
は互いに平行であるので、装置設計に関する問題が生ず
ることがある。また、選択ゲートの長さを一定にする必
要がある。従って、メモリセルの性質を調節することが
困難であり、データプログラミング動作の間に深刻な干
渉が生ずる可能性がある。
et al.は、VLSI technical c
onference(1994年)に、”A nove
lhigh density contactless
flash memory array using
split−gate source−sidein
jection cell for 5V−only
application”と題する論文を発表してい
る。この論文には、別の改善されたフラッシュメモリ構
造が記載されている。
の論文の改善されたフラッシュメモリ・セル構造を示す
断面図である。図3に示すように、積層型の分割ゲート
24を構成する、フローティングゲート21、コントロ
ールゲート22及び選択ゲート23が、半導体基板20
の上に形成されている。分割ゲート24の両側の半導体
基板20には、イオンドープされたソース領域25及び
ドレイン領域26が形成されている。選択ゲート23
は、コントロールゲート22の頂部及び側部を覆うよう
に形成されている。このタイプの選択ゲート構造は、デ
ータプログラミング動作における干渉の問題を低減す
る。しかしながら、選択ゲート23を形成するためのフ
ォトリソグラフプロセス(光露光法)において必要とさ
れる精度は、極めて高く、従って、大量のスペースが消
尽される。
りフローティングゲートに放出することにより、EEP
ROMに記憶される。プログラミング動作の間に、電圧
が、コントロールゲート及びソース/ドレイン領域に印
加され、電子は、トンネル効果によってゲート酸化物層
を通り、最終的には、フローティングゲートに入る。従
って、ゲート酸化物層の厚さは、全体的なトンネル効果
作用にとって重要である。また、必要とされるプログラ
ミング動作電圧も、ゲート酸化物層の厚さに大きく依存
する。ゲート酸化物層が薄すぎると、過剰な電流が漏出
して、記憶装置の安定性を低下させる。
メモリを製造するための改善された方法を提供する必要
がある。
の手段】従って、本発明は、自己整合式のプロセスを用
いてイオン注入を行い、これにより、一つのフォトリソ
グラフ処理工程を省略する、分割ゲート型フラッシュメ
モリ・セルの形成方法を提供する。
域及びドレイン領域を別個の注入プロセスにおいて形成
する、分割ゲート型フラッシュメモリ・セルの形成方法
を提供する。従って、イオン注入パラメータを然るべく
変更して、所望の特性を得ることができる。
質のゲート酸化物及び一定の厚さを有する分割ゲート型
メモリセルの形成方法を提供する。また、メモリセルの
チャンネル長さを厳密に調節して、メモリの安定性を良
好に維持することができる。
で説明される本発明の目的によれば、上述の及び他の利
点を達成するために、本発明は、分割ゲート型フラッシ
ュメモリ・セルの製造方法を提供する。本方法は、フロ
ーティングゲート/コントロールゲート構造が既に形成
されている半導体基板を最初に準備する工程を備えてい
る。次に、上記フローティングゲート/コントロールゲ
ート構造の側壁に第1のスペーサを形成する。次に、上
記半導体基板及び上記ゲート構造の上にポリシリコン層
を堆積させる。その後、上記ポリシリコン層の上に酸化
物層を形成し、次に、エッチバック処理を行って第2の
スペーサを形成する。これら第2のスペーサをマスクと
して用いて、第1のイオン注入を実行し、イオンを上記
ポリシリコン層を通して上記半導体基板の中に浸透さ
せ、これにより、ドレイン領域を形成する。その後、第
2のスペーサを除去し、上記ポリシリコン層の上にフォ
トレジスト層を形成する。次に、上記フォトレジスト層
のパターニング処理を行って、上記ポリシリコン層の一
部を露出させる。その後、第2のイオン注入を実行し、
イオンを上記露出されたポリシリコン層を通して上記半
導体基板の中に浸透させ、これにより、ソース領域を形
成する。その後、上記フォトレジスト層を除去する。最
後に、上記ポリシリコン層の上に導電層を形成する。こ
の導電層及び上記ポリシリコン層は一緒になって、選択
ゲートを構成する。従って、分割ゲート型フラッシュメ
モリ・セルの構造が確立される。
説明は共に、代表的又は例示的なものであって、請求の
範囲に記載される本発明を説明するためのものであるこ
とを理解する必要がある。
に準備したものであって、本明細書に含まれその一部を
構成するものである。図面は、本発明の実施例を示すも
のであり、本明細書の記載と共に、本発明の原理を説明
する役割を果たすものである。
明の現時点において好ましい実施例を詳細に参照する。
図面及び以下の記載においては、可能な限り同じ参照符
号を用いて、同一の又は同様な部品を示している。
施例に従ってフラッシュメモリ・セル構造を形成する際
の製造工程の進行状態を示している。
31、誘電層32、第2の導電層33及び窒化ケイ素層
34を半導体基板30の上に順次形成する。半導体基板
30には、既に、薄いゲート酸化物層(図示せず)が形
成されている。次に、上記層のパターニング処理を行っ
て、図4に示す構造を形成する。第1の導電層31は、
フローティングゲートとして機能し、一方、第2の導電
層33は、コントロールゲートすなわち制御用ゲートと
して機能する。誘電層32は、酸化物/窒化物/酸化物
(ONO)の複合層である。
及び窒化ケイ素層34の上に第1の酸化物層を形成し、
次に、この第1の酸化物層のエッチバック処理を行っ
て、上記層状構造の側壁にスペーサ35を形成する。そ
の後、図6に示すように、約200Å乃至500Åの厚
さを有するのが好ましいポリシリコン層36を上記構造
の上に形成する。
乃至4,000Åの厚さを有するのが好ましい第2の酸
化物層をポリシリコン層36の上に形成する。この第2
の酸化物層は、例えば、プラズマ促進型の化学蒸着法を
用いることにより、又は、テトラエチルオルトケイ酸
(TEOS)と反応させることにより、形成することが
できる。その後、上記第2の酸化物層の一部を除去し
て、ポリシリコン層36の一部を露出させ、第1のポリ
シリコン層36の両側に第2のスペーサ37を形成す
る。上記第2の酸化物層は、例えば、エッチバック処理
を用いて除去することができる。上記第2の酸化物層
は、ポリシリコン層36の側部付近で厚くなっているの
で、第2の酸化物層の一部は、エッチング処理の間に除
去されず、従って、スペーサ37を形成することにな
る。
37をマスクとして用いて、第1のイオン注入を実行す
る。イオンは、ポリシリコン層36を通過して半導体基
板30の中に注入され、ドレイン領域38を形成する。
その後、例えば、湿式エッチング法を用いて第2のスペ
ーサ37を除去し、図9に示す構造を形成する。
ト層39をポリシリコン層36の頂部に被覆し、その
後、パターニング処理を行ってフォトレジスト層39の
一部を除去して、所望のドレイン領域を露出させる。そ
の後の工程において、第2のイオン注入を実行して、上
記露出された領域を通してイオンを注入する。これらイ
オンは、ポリシリコン層36を通って浸透し、最終的に
は、半導体基板30の内部に閉じ込められる。上記第2
のイオン注入は、共通のソース領域40を形成する。そ
の後、フォトレジスト層39を除去する。
層41をポリシリコン層36の上に形成し、その後、パ
ターニング処理を行って、分割ゲート型フラッシュメモ
リ・セル構造を形成する。上記第3の導電層41は、第
2のポリシリコン層から成る層、及び、ケイ化タングス
テンから成る層から構成することができ、これらの層
は、ポリシリコン層36と共に、分割ゲート層を構成す
る。
スペーサをマスクとして用いる自己整合式のプロセスに
おいてドレイン領域を形成するために、注入される。こ
れにより、フォトレジストマスクを使用する一つのドー
プ操作が省略され、従って、製造方法が幾分単純化され
る。また、ソース領域及びドレイン領域のためのイオン
ドープ操作は、第1及び第2のイオン注入としてそれぞ
れ別個に行われ、従って、ドープされたイオンの量を別
個に制御することができ、これにより、フラッシュメモ
リのパラメータを容易に且つ独立的に調節することがで
きる。また、上記第2のスペーサを用いて、チャンネル
のトンネル効果長さを調節することができ、また、第2
のスペーサの下のポリシリコン層は、分割ゲートのチャ
ンネルに対する保護層として作用して、メモリの適正な
機能及び高い安定性を維持することができる。更に、上
記ポリシリコン層は、それ自身が導電性を有しており、
従って、上記導電層と組み合わされて選択ゲートを形成
することができる。
2のスペーサをマスクとして用いてイオンを半導体基板
の中に注入することによりドレイン領域を形成する、分
割ゲート型フラッシュメモリ・セル構造の形成方法を提
供する。従って、上記イオン注入プロセスを実行する前
に、上記構造をフォトレジスト層又は他のマスク層で被
覆する必要はない。
入を行ってドレイン領域を形成する際に上記第2のスペ
ーサをマスクとして使用する、分割ゲート型フラッシュ
メモリ・セル構造の形成方法を提供する。分割ゲートの
トンネル効果長さを調節することができ、従って、フラ
ッシュメモリ・セルの機能性を維持することができる。
のスペーサを形成してイオン注入を行うプロセスの間
に、チャンネル領域を保護するための保護層として上記
ポリシリコン層を使用する、分割ゲート型フラッシュメ
モリ・セル構造の形成方法を提供する。従って、フラッ
シュメモリ・セルの機能性が維持される。
領域及びドレイン領域を形成するためのイオン注入プロ
セスをそれぞれ別個に行う、分割ゲート型フラッシュメ
モリ・セル構造の形成方法を提供する。従って、ソース
領域及びドレイン領域の中にドープされるイオンの品質
を別個に制御することができ、これにより、ソース領域
及びドレイン領域の動作パラメータを独立的に調節する
ことができる。
く、本発明の上記構成を種々の態様で変更及び変形させ
ることができることは、当業者には理解されよう。従っ
て、本発明は、頭書の請求の範囲及びその均等物に含ま
れる限り、本発明の変更例及び変形例を包含するもので
ある。
図である。
図である。
断面図である。
メモリ・セル構造を形成する際の製造工程の進行状態を
示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
シュメモリ・セル構造を形成する際の製造工程の進行状
態を示す断面図である。
ッシュメモリ・セル構造を形成する際の製造工程の進行
状態を示す断面図である。
ッシュメモリ・セル構造を形成する際の製造工程の進行
状態を示す断面図である。
Claims (19)
- 【請求項1】 分割ゲート型フラッシュメモリ・セルの
製造方法であって、 第1の導電層、誘電層、第2の導電層及び窒化ケイ素層
を有している多層ゲート構造が少なくとも1つ形成され
ている半導体基板を準備する工程と、 前記多層ゲート構造の側部の周囲に第1のスペーサを形
成する工程と、 前記多層ゲート構造の上及び前記半導体基板の上にポリ
シリコン層を形成する工程と、 前記ポリシリコン層の側部の周囲に第2のスペーサを形
成する工程と、 前記第2のスペーサをマスクとして用いて第1のイオン
注入を行い、前記半導体基板の中にイオンを注入してド
レイン領域を形成する工程と、 前記第2のスペーサを除去する工程と、 マスクによるパターニング処理を行い、その後、第2の
イオン注入を行って、前記半導体基板の中にイオンを注
入してソース領域を形成する工程と、 前記半導体基板及び前記多層ゲート構造の上に第3の導
電層を形成する工程とを備えることを特徴とする分割ゲ
ート型フラッシュメモリ・セルの製造方法。 - 【請求項2】 請求項1に記載の製造方法において、多
層ゲート構造を形成する前記工程は、 前記半導体基板の上にゲート酸化物層を形成する工程
と、 前記ゲート酸化物層の上にフローティングゲートとして
作用する第1の導電層を形成する工程と、 前記第1の導電層の上に誘電層を形成する工程と、 前記誘電層の上にコントロールゲートとして作用する第
2の導電層を形成する工程と、 前記第2の導電層の上に窒化ケイ素層を形成する工程
と、 マスクによるパターニング処理を行い、前記窒化ケイ素
層、前記第2の導電層、前記誘電層、前記第1の導電層
及び前記ゲート酸化物層の一部を除去して前記半導体基
板の一部を露出させ、これにより、前記多層ゲート構造
を形成する工程とを含むことを特徴とする製造方法。 - 【請求項3】 請求項2に記載の製造方法において、誘
電層を形成する前記工程は、酸化物層、窒化ケイ素層及
び酸化物層を順に堆積させて、酸化物/窒化物/酸化物
の複合構造を形成する工程を含むことを特徴とする製造
方法。 - 【請求項4】 請求項1に記載の製造方法において、第
1のスペーサを形成する前記工程は、 前記多層ゲート構造の上及び前記半導体基板の上に酸化
物層を形成する工程と、 前記酸化物層のエッチング処理を行って第1のスペーサ
を形成する工程とを含むことを特徴とする製造方法。 - 【請求項5】 請求項1に記載の製造方法において、前
記ポリシリコン層は、約200Å乃至500Åの厚さを
有していることを特徴とする製造方法。 - 【請求項6】 請求項1に記載の製造方法において、第
2のスペーサを形成する前記工程は、 前記ポリシリコン層の上に酸化物層を形成する工程と、 前記酸化物層のエッチング処理を行って第2のスペーサ
を形成する工程とを含むことを特徴とする製造方法。 - 【請求項7】 請求項6に記載の製造方法において、酸
化物層のエッチング処理を行う前記工程は、異方性エッ
チバック法を含むことを特徴とする製造方法。 - 【請求項8】 請求項6に記載の製造方法において、前
記酸化物層は、約2,000Å乃至4,000Åの厚さ
を有していることを特徴とする製造方法。 - 【請求項9】 請求項6に記載の製造方法において、酸
化物層を形成する前記工程は、テトラエチルオルト珪酸
による反応を含むことを特徴とする製造方法。 - 【請求項10】 請求項6に記載の製造方法において、
酸化物層を形成する前記工程は、プラズマ促進型の化学
蒸着法を含むことを特徴とする製造方法。 - 【請求項11】 請求項1に記載の製造方法において、
ソース領域を形成する前記工程は、 前記ポリシリコン層の上にフォトレジスト層を形成する
工程と、 マスクによるパターニング処理を行い、所望のソース領
域を形成する領域を露出させる工程と、 前記露出された領域の中にイオンを注入し、前記半導体
基板にソース領域を形成する工程と、 前記フォトレジスト層を除去する工程とを更に含むこと
を特徴とする製造方法。 - 【請求項12】 請求項1に記載の製造方法において、
第3の導電層を形成する前記工程は、第2のポリシリコ
ン層を堆積させ、その後、ケイ化タングステン層を堆積
させる工程を含むことを特徴とする製造方法。 - 【請求項13】 分割ゲート型フラッシュメモリ・セル
の製造方法であって、 第1の導電層、誘電層、第2の導電層及び窒化ケイ素層
を有している多層ゲート構造が少なくとも1つ形成され
ている半導体基板を準備する工程と、 前記多層ゲート構造の側部の周囲に第1のスペーサを形
成する工程と、 前記多層ゲート構造の上及び前記半導体基板の上に第1
のポリシリコン層を形成する工程と、 前記第1のポリシリコン層の上に酸化物層を形成する工
程と、 エッチバック処理を行って前記酸化物層の一部を除去
し、前記第1のポリシリコン層の側部の周囲に第2のス
ペーサを形成する工程と、 前記第2のスペーサをマスクとして用いて第1のイオン
注入を行い、前記半導体基板の中にイオンを注入してド
レイン領域を形成する工程と、 前記第2のスペーサを除去する工程と、 前記第1のポリシリコン層の上にフォトレジスト層を形
成する工程と、 マスクによるパターニング処理を行い、ソース領域を形
成する領域を露出させる工程と、 前記露出された領域にイオンを注入し、前記半導体基板
にソース領域を形成する工程と、 前記フォトレジスト層を除去する工程と、 前記第1のポリシリコン層の上に第2のポリシリコン層
を形成する工程と、 前記第2のポリシリコン層の上にケイ化タングステン層
を形成する工程とを備えることを特徴とする分割ゲート
型フラッシュメモリ・セルの製造方法。 - 【請求項14】 請求項13に記載の製造方法におい
て、前記第1のポリシリコン層は、約200Å乃至50
0Åの厚さを有していることを特徴とする製造方法。 - 【請求項15】 請求項14に記載の製造方法におい
て、誘電層を形成する前記工程は、酸化物層、窒化ケイ
素層及び酸化物層を順に堆積させて、酸化物/窒化物/
酸化物の複合構造を形成する工程を含むことを特徴とす
る製造方法。 - 【請求項16】 請求項14に記載の製造方法におい
て、前記酸化物層の一部のエッチング処理を行う前記工
程は、異方性のエッチバック法を含むことを特徴とする
製造方法。 - 【請求項17】 請求項14に記載の製造方法におい
て、前記酸化物層は、約2,000Å乃至4,000Å
の厚さを有していることを特徴とする製造方法。 - 【請求項18】 請求項14に記載の製造方法におい
て、酸化物を形成する前記工程は、テトラエチルオルト
珪酸による反応を含むことを特徴とする製造方法。 - 【請求項19】 請求項14に記載の製造方法におい
て、酸化物層を形成する前記工程は、プラズマ促進型の
化学蒸着法を含むことを特徴とする製造方法。
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