JPH09129758A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH09129758A JPH09129758A JP7281048A JP28104895A JPH09129758A JP H09129758 A JPH09129758 A JP H09129758A JP 7281048 A JP7281048 A JP 7281048A JP 28104895 A JP28104895 A JP 28104895A JP H09129758 A JPH09129758 A JP H09129758A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ポリシリコンからなる第１電極および第２電
極間に酸化膜および窒化膜からなる絶縁膜を介してなる
２層電極構造を有する半導体集積回路装置において、窒
化膜の除去に際して、２層電極形成領域以外の領域にお
ける半導体基板がダメージを受けるのを防止する。 【解決手段】 メモリセル領域Ｍにおけるフローティン
グゲート電極３ｂおよび周辺回路領域Ｐにおける半導体
基板１上の絶縁膜４ａ, ４ｂをＣＶＤ法によって形成す
る。
極間に酸化膜および窒化膜からなる絶縁膜を介してなる
２層電極構造を有する半導体集積回路装置において、窒
化膜の除去に際して、２層電極形成領域以外の領域にお
ける半導体基板がダメージを受けるのを防止する。 【解決手段】 メモリセル領域Ｍにおけるフローティン
グゲート電極３ｂおよび周辺回路領域Ｐにおける半導体
基板１上の絶縁膜４ａ, ４ｂをＣＶＤ法によって形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、フラッシュメモリ（ＥＥＰ
ＲＯＭ）を有する半導体集積回路装置の製造方法に適用
して有効な技術に関するものである。
置の製造技術に関し、特に、フラッシュメモリ（ＥＥＰ
ＲＯＭ）を有する半導体集積回路装置の製造方法に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したフラッシュメモリ
（ＥＥＰＲＯＭ）の製造方法は、次の通りである。
（ＥＥＰＲＯＭ）の製造方法は、次の通りである。
【０００３】まず、半導体基板上に絶縁層を介してポリ
シリコン膜を堆積した後、これをパターニングすること
により、メモリセル領域にフローティングゲート電極を
形成する。
シリコン膜を堆積した後、これをパターニングすること
により、メモリセル領域にフローティングゲート電極を
形成する。
【０００４】続いて、半導体基板に対して酸化処理を施
すことにより、メモリセル領域のフローティングゲート
電極上および周辺回路領域の半導体基板上に第１酸化膜
を形成する。
すことにより、メモリセル領域のフローティングゲート
電極上および周辺回路領域の半導体基板上に第１酸化膜
を形成する。
【０００５】その後、半導体基板上に、第１窒化シリコ
ン膜をＣＶＤ法等によって堆積した後、半導体基板に対
して酸化処理を施すことにより、第１窒化シリコン膜上
に第２酸化膜を形成し、さらに、その第２酸化膜上に第
２酸化膜保護用の第２窒化シリコン膜をＣＶＤ法等によ
って堆積する。
ン膜をＣＶＤ法等によって堆積した後、半導体基板に対
して酸化処理を施すことにより、第１窒化シリコン膜上
に第２酸化膜を形成し、さらに、その第２酸化膜上に第
２酸化膜保護用の第２窒化シリコン膜をＣＶＤ法等によ
って堆積する。
【０００６】次いで、メモリセル領域上にフォトレジス
トパターンを形成した後、それをエッチングマスクとし
て、そのフォトレジストパターンから露出する周辺回路
領域の第１窒化シリコン膜、第２酸化膜および第２窒化
シリコン膜をドライエッチング処理によって除去する。
トパターンを形成した後、それをエッチングマスクとし
て、そのフォトレジストパターンから露出する周辺回路
領域の第１窒化シリコン膜、第２酸化膜および第２窒化
シリコン膜をドライエッチング処理によって除去する。
【０００７】この場合、ドライエッチング処理による半
導体基板のダメージを低減するため、周辺回路領域の半
導体基板上に所定厚さの酸化膜が残るようになってい
る。
導体基板のダメージを低減するため、周辺回路領域の半
導体基板上に所定厚さの酸化膜が残るようになってい
る。
【０００８】続いて、周辺回路領域における酸化膜をウ
エットエッチング処理によって除去した後、犠牲酸化処
理を行い周辺回路領域に酸化膜を形成し、その酸化膜を
介して半導体基板にしきい電圧設定用の不純物イオンを
注入する。
エットエッチング処理によって除去した後、犠牲酸化処
理を行い周辺回路領域に酸化膜を形成し、その酸化膜を
介して半導体基板にしきい電圧設定用の不純物イオンを
注入する。
【０００９】その後、周辺回路領域における酸化膜をウ
エットエッチング処理によって除去した後、周辺回路領
域における半導体基板上にゲート酸化膜を形成した後、
半導体基板上にコントロールゲート電極および通常の周
辺回路用のゲート電極を形成するためのポリシリコン膜
を堆積する。
エットエッチング処理によって除去した後、周辺回路領
域における半導体基板上にゲート酸化膜を形成した後、
半導体基板上にコントロールゲート電極および通常の周
辺回路用のゲート電極を形成するためのポリシリコン膜
を堆積する。
【００１０】その後、そのポリシリコン膜をフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、コントロールゲート電極およ
びゲート電極を形成する。
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、コントロールゲート電極およ
びゲート電極を形成する。
【００１１】以上のようにして、フローティングゲート
電極とコントロールゲート電極との間に、酸化膜、窒化
膜、酸化膜および窒化膜を下層から順に積層してなるメ
モリ用の絶縁膜を有するメモリセルを形成することがで
きる。
電極とコントロールゲート電極との間に、酸化膜、窒化
膜、酸化膜および窒化膜を下層から順に積層してなるメ
モリ用の絶縁膜を有するメモリセルを形成することがで
きる。
【００１２】なお、ＥＥＰＲＯＭについては、日経ＢＰ
社、１９９０年３月１日発行、「日経マイクロデバイス
３月号」Ｐ７２〜７７に記載があり、種々のＥＥＰＲ
ＯＭのメモリセル構造や書き込み消去動作について説明
されている。
社、１９９０年３月１日発行、「日経マイクロデバイス
３月号」Ｐ７２〜７７に記載があり、種々のＥＥＰＲ
ＯＭのメモリセル構造や書き込み消去動作について説明
されている。
【００１３】
【発明が解決しようとする課題】ところが、上記した技
術においては、以下の問題があることを本発明者は見出
した。
術においては、以下の問題があることを本発明者は見出
した。
【００１４】第１は、窒化シリコン膜をドライエッチン
グ処理によって除去する際に、周辺回路領域における窒
化シリコン膜の下層の酸化膜が削れてしまい、半導体基
板にダメージを与えてしまう結果、その半導体基板上に
成長させるゲート酸化膜の膜質が悪くなり、ゲート破壊
や電気的特性の劣化等のような信頼性上の問題が生じ
る。
グ処理によって除去する際に、周辺回路領域における窒
化シリコン膜の下層の酸化膜が削れてしまい、半導体基
板にダメージを与えてしまう結果、その半導体基板上に
成長させるゲート酸化膜の膜質が悪くなり、ゲート破壊
や電気的特性の劣化等のような信頼性上の問題が生じ
る。
【００１５】この問題は、半導体基板の酸化レートの方
がポリシリコン膜の酸化レートよりも遅いために、酸化
膜の形成工程時に半導体基板上に形成される酸化膜の膜
厚が薄くなってしまうことに起因する。例えばポリシリ
コン膜上に１０ｎｍ程度の酸化膜を成長させた場合、半
導体基板上には、例えば５ｎｍ程度しか成長しない。
がポリシリコン膜の酸化レートよりも遅いために、酸化
膜の形成工程時に半導体基板上に形成される酸化膜の膜
厚が薄くなってしまうことに起因する。例えばポリシリ
コン膜上に１０ｎｍ程度の酸化膜を成長させた場合、半
導体基板上には、例えば５ｎｍ程度しか成長しない。
【００１６】第２は、フローティングゲート電極とコン
トロールゲート電極との間に第２酸化膜保護用の第２窒
化膜を形成する必要がある関係上、その電極間の絶縁膜
を充分に薄くできず、データの書き込みおよび消去速度
の向上が阻害される問題である。
トロールゲート電極との間に第２酸化膜保護用の第２窒
化膜を形成する必要がある関係上、その電極間の絶縁膜
を充分に薄くできず、データの書き込みおよび消去速度
の向上が阻害される問題である。
【００１７】この問題は、上記した第２酸化膜は膜厚を
薄くしたいのに対して所定のゲート絶縁膜は耐圧を確保
する関係上ある程度厚くする必要があり、第２酸化膜に
必要な膜厚と、ゲート絶縁膜に必要な膜厚とが異なるの
で、その双方の絶縁膜を同時に形成することができず、
第２酸化膜を形成した後、ゲート絶縁膜形成工程に先立
ってゲート絶縁膜形成領域の半導体基板表面の不要な絶
縁膜を除去する際に第２酸化膜が同時に除去されてしま
わないように保護するための第２窒化膜を第２酸化膜上
に形成する必要が生じることに起因する。
薄くしたいのに対して所定のゲート絶縁膜は耐圧を確保
する関係上ある程度厚くする必要があり、第２酸化膜に
必要な膜厚と、ゲート絶縁膜に必要な膜厚とが異なるの
で、その双方の絶縁膜を同時に形成することができず、
第２酸化膜を形成した後、ゲート絶縁膜形成工程に先立
ってゲート絶縁膜形成領域の半導体基板表面の不要な絶
縁膜を除去する際に第２酸化膜が同時に除去されてしま
わないように保護するための第２窒化膜を第２酸化膜上
に形成する必要が生じることに起因する。
【００１８】本発明の目的は、ポリシリコンからなる第
１電極および第２電極間に酸化膜および窒化膜からなる
絶縁膜を介してなる２層電極構造を有する半導体集積回
路装置において、窒化膜の除去に際して、２層電極形成
領域以外の領域における半導体基板がダメージを受ける
のを防止することのできる技術を提供することにある。
１電極および第２電極間に酸化膜および窒化膜からなる
絶縁膜を介してなる２層電極構造を有する半導体集積回
路装置において、窒化膜の除去に際して、２層電極形成
領域以外の領域における半導体基板がダメージを受ける
のを防止することのできる技術を提供することにある。
【００１９】また、本発明の他の目的は、ポリシリコン
からなる第１電極および第２電極間に酸化膜および窒化
膜からなる絶縁膜を介してなる２層電極構造を有する半
導体集積回路装置の信頼性を向上させることのできる技
術を提供することにある。
からなる第１電極および第２電極間に酸化膜および窒化
膜からなる絶縁膜を介してなる２層電極構造を有する半
導体集積回路装置の信頼性を向上させることのできる技
術を提供することにある。
【００２０】また、本発明の他の目的は、ポリシリコン
からなる第１電極および第２電極間に酸化膜および窒化
膜からなる絶縁膜を介してなる２層電極構造を有する半
導体集積回路装置において、その電極間の絶縁膜の膜厚
を薄くすることのできる技術を提供することにある。
からなる第１電極および第２電極間に酸化膜および窒化
膜からなる絶縁膜を介してなる２層電極構造を有する半
導体集積回路装置において、その電極間の絶縁膜の膜厚
を薄くすることのできる技術を提供することにある。
【００２１】また、本発明の他の目的は、ポリシリコン
からなる第１電極および第２電極間に酸化膜および窒化
膜からなる絶縁膜を介してなる２層電極構造を有する半
導体集積回路装置の電気的特性を向上させることのでき
る技術を提供することにある。
からなる第１電極および第２電極間に酸化膜および窒化
膜からなる絶縁膜を介してなる２層電極構造を有する半
導体集積回路装置の電気的特性を向上させることのでき
る技術を提供することにある。
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２４】本発明の半導体集積回路装置の製造方法
は、ポリシリコンからなる第１電極および第２電極間に
絶縁膜を介してなる２層電極構造を半導体基板上の電極
形成領域に設けてなる半導体集積回路装置の製造方法で
あって、以下の工程を有するものである。
は、ポリシリコンからなる第１電極および第２電極間に
絶縁膜を介してなる２層電極構造を半導体基板上の電極
形成領域に設けてなる半導体集積回路装置の製造方法で
あって、以下の工程を有するものである。
【００２５】（ａ）前記半導体基板上に絶縁膜を介して
前記第１電極を形成した後、前記半導体基板に対して化
学的気相成長処理および熱酸化処理を施すことにより、
前記第１電極上に第１絶縁膜を形成するとともに、前記
電極形成領域以外の半導体基板上に犠牲絶縁膜を形成す
る工程。
前記第１電極を形成した後、前記半導体基板に対して化
学的気相成長処理および熱酸化処理を施すことにより、
前記第１電極上に第１絶縁膜を形成するとともに、前記
電極形成領域以外の半導体基板上に犠牲絶縁膜を形成す
る工程。
【００２６】（ｂ）前記第１絶縁膜および前記犠牲絶縁
膜を含む半導体基板上に窒化膜を堆積する工程。
膜を含む半導体基板上に窒化膜を堆積する工程。
【００２７】（ｃ）前記窒化膜のうちの前記電極形成領
域以外の領域における部分を除去する工程。
域以外の領域における部分を除去する工程。
【００２８】（ｄ）前記窒化膜の除去工程後、前記電極
形成領域以外の領域における半導体基板上にゲート絶縁
膜を形成する工程。
形成領域以外の領域における半導体基板上にゲート絶縁
膜を形成する工程。
【００２９】また、本発明の他の半導体集積回路装置の
製造方法は、ポリシリコンからなる第１電極および第２
電極間に絶縁膜を介してなる２層電極構造を半導体基板
上の電極形成領域に設けてなる半導体集積回路装置の製
造方法であって、以下の工程を有するものである。
製造方法は、ポリシリコンからなる第１電極および第２
電極間に絶縁膜を介してなる２層電極構造を半導体基板
上の電極形成領域に設けてなる半導体集積回路装置の製
造方法であって、以下の工程を有するものである。
【００３０】（ａ）前記半導体基板上に絶縁膜を介して
前記第１電極を形成した後、前記第１電極上に第１絶縁
膜を形成する工程。
前記第１電極を形成した後、前記第１電極上に第１絶縁
膜を形成する工程。
【００３１】（ｂ）前記第１絶縁膜を含む半導体基板上
に窒化膜を堆積する工程。
に窒化膜を堆積する工程。
【００３２】（ｃ）前記窒化膜のうちの前記電極形成領
域以外の領域における部分を除去する工程。
域以外の領域における部分を除去する工程。
【００３３】（ｄ）前記窒化膜の除去工程後、前記半導
体基板に対して化学的気相成長処理および熱酸化処理を
施すことにより、前記電極形成領域における窒化膜上に
第２絶縁膜を形成するとともに、前記電極形成領域以外
の半導体基板上にゲート絶縁膜を形成する工程。
体基板に対して化学的気相成長処理および熱酸化処理を
施すことにより、前記電極形成領域における窒化膜上に
第２絶縁膜を形成するとともに、前記電極形成領域以外
の半導体基板上にゲート絶縁膜を形成する工程。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００３５】（実施の形態１）図１〜図９は本発明の一
実施の形態である半導体集積回路装置の製造工程中にお
ける要部断面図である。
実施の形態である半導体集積回路装置の製造工程中にお
ける要部断面図である。
【００３６】本実施の形態の半導体集積回路装置の製造
方法は、例えばフラッシュメモリ（ＥＥＰＲＯＭ）の製
造方法であり、図１は、その一製造工程中の要部断面図
である。
方法は、例えばフラッシュメモリ（ＥＥＰＲＯＭ）の製
造方法であり、図１は、その一製造工程中の要部断面図
である。
【００３７】半導体基板１は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなり、その上部には、例えば二酸化
シリコン（ＳｉＯ2 ）からなるフィールド絶縁膜２が形
成されている。
（Ｓｉ）単結晶からなり、その上部には、例えば二酸化
シリコン（ＳｉＯ2 ）からなるフィールド絶縁膜２が形
成されている。
【００３８】半導体基板１上においてフラッシュメモリ
（ＥＥＰＲＯＭ）のメモリセル領域Ｍには、ゲート絶縁
膜３ａを介してフローティングゲート電極（第１電極）
３ｂが形成されている。また、周辺回路領域Ｐにおいて
は、フィールド絶縁膜２に囲まれた半導体基板１上にお
いて、絶縁膜３ａ1 が形成されている。この絶縁膜３ａ
1 は上記フローティングゲート電極３ｂをドライエッチ
ングにより除去した後に残ったゲート絶縁膜である。
（ＥＥＰＲＯＭ）のメモリセル領域Ｍには、ゲート絶縁
膜３ａを介してフローティングゲート電極（第１電極）
３ｂが形成されている。また、周辺回路領域Ｐにおいて
は、フィールド絶縁膜２に囲まれた半導体基板１上にお
いて、絶縁膜３ａ1 が形成されている。この絶縁膜３ａ
1 は上記フローティングゲート電極３ｂをドライエッチ
ングにより除去した後に残ったゲート絶縁膜である。
【００３９】まず、図２に示すように、このような半導
体基板１上に、例えば厚さ５０〜１００Å程度のＳｉＯ
2 からなる絶縁膜（第１絶縁膜）４をＣＶＤ（Chemical
Vapor Deposition)法によって堆積する。この際の反応
ガスは、例えばシラン（ＳｉＨ4 ）と一酸化窒素（Ｎ2
Ｏ）との混合ガスを使用している。また、処理温度は、
例えば７５０度程度である。
体基板１上に、例えば厚さ５０〜１００Å程度のＳｉＯ
2 からなる絶縁膜（第１絶縁膜）４をＣＶＤ（Chemical
Vapor Deposition)法によって堆積する。この際の反応
ガスは、例えばシラン（ＳｉＨ4 ）と一酸化窒素（Ｎ2
Ｏ）との混合ガスを使用している。また、処理温度は、
例えば７５０度程度である。
【００４０】このような処理により、メモリセル領域Ｍ
のフローティングゲート電極３ｂ上にキャパシタ用の絶
縁膜（第１絶縁膜）４ａを形成するとともに、周辺回路
領域Ｐの半導体基板１上に絶縁膜（犠牲絶縁膜）４ｂを
形成する。この絶縁膜４ｂの膜厚は、フローティングゲ
ート電極３ｂ形成のためのドライエッチング処理時に半
導体基板１上に形成されたＳｉＯ2 からなる絶縁膜３ａ
1 の厚さとＣＶＤ−ＳｉＯ2 膜の厚さとの和になる。
のフローティングゲート電極３ｂ上にキャパシタ用の絶
縁膜（第１絶縁膜）４ａを形成するとともに、周辺回路
領域Ｐの半導体基板１上に絶縁膜（犠牲絶縁膜）４ｂを
形成する。この絶縁膜４ｂの膜厚は、フローティングゲ
ート電極３ｂ形成のためのドライエッチング処理時に半
導体基板１上に形成されたＳｉＯ2 からなる絶縁膜３ａ
1 の厚さとＣＶＤ−ＳｉＯ2 膜の厚さとの和になる。
【００４１】続いて、半導体基板１に対して熱酸化処理
またはアニール処理を施すことにより、絶縁膜４を緻密
にする。この際の熱酸化処理には、例えば処理温度が８
００〜１０００度程度のドライＯ2 酸化処理またはウエ
ットＯ2 酸化処理を用いている。また、アニール処理に
は、例えばＮ2 ＯアニールまたはＮ2 アニール処理を用
いている。
またはアニール処理を施すことにより、絶縁膜４を緻密
にする。この際の熱酸化処理には、例えば処理温度が８
００〜１０００度程度のドライＯ2 酸化処理またはウエ
ットＯ2 酸化処理を用いている。また、アニール処理に
は、例えばＮ2 ＯアニールまたはＮ2 アニール処理を用
いている。
【００４２】その後、半導体基板１上に、例えば厚さ１
０ｎｍ程度の窒化シリコンからなる絶縁膜（窒化膜）５
をＣＶＤ法等によって堆積した後、半導体基板１に対し
て上述と同じような熱酸化処理またはアニール処理を施
す。この熱酸化処理またはアニール処理は、絶縁膜５中
に存在するピンホールの密度を低減するための処理であ
る。
０ｎｍ程度の窒化シリコンからなる絶縁膜（窒化膜）５
をＣＶＤ法等によって堆積した後、半導体基板１に対し
て上述と同じような熱酸化処理またはアニール処理を施
す。この熱酸化処理またはアニール処理は、絶縁膜５中
に存在するピンホールの密度を低減するための処理であ
る。
【００４３】次いで、この絶縁膜５上に、メモリセル領
域Ｍを被覆するようなフォトレジストパターン６ａをフ
ォトリソグラフィ技術によって形成した後、そのフォト
レジストパターン６ａをエッチングマスクとして、その
フォトレジストパターン６ａから露出する周辺回路領域
Ｐの絶縁膜５をドライエッチング法等によって図３に示
すようにエッチング除去する。
域Ｍを被覆するようなフォトレジストパターン６ａをフ
ォトリソグラフィ技術によって形成した後、そのフォト
レジストパターン６ａをエッチングマスクとして、その
フォトレジストパターン６ａから露出する周辺回路領域
Ｐの絶縁膜５をドライエッチング法等によって図３に示
すようにエッチング除去する。
【００４４】この際、本実施の形態１においては、半導
体基板１上の絶縁膜４ｂがフローティングゲート電極３
ｂの形成のためのドライエッチング処理時に残った絶縁
膜３ａ1 とＣＶＤ−ＳｉＯ2 膜とで形成してあり、ある
程度の厚さを確保してあるので、このドライエッチング
処理に際しても所定厚さの絶縁膜が残るようになってい
る。したがって、このドライエッチング処理に際して、
周辺回路領域Ｐにおける半導体基板１の主面がドライエ
ッチングによってダメージを受けるのを防止することが
できるので、その半導体基板１上に良好な膜質のゲート
絶縁膜を形成することが可能となっている。
体基板１上の絶縁膜４ｂがフローティングゲート電極３
ｂの形成のためのドライエッチング処理時に残った絶縁
膜３ａ1 とＣＶＤ−ＳｉＯ2 膜とで形成してあり、ある
程度の厚さを確保してあるので、このドライエッチング
処理に際しても所定厚さの絶縁膜が残るようになってい
る。したがって、このドライエッチング処理に際して、
周辺回路領域Ｐにおける半導体基板１の主面がドライエ
ッチングによってダメージを受けるのを防止することが
できるので、その半導体基板１上に良好な膜質のゲート
絶縁膜を形成することが可能となっている。
【００４５】続いて、周辺回路領域Ｐの絶縁膜４ｂをウ
エットエッチング法等によって除去した後、半導体基板
１に対して犠牲酸化処理を施すことにより、図４に示す
ように、周辺回路領域Ｐにおける半導体基板１の主面上
に、例えばＳｉＯ2 からなる犠牲絶縁膜７を形成する。
エットエッチング法等によって除去した後、半導体基板
１に対して犠牲酸化処理を施すことにより、図４に示す
ように、周辺回路領域Ｐにおける半導体基板１の主面上
に、例えばＳｉＯ2 からなる犠牲絶縁膜７を形成する。
【００４６】その後、半導体基板１に対して、ＭＯＳ・
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor)のチャネル形成のためのイオン注入処理を行
う。ここでは、例えばｐ形不純物のＢＦ2 をイオン注入
する。この際の加速エネルギーは、例えば５０ＫｅＶ程
度、不純物ドーズ量は、例えば１０12〜１０13/ ｃｍ２
程度である。
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor)のチャネル形成のためのイオン注入処理を行
う。ここでは、例えばｐ形不純物のＢＦ2 をイオン注入
する。この際の加速エネルギーは、例えば５０ＫｅＶ程
度、不純物ドーズ量は、例えば１０12〜１０13/ ｃｍ２
程度である。
【００４７】次いで、周辺回路領域Ｐの犠牲絶縁膜７
を、図５に示すように、ウエットエッチング法等によっ
て除去することにより、周辺回路領域Ｐにおいてフィー
ルド絶縁膜２に囲まれた半導体基板１の主面を露出させ
る。
を、図５に示すように、ウエットエッチング法等によっ
て除去することにより、周辺回路領域Ｐにおいてフィー
ルド絶縁膜２に囲まれた半導体基板１の主面を露出させ
る。
【００４８】続いて、図６に示すように、半導体基板１
上に、例えば厚さ３０〜５０Å程度のＳｉＯ２ からな
る絶縁膜８をＣＶＤ法等によって堆積した後、処理温度
が８００〜９００度程度のウエットＯ2 酸化処理または
ドライＯ2 酸化処理を施す。または、処理温度が８００
〜９００度程度のウエットＯ2 酸化処理またはドライＯ
2 酸化処理を施した後に、例えば厚さ３０〜５０Å程度
のＳｉＯ2 からなる絶縁膜をＣＶＤ法等によって堆積し
た後、絶縁膜を緻密にするため、Ｎ2 Ｏアニールまたは
Ｎ2 アニール処理を行っても良い。
上に、例えば厚さ３０〜５０Å程度のＳｉＯ２ からな
る絶縁膜８をＣＶＤ法等によって堆積した後、処理温度
が８００〜９００度程度のウエットＯ2 酸化処理または
ドライＯ2 酸化処理を施す。または、処理温度が８００
〜９００度程度のウエットＯ2 酸化処理またはドライＯ
2 酸化処理を施した後に、例えば厚さ３０〜５０Å程度
のＳｉＯ2 からなる絶縁膜をＣＶＤ法等によって堆積し
た後、絶縁膜を緻密にするため、Ｎ2 Ｏアニールまたは
Ｎ2 アニール処理を行っても良い。
【００４９】これにより、メモリセル領域Ｍの絶縁膜５
上にメモリ用の絶縁膜（第２絶縁膜）８ａを形成すると
ともに、周辺回路領域Ｐの半導体基板１上にＭＯＳ・Ｆ
ＥＴのゲート絶縁膜８ｂを形成する。
上にメモリ用の絶縁膜（第２絶縁膜）８ａを形成すると
ともに、周辺回路領域Ｐの半導体基板１上にＭＯＳ・Ｆ
ＥＴのゲート絶縁膜８ｂを形成する。
【００５０】このように本実施の形態１では、メモリ用
の絶縁膜８ａと、ＭＯＳ・ＦＥＴ用のゲート絶縁膜８ｂ
とを同時に形成しているので、次のことが可能となって
いる。
の絶縁膜８ａと、ＭＯＳ・ＦＥＴ用のゲート絶縁膜８ｂ
とを同時に形成しているので、次のことが可能となって
いる。
【００５１】すなわち、メモリ用絶縁膜とＭＯＳ・ＦＥ
Ｔ用ゲート絶縁膜とを別々に形成する場合には、ＭＯＳ
・ＦＥＴ用ゲート絶縁膜形成に際して半導体基板上の犠
牲絶縁膜を除去して半導体基板の主面を露出させる際
に、フローティングゲート上のメモリ用絶縁膜も除去さ
れてしまわないようにメモリ用絶縁膜上に保護用の窒化
シリコンからなる絶縁膜を形成しておく必要がありメモ
リ用絶縁膜が厚くなっていたが、そのような保護膜の形
成が必要なくなるので、メモリ用絶縁膜の厚さを薄くす
ることが可能となっている。
Ｔ用ゲート絶縁膜とを別々に形成する場合には、ＭＯＳ
・ＦＥＴ用ゲート絶縁膜形成に際して半導体基板上の犠
牲絶縁膜を除去して半導体基板の主面を露出させる際
に、フローティングゲート上のメモリ用絶縁膜も除去さ
れてしまわないようにメモリ用絶縁膜上に保護用の窒化
シリコンからなる絶縁膜を形成しておく必要がありメモ
リ用絶縁膜が厚くなっていたが、そのような保護膜の形
成が必要なくなるので、メモリ用絶縁膜の厚さを薄くす
ることが可能となっている。
【００５２】しかも、メモリセル領域Ｐにおいては、下
地の絶縁膜５が半導体基板１よりも酸化し難い窒化シリ
コンからなるので、熱酸化処理を施しても絶縁膜５上に
形成される絶縁膜８ａが厚くなることもない。
地の絶縁膜５が半導体基板１よりも酸化し難い窒化シリ
コンからなるので、熱酸化処理を施しても絶縁膜５上に
形成される絶縁膜８ａが厚くなることもない。
【００５３】すなわち、この場合には、良好な膜質のゲ
ート絶縁膜８ｂを必要な厚さだけ確保しつつ、メモリ用
の絶縁膜８ａも厚くすることなく、ゲート絶縁膜８ｂお
よびメモリ用の絶縁膜８ａの双方を同時に形成すること
が可能となっている。
ート絶縁膜８ｂを必要な厚さだけ確保しつつ、メモリ用
の絶縁膜８ａも厚くすることなく、ゲート絶縁膜８ｂお
よびメモリ用の絶縁膜８ａの双方を同時に形成すること
が可能となっている。
【００５４】その後、図７に示すように、半導体基板１
上に、例えば低抵抗ポリシリコンからなる導体膜９ａを
ＣＶＤ法等によって堆積した後、その上層に、例えばタ
ングステンシリサイド（ＷＳｉ2 ）からなるシリサイド
膜９ｂをＣＶＤ法等によって形成する。
上に、例えば低抵抗ポリシリコンからなる導体膜９ａを
ＣＶＤ法等によって堆積した後、その上層に、例えばタ
ングステンシリサイド（ＷＳｉ2 ）からなるシリサイド
膜９ｂをＣＶＤ法等によって形成する。
【００５５】次いで、シリサイド膜９ｂ上に、例えばＳ
ｉＯ2 からなる絶縁膜１０をＣＶＤ法等によって堆積し
た後、その絶縁膜１０上に、メモリセル領域Ｍのコント
ロールゲート電極形成領域および周辺回路領域Ｐを被覆
するようなフォトレジストパターン６ｂをフォトリソグ
ラフィ技術によって形成する。
ｉＯ2 からなる絶縁膜１０をＣＶＤ法等によって堆積し
た後、その絶縁膜１０上に、メモリセル領域Ｍのコント
ロールゲート電極形成領域および周辺回路領域Ｐを被覆
するようなフォトレジストパターン６ｂをフォトリソグ
ラフィ技術によって形成する。
【００５６】続いて、そのフォトレジストパターン６ｂ
をエッチングマスクとして、そのフォトレジストパター
ン６ｂから露出する領域の絶縁膜１０、シリサイド膜９
ｂ、導体膜９ａ、絶縁膜８ａ，５，４およびフローティ
ングゲート電極３ｂ形成用の導体膜をドライエッチング
法等によってエッチング除去する。
をエッチングマスクとして、そのフォトレジストパター
ン６ｂから露出する領域の絶縁膜１０、シリサイド膜９
ｂ、導体膜９ａ、絶縁膜８ａ，５，４およびフローティ
ングゲート電極３ｂ形成用の導体膜をドライエッチング
法等によってエッチング除去する。
【００５７】続いて、フォトレジストパターン６ｂを除
去した後、周辺回路領域Ｐのゲート電極形成領域および
メモリセル領域を新たに形成したフォトレジストパター
ンで覆ってから、これをエッチングマスクとして、絶縁
膜１０、シリサイド膜９ｂおよび導体膜９ａをドライエ
ッチング法等によってエッチング除去する。
去した後、周辺回路領域Ｐのゲート電極形成領域および
メモリセル領域を新たに形成したフォトレジストパター
ンで覆ってから、これをエッチングマスクとして、絶縁
膜１０、シリサイド膜９ｂおよび導体膜９ａをドライエ
ッチング法等によってエッチング除去する。
【００５８】これにより、図８に示すように、メモリセ
ル領域Ｍには、例えば導体膜９ａ上にシリサイド膜９ｂ
を堆積してなるコントロールゲート電極（第２電極）１
１とフローティングゲート電極（第１電極）を重ね切り
により形成してＥＥＰＲＯＭ用のメモリセルＭＣを形成
した後、周辺回路領域Ｐには、導体膜９ａ上にシリサイ
ド膜９ｂを堆積してなるゲート電極１２を形成する。
ル領域Ｍには、例えば導体膜９ａ上にシリサイド膜９ｂ
を堆積してなるコントロールゲート電極（第２電極）１
１とフローティングゲート電極（第１電極）を重ね切り
により形成してＥＥＰＲＯＭ用のメモリセルＭＣを形成
した後、周辺回路領域Ｐには、導体膜９ａ上にシリサイ
ド膜９ｂを堆積してなるゲート電極１２を形成する。
【００５９】その後、周辺回路領域Ｐに、例えばｎ形不
純物のリンまたはヒ素（Ａｓ）をゲート電極１２をマス
クとしてイオン注入法等によって導入することにより、
ゲート電極１２の両側の半導体基板１上部にソース・ド
レイン用の半導体領域１３ａ, １３ｂを自己整合的に形
成する。これにより、周辺回路領域Ｐに、例えばｎチャ
ネル形のＭＯＳ・ＦＥＴＱを形成する。
純物のリンまたはヒ素（Ａｓ）をゲート電極１２をマス
クとしてイオン注入法等によって導入することにより、
ゲート電極１２の両側の半導体基板１上部にソース・ド
レイン用の半導体領域１３ａ, １３ｂを自己整合的に形
成する。これにより、周辺回路領域Ｐに、例えばｎチャ
ネル形のＭＯＳ・ＦＥＴＱを形成する。
【００６０】次いで、半導体基板１上に、例えばＳｉＯ
2 からなる層間絶縁膜１４ａをＣＶＤ法等によって堆積
した後、その層間絶縁膜１４ａに、半導体領域１３ａ,
１３ｂが露出するような接続孔１５ａを穿孔する。
2 からなる層間絶縁膜１４ａをＣＶＤ法等によって堆積
した後、その層間絶縁膜１４ａに、半導体領域１３ａ,
１３ｂが露出するような接続孔１５ａを穿孔する。
【００６１】続いて、半導体基板１上に、例えばアルミ
ニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびドライエッチング技術
によってパターニングすることにより、図９に示すよう
に、第１層配線１６ａを形成する。
ニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびドライエッチング技術
によってパターニングすることにより、図９に示すよう
に、第１層配線１６ａを形成する。
【００６２】その後、半導体基板１上に、例えばＳｉＯ
2 からなる層間絶縁膜１４ｂをＣＶＤ法等によって堆積
して第１層配線１６ａを被覆した後、その層間絶縁膜１
４ｂ上に、第１層配線１６ａと同様にして第２層配線１
６ｂを形成する。
2 からなる層間絶縁膜１４ｂをＣＶＤ法等によって堆積
して第１層配線１６ａを被覆した後、その層間絶縁膜１
４ｂ上に、第１層配線１６ａと同様にして第２層配線１
６ｂを形成する。
【００６３】次いで、層間絶縁膜１４ｂ上に、例えばＳ
ｉＯ2 またはＳｉＯ2 上に窒化シリコン膜が堆積されて
なる表面保護膜１７をＣＶＤ法等によって堆積して第２
層配線１６ｂを被覆してウエハプロセスを終了する。
ｉＯ2 またはＳｉＯ2 上に窒化シリコン膜が堆積されて
なる表面保護膜１７をＣＶＤ法等によって堆積して第２
層配線１６ｂを被覆してウエハプロセスを終了する。
【００６４】このように、本実施の形態１によれば、以
下の効果を得ることが可能となっている。
下の効果を得ることが可能となっている。
【００６５】(1). 周辺回路領域Ｐにおける半導体基板
１上の絶縁膜４ｂを熱酸化処理およびＣＶＤ処理によっ
て形成することにより、その絶縁膜４ｂが窒化シリコン
からなる絶縁膜５の除去処理時に所定程度残るようにそ
の厚さを設定することができるので、その絶縁膜５の除
去処理時に半導体基板１表面がダメージを受けるのを防
止することができる。このため、その半導体基板１上に
形成するゲート絶縁膜８ｂの膜質を向上させることがで
きるので、フラッシュメモリ（ＥＥＰＲＯＭ）の信頼性
および歩留まりを向上させることが可能となる。
１上の絶縁膜４ｂを熱酸化処理およびＣＶＤ処理によっ
て形成することにより、その絶縁膜４ｂが窒化シリコン
からなる絶縁膜５の除去処理時に所定程度残るようにそ
の厚さを設定することができるので、その絶縁膜５の除
去処理時に半導体基板１表面がダメージを受けるのを防
止することができる。このため、その半導体基板１上に
形成するゲート絶縁膜８ｂの膜質を向上させることがで
きるので、フラッシュメモリ（ＥＥＰＲＯＭ）の信頼性
および歩留まりを向上させることが可能となる。
【００６６】(2). 半導体基板１上に絶縁膜８をＣＶＤ
法で堆積した後、半導体基板１に対して熱酸化処理を施
すことにより、酸化され難い窒化シリコンからなる絶縁
膜５上には比較的薄い絶縁膜８ａを形成することがで
き、半導体基板１上には耐圧確保に必要な厚さの膜質の
良いゲート絶縁膜８ｂを形成することが可能となる。
法で堆積した後、半導体基板１に対して熱酸化処理を施
すことにより、酸化され難い窒化シリコンからなる絶縁
膜５上には比較的薄い絶縁膜８ａを形成することがで
き、半導体基板１上には耐圧確保に必要な厚さの膜質の
良いゲート絶縁膜８ｂを形成することが可能となる。
【００６７】(3).半導体基板１上に絶縁膜８をＣＶＤ法
で堆積して、メモリセル領域Ｍにおけるフローティング
ゲート電極３ｂ上の絶縁膜８ａおよび周辺回路領域Ｐの
ゲート絶縁膜８ｂとを同時に形成することにより、絶縁
膜８ａ上に保護用の窒化シリコンからなる絶縁膜を堆積
する必要がなくなるので、フローティングゲート電極３
ｂとコントロールゲート電極１１との間のメモリ用の絶
縁膜を薄くすることができる。このため、フローティン
グゲート電極３ｂとコントロールゲート電極１１との間
のキャパシタンスを増大させることができるので、フラ
ッシュメモリ（ＥＥＰＲＯＭ）の書き込み、読み出しお
よび消去動作等の速度を向上させることが可能となる。
で堆積して、メモリセル領域Ｍにおけるフローティング
ゲート電極３ｂ上の絶縁膜８ａおよび周辺回路領域Ｐの
ゲート絶縁膜８ｂとを同時に形成することにより、絶縁
膜８ａ上に保護用の窒化シリコンからなる絶縁膜を堆積
する必要がなくなるので、フローティングゲート電極３
ｂとコントロールゲート電極１１との間のメモリ用の絶
縁膜を薄くすることができる。このため、フローティン
グゲート電極３ｂとコントロールゲート電極１１との間
のキャパシタンスを増大させることができるので、フラ
ッシュメモリ（ＥＥＰＲＯＭ）の書き込み、読み出しお
よび消去動作等の速度を向上させることが可能となる。
【００６８】(4). メモリセル領域Ｍにおけるフローテ
ィングゲート電極３ｂ上の絶縁膜８ａおよび周辺回路領
域Ｐのゲート絶縁膜８ｂとを同時に形成することによ
り、絶縁膜８ａ上に窒化シリコンからなる絶縁膜を堆積
する必要がなくなるので、フラッシュメモリ（ＥＥＰＲ
ＯＭ）の製造工程を低減することが可能となる。
ィングゲート電極３ｂ上の絶縁膜８ａおよび周辺回路領
域Ｐのゲート絶縁膜８ｂとを同時に形成することによ
り、絶縁膜８ａ上に窒化シリコンからなる絶縁膜を堆積
する必要がなくなるので、フラッシュメモリ（ＥＥＰＲ
ＯＭ）の製造工程を低減することが可能となる。
【００６９】（実施の形態２）図１０〜図１５は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【００７０】本実施の形態の半導体集積回路装置の製造
方法は、例えばフラッシュメモリ（ＥＥＰＲＯＭ）の製
造方法であり、図１０は、その一製造工程中の要部断面
図である。
方法は、例えばフラッシュメモリ（ＥＥＰＲＯＭ）の製
造方法であり、図１０は、その一製造工程中の要部断面
図である。
【００７１】まず、図１０に示すように、前記実施の形
態１と同様に半導体基板１上に、例えば厚さ５０〜１０
０Å程度のＳｉＯ2 からなる絶縁膜４をＣＶＤ法によっ
て堆積する。この際の反応ガスは、例えばＳｉＨ4 とＮ
2 Ｏとの混合ガスを使用している。また、処理温度は、
例えば７５０度程度である。
態１と同様に半導体基板１上に、例えば厚さ５０〜１０
０Å程度のＳｉＯ2 からなる絶縁膜４をＣＶＤ法によっ
て堆積する。この際の反応ガスは、例えばＳｉＨ4 とＮ
2 Ｏとの混合ガスを使用している。また、処理温度は、
例えば７５０度程度である。
【００７２】このような処理により、メモリセル領域Ｍ
のフローティングゲート電極３ｂ上にキャパシタ用の絶
縁膜（第１絶縁膜）４ａを形成するとともに、周辺回路
領域Ｐの半導体基板１上に絶縁膜（犠牲絶縁膜）４ｂを
形成する。この絶縁膜４ｂの膜厚は、フローティングゲ
ート電極３ｂ形成のためのドライエッチング処理時に形
成されたＳｉＯ2 膜の厚さとＣＶＤ−ＳｉＯ2 膜の厚さ
との和になる。
のフローティングゲート電極３ｂ上にキャパシタ用の絶
縁膜（第１絶縁膜）４ａを形成するとともに、周辺回路
領域Ｐの半導体基板１上に絶縁膜（犠牲絶縁膜）４ｂを
形成する。この絶縁膜４ｂの膜厚は、フローティングゲ
ート電極３ｂ形成のためのドライエッチング処理時に形
成されたＳｉＯ2 膜の厚さとＣＶＤ−ＳｉＯ2 膜の厚さ
との和になる。
【００７３】続いて、半導体基板１に対して熱酸化処理
またはアニール処理を施すことにより、絶縁膜４を緻密
にする。この際の熱酸化処理には、例えば処理温度が８
００〜１０００度程度のドライＯ2 酸化処理またはウエ
ットＯ2 酸化処理を用いている。また、アニール処理に
は、例えばＮ2 ＯアニールまたはＮ2 アニール処理を用
いている。
またはアニール処理を施すことにより、絶縁膜４を緻密
にする。この際の熱酸化処理には、例えば処理温度が８
００〜１０００度程度のドライＯ2 酸化処理またはウエ
ットＯ2 酸化処理を用いている。また、アニール処理に
は、例えばＮ2 ＯアニールまたはＮ2 アニール処理を用
いている。
【００７４】その後、図１１に示すように、半導体基板
１上に、例えば厚さ１０ｎｍ程度の窒化シリコンからな
る絶縁膜（窒化膜）５をＣＶＤ法等によって堆積した
後、半導体基板１に対して上述と同じような熱酸化処理
またはアニール処理を施す。この熱酸化処理またはアニ
ール処理は、絶縁膜５中に存在するピンホールの密度を
低減するための処理である。
１上に、例えば厚さ１０ｎｍ程度の窒化シリコンからな
る絶縁膜（窒化膜）５をＣＶＤ法等によって堆積した
後、半導体基板１に対して上述と同じような熱酸化処理
またはアニール処理を施す。この熱酸化処理またはアニ
ール処理は、絶縁膜５中に存在するピンホールの密度を
低減するための処理である。
【００７５】次いで、絶縁膜５上に、例えばＳｉＯ2 か
らなる絶縁膜１８をＣＶＤ法等によって堆積した後、そ
の上に、例えば窒化シリコンからなる絶縁膜１９をＣＶ
Ｄ法等によって堆積する。
らなる絶縁膜１８をＣＶＤ法等によって堆積した後、そ
の上に、例えば窒化シリコンからなる絶縁膜１９をＣＶ
Ｄ法等によって堆積する。
【００７６】この絶縁膜１９は、周辺回路領域Ｐにおけ
る半導体基板１上の絶縁膜を除去する際に、メモリセル
領域Ｍにおける絶縁膜５上の絶縁膜１８が除去されない
ように保護するための膜である。
る半導体基板１上の絶縁膜を除去する際に、メモリセル
領域Ｍにおける絶縁膜５上の絶縁膜１８が除去されない
ように保護するための膜である。
【００７７】続いて、絶縁膜１９上に、メモリセル領域
Ｍを被覆するようなフォトレジストパターン６ａをフォ
トリソグラフィ技術によって形成した後、そのフォトレ
ジストパターン６ａをエッチングマスクとして、そのフ
ォトレジストパターン６ａから露出する周辺回路領域Ｐ
の絶縁膜５, １８, １９をドライエッチング法等によっ
て図１２に示すようにエッチング除去する。
Ｍを被覆するようなフォトレジストパターン６ａをフォ
トリソグラフィ技術によって形成した後、そのフォトレ
ジストパターン６ａをエッチングマスクとして、そのフ
ォトレジストパターン６ａから露出する周辺回路領域Ｐ
の絶縁膜５, １８, １９をドライエッチング法等によっ
て図１２に示すようにエッチング除去する。
【００７８】この際、本実施の形態２においては、半導
体基板１上の絶縁膜４ｂがフローティングゲート電極３
ｂの形成のためにドライエッチング処理時に残ったＳｉ
Ｏ2膜とＣＶＤ−ＳｉＯ2 膜で形成してあり、ある程度
の厚さを確保してあるので、このドライエッチング処理
に際しても所定厚さの絶縁膜が残るようになっている。
したがって、このドライエッチング処理に際して、周辺
回路領域Ｐにおける半導体基板１の主面がドライエッチ
ングによってダメージを受けるのを防止することが可能
となっている。
体基板１上の絶縁膜４ｂがフローティングゲート電極３
ｂの形成のためにドライエッチング処理時に残ったＳｉ
Ｏ2膜とＣＶＤ−ＳｉＯ2 膜で形成してあり、ある程度
の厚さを確保してあるので、このドライエッチング処理
に際しても所定厚さの絶縁膜が残るようになっている。
したがって、このドライエッチング処理に際して、周辺
回路領域Ｐにおける半導体基板１の主面がドライエッチ
ングによってダメージを受けるのを防止することが可能
となっている。
【００７９】続いて、周辺回路領域Ｐの絶縁膜４をウエ
ットエッチング法等によって除去した後、半導体基板１
に対して犠牲酸化処理を施すことにより、図１３に示す
ように、周辺回路領域Ｐにおける半導体基板１の主面上
に、例えばＳｉＯ2 からなる犠牲絶縁膜７を形成する。
ットエッチング法等によって除去した後、半導体基板１
に対して犠牲酸化処理を施すことにより、図１３に示す
ように、周辺回路領域Ｐにおける半導体基板１の主面上
に、例えばＳｉＯ2 からなる犠牲絶縁膜７を形成する。
【００８０】その後、半導体基板１に対して、ＭＯＳ・
ＦＥＴのチャネル形成のためのイオン注入処理を行う。
ここでは、例えばｐ形不純物のＢＦ2 をイオン注入す
る。この際の加速エネルギーは、例えば５０ＫｅＶ程
度、不純物ドーズ量は、例えば１０12〜１０13/ ｃｍ2
程度である。
ＦＥＴのチャネル形成のためのイオン注入処理を行う。
ここでは、例えばｐ形不純物のＢＦ2 をイオン注入す
る。この際の加速エネルギーは、例えば５０ＫｅＶ程
度、不純物ドーズ量は、例えば１０12〜１０13/ ｃｍ2
程度である。
【００８１】次いで、周辺回路領域Ｐの犠牲絶縁膜７
を、図１４に示すように、ウエットエッチング法等によ
って除去することにより、周辺回路領域Ｐにおいてフィ
ールド絶縁膜２に囲まれた半導体基板１の主面を露出さ
せる。
を、図１４に示すように、ウエットエッチング法等によ
って除去することにより、周辺回路領域Ｐにおいてフィ
ールド絶縁膜２に囲まれた半導体基板１の主面を露出さ
せる。
【００８２】続いて、図１５に示すように、周辺回路領
域Ｐの半導体基板１上に、例えばＳｉＯ2 からなるゲー
ト絶縁膜８ｂを熱酸化法によって形成する。
域Ｐの半導体基板１上に、例えばＳｉＯ2 からなるゲー
ト絶縁膜８ｂを熱酸化法によって形成する。
【００８３】その後、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜９ａをＣＶＤ法等によって
堆積した後、その上層に、例えばタングステンシリサイ
ド（ＷＳｉ2 ）からなるシリサイド膜９ｂをＣＶＤ法等
によって形成する。
ポリシリコンからなる導体膜９ａをＣＶＤ法等によって
堆積した後、その上層に、例えばタングステンシリサイ
ド（ＷＳｉ2 ）からなるシリサイド膜９ｂをＣＶＤ法等
によって形成する。
【００８４】次いで、シリサイド膜９ｂ上に、例えばＳ
ｉＯ2 からなる絶縁膜１０をＣＶＤ法等によって堆積す
る。これ以降は、前記実施の形態１と同じなので説明を
省略する。
ｉＯ2 からなる絶縁膜１０をＣＶＤ法等によって堆積す
る。これ以降は、前記実施の形態１と同じなので説明を
省略する。
【００８５】このように、本実施の形態２によれば、以
下の効果を得ることが可能となっている。
下の効果を得ることが可能となっている。
【００８６】(1).周辺回路領域Ｐにおける半導体基板１
上の絶縁膜４ｂを熱酸化処理およびＣＶＤ処理によって
形成することにより、窒化シリコンからなる絶縁膜５の
除去処理に際して、絶縁膜４ｂがある程度残るようにそ
の厚さを設定することができるので、その絶縁膜５の除
去処理時に半導体基板１表面がダメージを受けるのを防
止することができる。このため、その半導体基板１上に
形成するゲート絶縁膜８ｂの膜質を向上させることがで
きるので、フラッシュメモリ（ＥＥＰＲＯＭ）の信頼性
および歩留まりを向上させることが可能となる。
上の絶縁膜４ｂを熱酸化処理およびＣＶＤ処理によって
形成することにより、窒化シリコンからなる絶縁膜５の
除去処理に際して、絶縁膜４ｂがある程度残るようにそ
の厚さを設定することができるので、その絶縁膜５の除
去処理時に半導体基板１表面がダメージを受けるのを防
止することができる。このため、その半導体基板１上に
形成するゲート絶縁膜８ｂの膜質を向上させることがで
きるので、フラッシュメモリ（ＥＥＰＲＯＭ）の信頼性
および歩留まりを向上させることが可能となる。
【００８７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８８】例えば前記実施の形態１においては、周辺
回路領域にｎチャネル形のＭＯＳ・ＦＥＴを形成した場
合について説明したが、ｐチャネル形のＭＯＳ・ＦＥＴ
またはその両方を形成しても良い。
回路領域にｎチャネル形のＭＯＳ・ＦＥＴを形成した場
合について説明したが、ｐチャネル形のＭＯＳ・ＦＥＴ
またはその両方を形成しても良い。
【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリ（ＥＥＰＲＯＭ）技術に適用した場合につい
て説明したが、それに限定されるものではなく種々適用
可能であり、例えばＥＰＲＯＭ（Erasable Programmabl
e Read Only Memory）やＭＮＯＳ（Metal Nitride Oxid
e Semiconductor)技術等に適用できる。本発明は、少な
くとも２層電極間に窒化膜と酸化膜との積層膜を介在す
るような構造を有する半導体集積回路装置に適用でき
る。
なされた発明をその背景となった利用分野であるフラッ
シュメモリ（ＥＥＰＲＯＭ）技術に適用した場合につい
て説明したが、それに限定されるものではなく種々適用
可能であり、例えばＥＰＲＯＭ（Erasable Programmabl
e Read Only Memory）やＭＮＯＳ（Metal Nitride Oxid
e Semiconductor)技術等に適用できる。本発明は、少な
くとも２層電極間に窒化膜と酸化膜との積層膜を介在す
るような構造を有する半導体集積回路装置に適用でき
る。
【００９０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９１】(1).本発明の半導体集積回路装置の製造方
法によれば、半導体基板上の犠牲絶縁膜を気相成長処理
および熱酸化処理によって形成することにより、その犠
牲絶縁膜が窒化膜の除去処理時に所定程度残るようにそ
の厚さを設定することができるので、その窒化膜除去処
理時に半導体基板表面がダメージを受けるのを防止する
ことができる。このため、その半導体基板上に形成する
ゲート絶縁膜の膜質を向上させることができるので、半
導体集積回路装置の信頼性および歩留まりを向上させる
ことが可能となる。
法によれば、半導体基板上の犠牲絶縁膜を気相成長処理
および熱酸化処理によって形成することにより、その犠
牲絶縁膜が窒化膜の除去処理時に所定程度残るようにそ
の厚さを設定することができるので、その窒化膜除去処
理時に半導体基板表面がダメージを受けるのを防止する
ことができる。このため、その半導体基板上に形成する
ゲート絶縁膜の膜質を向上させることができるので、半
導体集積回路装置の信頼性および歩留まりを向上させる
ことが可能となる。
【００９２】(2).本発明の半導体集積回路装置の製造方
法によれば、窒化膜上の第２絶縁膜と、半導体基板上の
ゲート絶縁膜とを気相成長処理および熱酸化処理によっ
て同時に形成することにより、酸化され難い窒化膜上に
は比較的薄い第１絶縁膜を形成することができ、半導体
基板上には耐圧確保に必要な厚さの膜質の良いゲート絶
縁膜を形成することが可能となる。
法によれば、窒化膜上の第２絶縁膜と、半導体基板上の
ゲート絶縁膜とを気相成長処理および熱酸化処理によっ
て同時に形成することにより、酸化され難い窒化膜上に
は比較的薄い第１絶縁膜を形成することができ、半導体
基板上には耐圧確保に必要な厚さの膜質の良いゲート絶
縁膜を形成することが可能となる。
【００９３】(3). 窒化膜上の第２絶縁膜と、半導体基
板上のゲート絶縁膜とを気相成長処理および熱酸化処理
によって同時に形成することにより、第２絶縁膜を保護
するための窒化膜の形成が必要無くなる。これにより、
第１電極および第２電極間の絶縁膜の厚さを薄くするこ
とができるので、データの書き込み、読み出しおよび消
去時間等を短縮することができる等、半導体集積回路装
置の電気的特性を向上させることが可能となる。
板上のゲート絶縁膜とを気相成長処理および熱酸化処理
によって同時に形成することにより、第２絶縁膜を保護
するための窒化膜の形成が必要無くなる。これにより、
第１電極および第２電極間の絶縁膜の厚さを薄くするこ
とができるので、データの書き込み、読み出しおよび消
去時間等を短縮することができる等、半導体集積回路装
置の電気的特性を向上させることが可能となる。
【００９４】(4). 窒化膜上の第２絶縁膜と、半導体基
板上のゲート絶縁膜とを気相成長処理および熱酸化処理
によって同時に形成することにより、第２絶縁膜上に窒
化シリコンからなる絶縁膜を堆積する必要がなくなるの
で、フラッシュメモリ（ＥＥＰＲＯＭ）の製造工程を低
減することが可能となる。
板上のゲート絶縁膜とを気相成長処理および熱酸化処理
によって同時に形成することにより、第２絶縁膜上に窒
化シリコンからなる絶縁膜を堆積する必要がなくなるの
で、フラッシュメモリ（ＥＥＰＲＯＭ）の製造工程を低
減することが可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ａ ゲート絶縁膜 ３ａ1 絶縁膜 ３ｂ フローティングゲート電極（第１電極） ４ 絶縁膜 ４ａ 絶縁膜（第１絶縁膜） ４ｂ 絶縁膜（犠牲絶縁膜） ５ 絶縁膜（窒化膜） ６ａ, ６ｂ フォトレジストパターン ７ 犠牲絶縁膜 ８ 絶縁膜 ８ａ 絶縁膜（第２絶縁膜） ８ｂ ゲート絶縁膜 ９ａ 導体膜 ９ｂ シリサイド膜 １０ 絶縁膜 １１ コントロールゲート電極（第２電極） １２ ゲート電極 １３ａ, １３ｂ 半導体領域 １４ａ，１４ｂ 層間絶縁膜 １５ａ, １５ｂ 接続孔 １６ａ 第１層配線 １６ｂ 第２層配線 １７ 表面保護膜 １８ 絶縁膜 １９ 絶縁膜 Ｍ メモリセル領域 Ｐ 周辺回路領域 ＭＣ メモリセル Ｑ ｎチャネル型のＭＯＳ・ＦＥＴ
Claims (4)
- 【請求項１】 ポリシリコンからなる第１電極および第
２電極間に絶縁膜を介してなる２層電極構造を半導体基
板上の電極形成領域に設けてなる半導体集積回路装置の
製造方法であって、以下の工程を有することを特徴とす
る半導体集積回路装置の製造方法。 （ａ）前記半導体基板上に絶縁膜を介して前記第１電極
を形成した後、前記半導体基板に対して化学的気相成長
処理および熱酸化処理を施すことにより、前記第１電極
上に第１絶縁膜を形成するとともに、前記電極形成領域
以外の半導体基板上に犠牲絶縁膜を形成する工程。 （ｂ）前記第１絶縁膜および前記犠牲絶縁膜を含む半導
体基板上に窒化膜を堆積する工程。 （ｃ）前記窒化膜のうちの前記電極形成領域以外の領域
における部分を除去する工程。 （ｄ）前記窒化膜の除去工程後、前記電極形成領域以外
の領域における半導体基板上にゲート絶縁膜を形成する
工程。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記ゲート絶縁膜を形成する工程に際
して、前記半導体基板に対して化学的気相成長処理およ
び熱酸化処理を施すことにより、前記電極形成領域にお
ける窒化膜上に第２絶縁膜を形成するとともに、前記電
極形成領域以外の半導体基板上に前記ゲート絶縁膜を形
成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第１電極はメモリセルを
構成するフローティングゲート電極であり、前記第２電
極はメモリセルを構成するコントロールゲート電極であ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 ポリシリコンからなる第１電極および第
２電極間に絶縁膜を介してなる２層電極構造を半導体基
板上の電極形成領域に設けてなる半導体集積回路装置の
製造方法であって、以下の工程を有することを特徴とす
る半導体集積回路装置の製造方法。 （ａ）前記半導体基板上に絶縁膜を介して前記第１電極
を形成した後、前記第１電極上に第１絶縁膜を形成する
工程。 （ｂ）前記第１絶縁膜を含む半導体基板上に窒化膜を堆
積する工程。 （ｃ）前記窒化膜のうちの前記電極形成領域以外の領域
における部分を除去する工程。 （ｄ）前記窒化膜の除去工程後、前記半導体基板に対し
て化学的気相成長処理および熱酸化処理を施すことによ
り、前記電極形成領域における窒化膜上に第２絶縁膜を
形成するとともに、前記電極形成領域以外の半導体基板
上にゲート絶縁膜を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281048A JPH09129758A (ja) | 1995-10-27 | 1995-10-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281048A JPH09129758A (ja) | 1995-10-27 | 1995-10-27 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129758A true JPH09129758A (ja) | 1997-05-16 |
Family
ID=17633584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281048A Pending JPH09129758A (ja) | 1995-10-27 | 1995-10-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129758A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057077A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 비휘발성 메모리 소자 제조방법 |
| US6706593B1 (en) | 1996-08-29 | 2004-03-16 | Nec Electroincs Corporation | Method for manufacturing a nonvolatile semiconductor storage device |
-
1995
- 1995-10-27 JP JP7281048A patent/JPH09129758A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706593B1 (en) | 1996-08-29 | 2004-03-16 | Nec Electroincs Corporation | Method for manufacturing a nonvolatile semiconductor storage device |
| KR19990057077A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 비휘발성 메모리 소자 제조방법 |
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