CN1161837C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1161837C
CN1161837C CNB971980063A CN97198006A CN1161837C CN 1161837 C CN1161837 C CN 1161837C CN B971980063 A CNB971980063 A CN B971980063A CN 97198006 A CN97198006 A CN 97198006A CN 1161837 C CN1161837 C CN 1161837C
Authority
CN
China
Prior art keywords
oxidation
film
semiconductor substrate
groove
remove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB971980063A
Other languages
English (en)
Other versions
CN1231064A (zh
Inventor
三浦英生
三
北野诚
夫
池田修三
铃木范夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1231064A publication Critical patent/CN1231064A/zh
Application granted granted Critical
Publication of CN1161837C publication Critical patent/CN1161837C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

在具有沟槽隔离结构的半导体器件中，在用常规方法选择氧化沟槽结构之后，再次氧化衬底的整个表面，同时只有衬底或沟槽表面的氧化膜暴露出来，并给沟槽上端部附近的氧化膜的形状提供曲率半径。

Description

半导体器件及其制造方法
本发明涉及具有高可靠性的沟槽隔离结构的半导体器件及其制造方法。
LOCOS(局部硅氧化)结构作为用于电绝缘和隔离半导体衬底上的相邻器件的结构是公知的。这种结构是用选择氧化衬底表面形成厚的热氧化膜而形成的，并且在各种半导体器件中使用。但是，由于这种LOCOS结构工艺精度低，所以它不适用于高集成半导体器件的绝缘/隔离结构，例如深亚微米器件，其中需要用于热氧化膜的高工艺尺寸精度。因此，通过在衬底表面形成浅沟槽，然后选择氧化沟槽部分以形成热氧化膜的选择氧化法形成的所谓“沟槽隔离结构”，代替了LOCOS结构被加以应用作为半导体器件的绝缘/隔离结构，这种半导体器件需要高集成度，例如在JP-A-63-143835中所述的那样。
与LOCOS结构相比，这种沟槽隔离结构的优点是能形成具有较小平面尺度的器件隔离氧化膜。为此，这种方法适用于制造需要等于或小于0.5μm的工艺尺寸精度的深亚微米器件。
当用氧化作为半导体衬底的硅衬底表面形成硅热氧化膜时，例如，在这样形成的热氧化膜和硅衬底之间的界面附近会产生大机械应力。这是因为在转变为热氧化膜(SiO2)时一部分硅衬底(Si)被氧化并且体积会膨胀大约两倍。当这种机械应力增加时，可能发生例如位移和叠层错误等晶体缺陷并且半导体器件的可靠性下降。而且已经清楚，氧化反应本身(氧化物质的扩散行为，氧化界面上的反应性，等)受生长氧化膜的应力和形状变化的影响。由于应力集中产生在两维或三维形状的端点(角点)，必须特别注意应力集中区域的晶体缺陷和形状变化。
图1A-1D是用常规选择氧化法制造沟槽隔离结构的工艺。根据图1A所述的常规方法，首先通过衬垫氧化膜(硅热氧化膜)2在硅衬底1表面淀积氧化防止膜3，然后，在要形成器件隔离氧化膜区域的氧化防止膜3、衬垫氧化膜2和硅衬底1被部分地去掉，从而形成沟槽(图1B)，氧化沟槽表面形成硅热氧化膜5。
然后，依次形成栅氧化膜6、栅极7、层间绝缘膜8、掩埋绝缘膜9、第一层布线10和第二层层间绝缘膜11。
在这种沟槽隔离结构中，端点(角点)基本位于衬底的沟槽上端部或沟槽下端部附近。因此，由于热氧化而使应力集中区域形成在端点(角点)附近。因为形成了这种应力集中区域，所以衬底的形状，特别在沟槽上端部分附近，在某些情况下被氧化成锐角的尖端形状4，如图1C所示。形成器件隔离氧化膜之后，在用氧化保护膜3覆盖的器件隔离区域中形成电子电路，例如晶体管、电容器等，如图1D所示。但是如果这种锐角部分4保持在衬底表面，则在电路工作过程中电场会集中在这部分，并使构成电路的晶体管和电容等的击穿电压特性下降，如在A.Bryant等在“TechnicalDigest of IEDM’94”，pp.671-674中所指出的那样。
在具有沟槽隔离结构的半导体器件中，本发明旨在提供半导体器件和制造这种半导体器件的方法，不会引起构成电路的晶体管和电容的击穿电压特性下降，而且具有高可靠性。
上述目的可以通过防止在半导体衬底表面上的器件隔离沟槽的上端部附近衬底形状变成锐角来实现。
用于实现上述目的制造半导体器件的方法包括以下步骤。
(1)在半导体衬底的电路形成表面上形成氧化防止膜的步骤：硅衬底等可以用作半导体衬底。
氧化防止膜的膜厚必须如此选择：在后面的步骤(4)、(7)等的氧化步骤中所有氧化防止膜都不被氧化。
多晶硅薄膜、氮化硅膜等可以用作氧化防止膜。由于容易氧化的材料例如多晶硅薄膜对用氧化从硅衬底新生长的硅氧化膜的体积膨胀具有低的约束力，所以减少了集中在沟槽上端部的应力。由于难氧化的材料例如氮化硅膜在氧化工艺中氧化量小，因此减少了膜厚。
还可以在形成氧化防止膜之前在硅衬底上有效地形成衬垫氧化膜。如果存在衬垫氧化膜，与衬垫氧化膜接触的氧化防止膜的下端和半导体衬底的上端附近的部分依次从沟槽端部氧化，并且在衬垫氧化膜和半导体衬底之间的接触部分形成所谓的“鸟嘴”。结果，使半导体衬底上端附近的角部的曲率半径增大。
(2)在半导体衬底电路形成表面所要求的位置上形成具有预定深度的沟槽的步骤：
该沟槽可以用例如使用光刻胶和腐蚀的普通平板印刷方法形成。
(3)去掉由半导体衬底电路形成表面上的沟槽形成的角部的步骤：
不一定必须进行此步骤，但是如果用此步骤去掉角部，则在大多数情况下就不需要后面的氧化步骤(7)了。
(4)氧化形成在半导体衬底中的沟槽部分的步骤：
沟槽部分是通过氧化几个到几十nm而被氧化的。由于该氧化，在沟槽部分生长鸟嘴，并且在沟槽上端部在角部形成曲率半径。
(5)把掩埋绝缘膜掩埋进氧化沟槽中的步骤：
最好是，用作掩埋绝缘膜的材料主要是绝缘材料，并具有低介电常数。如果使用具有高介电常数的材料，当在后面的步骤在此绝缘膜上淀积布线材料时形成的耦合电容变大。从此方案中看出，硅氧化膜等优选为掩埋材料，多晶硅等不是最好的。
(6)去掉形成在氧化防止膜上的掩埋绝缘膜的步骤：
用化学机械抛光(CMP)或干法腐蚀回腐蚀掩埋绝缘膜。在这种情况下，氧化防止膜用作腐蚀停止膜，并且还有防止腐蚀氧化防止膜下面的半导体衬底的功能。
(7)在去掉形成在氧化防止膜上的掩埋绝缘膜之后氧化半导体衬底的步骤：
此步骤把半导体衬底的沟槽上端部的曲率半径生长到用于防止漏电流增加的足够的曲率半径。此氧化步骤还具有使掩埋绝缘膜紧密的效果。
如果在半导体衬底的沟槽上端部的曲率半径已经足以防止由于氧化步骤(4)产生的漏电流的增加，就不需要此步骤了。
此步骤可以在步骤(6)或下一步骤(8)之前进行。当在下一步骤(8)之后进行此步骤时，半导体衬底表面同时也被氧化，但是形成在半导体衬底表面上的氧化膜在完成附加氧化之后被去掉，用这种方式，就完成了器件隔离氧化膜的形成步骤。
(8)去掉形成在半导体衬底电路形成表面上的氧化防止膜的步骤：
器件隔离氧化膜的形成步骤是用此步骤完成的。因此，通过在形成器件隔离氧化膜的半导体衬底上形成电路例如晶体管，形成半导体器件。
用于实现上述目的的本发明半导体器件是具有形成在半导体衬底电路形成表面上的器件隔离氧化膜的半导体器件，并且是沟槽隔离结构，其中在构成沟槽隔离结构的沟槽的深度方向在半导体衬底的电路形成表面和半导体衬底的侧表面之间的角度θ在90°＜θ＜180°范围内。因为这种结构可以防止场集中在沟槽上端部，所以可以防止由于形成在半导体衬底上的电路例如晶体管和电容的耐压特性下降引起的漏电流增加。
通过用低介电常数的绝缘材料例如硅氧化物掩埋沟槽的内部可以减少形成在半导体衬底上的布线的耦合电容，并且可以进一步提高半导体器件的可靠性。
图1A、1B、1C和1D是示意图，分别表示根据现有技术的选择氧化方法制造沟槽隔离结构的工艺；
图2A-2N是示意图，每个表示根据本发明的第一实施例MOS晶体管的制造工艺；
图3是表示根据本发明的第一实施例MOS晶体管的制造工艺的流程图；
图4A-4N是示意图，每个表示根据本发明的第二实施例MOS晶体管的制造工艺；
图5是表示根据本发明的第二实施例MOS晶体管的制造工艺的流程图；
图6A-6N是示意图，每个表示根据本发明的第三实施例MOS晶体管的制造工艺；
图7是表示根据本发明的第三实施例MOS晶体管的制造工艺的流程图；
图8A-8N是示意图，每个表示根据本发明的第四实施例MOS晶体管的制造工艺；
图9是表示根据本发明的第四实施例MOS晶体管的制造工艺的流程图。
以下将参照附图解释本发明的优选实施例。
下面参照图2A-2N和图3说明根据本发明的第一实施例MOS晶体管的制造工艺。图2A-2N是表示根据本发明的第一实施例MOS晶体管的制造工艺的示意图，图3是该MOS晶体管的制造工艺的流程图。
第一实施例的MOS晶体管的制造工艺如下。
(1)热氧化硅衬底1表面，以便形成厚度为10到几十nm的衬垫氧化膜2[图2B和图3(101)到(102)]。
(2)在衬垫氧化膜2上淀积厚度为约10到200nm的多晶硅薄膜18[图2B，图(103)]。在形成器件隔离热氧化膜5时，此多晶硅薄膜18用作氧化防止膜。顺便提及，多晶硅薄膜18可以不用形成衬垫氧化膜2而直接淀积在硅衬底1上。
顺便提及，下面的说明是以假设形成衬垫氧化膜2为基础的。因此，在省去形成衬垫氧化膜2时，就不需要关于衬垫氧化膜2的工艺步骤了。
(3)在多晶硅薄膜18上形成光刻胶19[图2B，图3(104)]。
(4)在要形成器件隔离膜的区域中的光刻胶19用普通平板印刷方法去掉之后，用各向异性腐蚀去掉多晶硅薄膜18、衬垫氧化膜2和硅衬底1的一部分，以便形成浅沟槽，其侧壁在硅衬底1的表面上具有预定角度(基本上大约60到大约90度)[图2C-2D，图3(105)到(107)]。
(5)在完全去掉光刻胶19之后，进行热氧化，以便通过把形成在半导体衬底1表面的沟槽部分氧化几个到几十nm而形成氧化膜5[图2E和图2F，图3(108)到(109)]。顺便提及，必须保证作为氧化防止膜淀积的多晶硅薄膜18的足够膜厚，从而它能起到氧化防止膜的作用，用于防止多晶硅薄膜18的表面一侧在热氧化时被全部氧化并且防止多晶硅薄膜18下面的硅衬底1被彻底氧化。当衬垫氧化膜2存在时，在保持与衬垫氧化膜2接触的多晶硅薄膜18下端和硅衬底1上端附近的硅继续从沟槽端部被氧化，在接触部分之间形成所谓的“鸟嘴”。结果，在硅衬底1的上端附近的曲率半径增加。从此方案中看出，最好形成衬垫氧化膜2。
(6)由于沟槽内部没有被此沟槽氧化完全掩埋，所以为了完全掩埋用热氧化膜覆盖的沟槽内部，可以用化学汽相淀积、溅射等方法淀积例如硅氧化膜的绝缘膜9(以下，用于掩埋沟槽内部的绝缘膜9称为“掩埋绝缘膜9”)[图2G，图3(110)]。基本上，用作该掩埋绝缘膜9的材料是绝缘材料，并最好具有低介电常数。当使用具有高介电常数的材料时，在后面的步骤中在此膜上淀积布线材料时形成的耦合电容变大。对于该方案来说，最好不使用多晶硅作为掩埋材料。
(7)然后用化学机械抛光(CMP)或干法腐蚀回腐蚀掩埋绝缘膜9[图2G，图3(111)]。在这种情况下，用作氧化防止膜的多晶硅薄膜18起到腐蚀停止层的作用，并担任防止多晶硅薄膜18下面的硅衬底1被腐蚀的角色。
(8)当由于硅衬底1的沟槽部分的氧化而在接触部分之间生长鸟嘴，沟槽上端部12的曲率半径足以防止漏电流的增加，通过去掉多晶硅薄膜18和衬垫氧化膜2完成器件隔离氧化膜的形成步骤[图2H，图3(113)]。
当由于硅衬底1的沟槽部分的氧化生长鸟嘴而使沟槽上端部12的曲率半径不足以防止各产品的产品规格所决定的漏电流时，例如，可以在回腐蚀掩埋绝缘膜9之后对下一批量产品再进行热氧化(以下称为附加氧化)[图2I，图3(112)]。
在这种情况下，由于掩埋绝缘膜9已经形成在硅衬底1的沟槽内部，所以很难从沟槽上端部12附近和沟槽内部进行氧化工艺，原因如下。换言之，虽然沟槽内部将要通过掩埋绝缘膜9而被热氧化，但是，为了使氧化籽晶(seeds)在达到硅衬底1之前在掩埋绝缘膜9内部扩散，需要比直接氧化硅衬底更长的时间。因此，基本上在几分钟内在沟槽底部附近很难进行氧化。另一方面，用化学汽相淀积或溅射淀积到沟槽侧壁和沟槽上表面的耦合部分的弱边界层存在于沟槽上端部12，氧化籽晶可以以高速率沿着此边界层扩散。结果，在短时间内(在850℃的氧化温度下，等于或大于10分钟)氧化籽晶被输送到沟槽上端部12，从而只有在沟槽上端部12附近的部分被优先氧化，并促进沟槽上端部12曲率半径的形成。
另外，该附加氧化提供使掩埋绝缘膜9紧凑的效果。完成该附加氧化之后，通过去掉多晶硅薄膜18和衬垫氧化膜2完成器件隔离氧化膜的形成步骤[图2M，图3(113)]。
该附加氧化可以在去掉多晶硅薄膜18之后进行。在这种情况下，硅衬底1表面也同时被氧化，但是器件隔离氧化膜的形成步骤是在完成附加氧化之后通过去掉形成在硅衬底1表面上的该氧化膜来完成的。
(9)在硅衬底1上形成晶体管结构等[图2J、K、L、N(h)，图3(114)到(122)]。
可以使用晶体管结构的常规制造技术，而不必特别限定，下面借助于例子说明MOS晶体管结构的典型制造工艺。
(a)在硅衬底1上形成硅氧化膜、氮化硅膜、酸性氮化(acid nitride)膜和高介电薄膜(介电常数比SiO2高的绝缘膜，例如Ta2O5、PZT、和BsT)中的任何一层膜或它们的叠置体，作为栅氧化膜6。
这些薄膜可以用例如CVD等方法形成。硅氧化膜可以用硅衬底1的热氧化形成。
(b)形成多晶硅薄膜、金属薄膜例如钨膜、和硅化物薄膜的任何一种或它们的叠置体，然后用腐蚀等去掉不需要的部分，从而形成栅极7。
(c)注入杂质，并形成第一层布线10、层间绝缘膜11等。
此外，如果需要，还可以形成层间绝缘膜14、布线15和绝缘膜16。
上述MOS晶体管可以用于存储器电路例如DRAM(动态随机存取存储器)，或运算工作电路例如逻辑器件。
上述第一实施例通过在硅衬底的沟槽上端部附近形成半径部分或钝角部分，可以在形成沟槽隔离结构作为器件隔离氧化膜结构时防止锐角部分保留在硅衬底的沟槽上端部附近，还能防止由于场集中在栅极膜附近而引起的MOS晶体管的漏电流增加和耐压特性下降，而且能够提高晶体管的电可靠性。
顺便提及，由于在第一实施例中在热氧化之前硅衬底的沟槽上端部基本上是直角，所以会出现硅衬底的沟槽上端部附近的曲率半径不够的情况。但是，因为作为氧化防止膜的多晶硅容易氧化，所以与那些很难氧化的材料相比，对从硅衬底新生长的硅氧化物的体积膨胀的约束力低，有时不需要附加氧化。而且，沟槽的处理很容易，本例在生产率方面也很优异。
下面参照图4A-4N和图5说明本发明第二实施例的MOS晶体管的制造工艺。图4A-4N是表示第二实施例的MOS晶体管的制造工艺的示意图，图5是本例MOS晶体管的制造工艺的流程图。
第二实施例的MOS晶体管的制造工艺以下面的方式修改了第一实施例的制造步骤(4)。由于除了步骤(4)以外的制造步骤与第一实施例的相同，所以不再详细说明。
(4)在用普通曝光方法去掉要形成器件隔离膜的区域的光刻胶19之后，用腐蚀去掉多晶硅薄膜18、衬垫氧化膜2和硅衬底1的各一部分，并在硅衬底1表面形成浅沟槽。当在硅衬底表面形成沟槽时，在沟槽上端部附近施加各向同性腐蚀，以便在沟槽上端部附近形成曲率半径，然后施加各向异性腐蚀以便确定具有象各向同性腐蚀部分13那样的倾斜部分的沟槽形状。顺便提及，沟槽下端部附近的沟槽侧壁的角度不一定是90度，可以形成预定倾斜度(基本上在60-90度范围内)[图4C、D、E，图5(205)-(207)]。
与第二实施例相比，该腐蚀步骤，也就是，各向同性腐蚀和各向异性腐蚀，在形成浅沟槽时变得更复杂。但是，因为在上述形成浅沟槽时各向同性腐蚀部分13设置在硅衬底的沟槽上端部，所以通过第一次热氧化(形成曲率半径)促进了硅衬底1的沟槽上端部的氧化，对附加氧化的必要性变小了。
下面参照图6A-6N和图7解释本发明的第三实施例的MOS晶体管的制造工艺。图6A-6N是根据第三实施例的MOS晶体管的制造工艺的示意图，图7是本例的MOS晶体管制造工艺的流程图。
根据第三实施例的MOS晶体管的制造工艺如下。
(1)热氧化硅衬底1表面，并形成厚度为10到几十nm的衬垫氧化膜2[图6B，图7(301-(302)]。
(2)在衬垫氧化膜2上淀积厚度为10到200nm的具有高抗氧化性的氮化硅膜17[图6B，图7(303)]。该氧化硅膜17在形成器件隔离氧化膜5时用作氧化防止膜。顺便提及，具有高抗氧化性的氮化硅膜17可以省去形成衬垫氧化膜2而直接形成在硅衬底1上。或者，通过衬垫氧化膜2和多晶硅薄膜，或只通过多晶硅薄膜淀积氮化硅膜17。在任何情况下，氮化硅膜17位于该结构的最外面的表面上。
顺便提及，下面的说明是以假设形成多晶硅薄膜和衬垫氧化膜2为基础的。因此，当省去形成多晶硅薄膜和衬垫氧化膜2时，就不需要多晶硅薄膜和衬垫氧化膜2的工艺步骤了。
(3)在氮化硅膜17上形成光刻胶19[图6B，图7(304)]。
(4)用普通平板印刷方法去掉要形成器件隔离膜的区域的光刻胶19之后，用腐蚀去掉氮化硅膜17、衬垫氧化膜2和多晶硅膜。然后，去掉光刻胶，用干法腐蚀在硅衬底1表面形成浅沟槽。当该沟槽形成在硅衬底表面时，对沟槽上端部附近的部分施加各向同性腐蚀，以便在沟槽上端部附近形成曲率半径，然后施加各向异性腐蚀形成象各向同性腐蚀部分13那样具有倾斜部分的沟槽形状。顺便提及，沟槽下端部附近的沟槽侧壁的角度不一定是90度，也可以形成预定倾斜角度(基本上在60-90度范围内)[图6C、D、E，图7(305)到(308)]。
(5)去掉光刻胶9之后，进行热氧化，从而把形成在硅衬底1表面的沟槽部分氧化几个到几十nm厚[图6E、D、F，图7(309)]。另外，作为氧化防止膜的氮化硅膜17的膜厚必须是足以起到氧化防止膜的作用的膜厚，以防止氮化硅膜17在热氧化时完全被氧化，并防止氮化硅膜17下面的硅衬底1被完全氧化。由于该氮化硅膜17具有高抗氧化性，所以膜厚可以制得比用在第一和第二实施例中的多晶硅薄膜18薄。当存在衬垫氧化膜2时，在保持与衬垫氧化膜2接触的硅衬底1的上端部和多晶硅薄膜下端部附近的硅连续从沟槽端部氧化，形成所谓的“鸟嘴”，从而增加硅衬底1上端部附近的曲率半径。从该方案看出，最好形成衬垫氧化膜2。
(6)由于沟槽内部没有被该沟槽氧化完全掩埋，为了完全掩埋用热氧化膜覆盖的沟槽的内部，用化学汽相淀积、溅射等方法淀积绝缘膜9例如硅氧化膜，掩埋沟槽内部(这以下，用于掩埋沟槽内部的绝缘膜9称为“掩埋绝缘膜9”)[图6G，图7(310)]。
从根本上讲，用于掩埋绝缘膜9的材料最好是具有绝缘特性和低介电常数的材料。因为在使用具有高介电常数的材料时，在后面的工艺中在膜材料上淀积布线材料时形成的耦合电容变大。从该方案看出，使用多晶硅作为掩埋材料不是最好的。
(7)在由于通过硅衬底1的沟槽部分的氧化生长的鸟嘴而在沟槽上端部的曲率半径足以防止漏电流增加时，通过回腐蚀掩埋绝缘膜9然后去掉剩余的硅氮化膜17、多晶硅和衬垫氧化膜2，完成器件隔离氧化膜的形成工艺[图6H，图7(313)]。
当由于通过硅衬底1的沟槽部分的氧化生长的鸟嘴而在沟槽上端部的曲率半径不足以防止漏电流增加时，在回腐蚀掩埋绝缘膜9之前再次进行热氧化[图6L，图7(312)]。
在这种情况下，由于掩埋绝缘膜9已经形成在硅衬底1的沟槽内部，从沟槽上端部12附近和沟槽内部的氧化工艺很难氧化，原因如下。
换言之，在这种情况下通过掩埋绝缘膜9进行沟槽内部的热氧化，在到达硅衬底1之前氧化籽晶在掩埋绝缘膜9内部扩散需要的时间比在直接氧化硅衬底时的时间长。因此，在沟槽底部附近氧化基本上不会在几分钟的短时间内进行。另一方面，用化学汽相淀积或溅射方法淀积在沟槽侧壁的掩埋绝缘膜9的耦合部分的弱边界层存在于沟槽上端部12。因而，氧化籽晶可以沿着该弱边界层以相对高的速率扩散，从而氧化籽晶在短时间内(在850℃温度下，等于或大于10分钟)被输送到沟槽上端部12，沟槽上端部12附近的部分优先被氧化，并促进沟槽上端部12的曲率半径的形成。
在由于通过硅衬底1的沟槽部分的氧化生长的鸟嘴而在沟槽上端部的曲率半径足以防止漏电流增加时，通过回腐蚀掩埋绝缘膜9然后去掉剩余的氮化硅膜17、多晶硅和衬垫氧化膜2，完成器件隔离氧化膜的形成工艺[图6M，图7(313)]。
顺便提及，该附加氧化不一定必须在掩埋绝缘膜9的回腐蚀之前进行，也可以根据产品需要的产品规格在掩埋绝缘膜9的回腐蚀之后进行，与第一实施例相同。
(8)在硅衬底1上形成晶体管结构等[图6J-6N，图7(314)-(322)]。
可以使用晶体管的常规制造技术，而不特别限制，下面通过例子解释MOS晶体管结构的典型制造工艺。
(a)在硅衬底1上形成硅氧化膜、氮化硅膜、酸性氮化膜和高绝缘薄膜的任何一种，或它们的叠置体，作为栅氧化膜6。
这些薄膜可以用例如CVD形成。硅氧化膜可以通过硅衬底1的热氧化形成。
(b)在形成多晶硅薄膜、金属膜例如钨膜、和硅化物薄膜的任何一种，或它们的叠置体之后，用腐蚀等方法去掉不需要的部分，形成栅极7。
(c)注入杂质并形成第一层布线10、层间绝缘膜11等。如果需要还可以形成第二层等的布线和绝缘膜。
上述MOS晶体管可以用于存储器电路例如DRAM(动态随机存取存储器)，SRAM或运算工作电路例如逻辑器件(静态随机存取存储器)等。
在MOS晶体管的制造工艺中，第三实施例在形成作为器件隔离氧化膜结构的沟槽隔离结构时防止锐角部分保留在硅衬底的沟槽上端部附近，而只在硅衬底的沟槽上端部附近形成曲率半径部分或钝角部分。因此，本例可以防止由于场集中在栅极的端部附近而引起的MOS晶体管漏电流增加和耐压特性下降，并提高晶体管的电可靠性。
顺便提及，由于第三实施例使用具有高抗氧化性的氮化硅膜17作为氧化防止膜，所以氧化防止膜的膜厚可以减少，并且在后面的工艺步骤中更容易去掉该氧化防止膜。
在第三实施例中与第二实施例一样，在形成浅沟槽时腐蚀工艺变得复杂了，但是因为在如上所述形成浅沟槽时各向同性腐蚀部分13设置在硅衬底1的沟槽上端部，因此在初始热氧化工艺中促进了硅衬底1的沟槽上端部的氧化，并使进行附加热氧化的必要性减小。
下面参照图8A-8N和图9说明本发明的第四实施例的MOS晶体管的制造工艺。图8A-8N是第四实施例的MOS晶体管的制造工艺的示意图，图9是本例中MOS晶体管的制造工艺的流程图。
第四实施例的MOS晶体管的制造工艺以下面的方式修改了第三实施例的制造步骤(4)。由于除了步骤(4)以外的制造步骤与第一实施例的相同，就不再详细说明了。
(4)在用普通平板印刷方法去掉要形成器件隔离膜的区域的光刻胶之后，用腐蚀去掉氮化硅膜17、衬垫氧化膜2和多晶硅薄膜。然后，去掉光刻胶，用干法腐蚀在硅衬底1表面形成浅沟槽。沟槽上端部附近的沟槽侧壁的角度不一定必须是90度，也可以形成预定倾斜角度(基本上在60-90度范围内)[图8C、D、E，图9(504)-(408)]。
由于第四实施例与第三实施例一样使用具有高抗氧化性的氮化硅膜17作为氧化防止膜，所以氧化防止膜的膜厚可以减少，并且在最后工艺步骤中更容易去掉氧化防止膜。
第四实施例可以只通过各向异性腐蚀就能很容易形成沟槽，并具有高生产率。
在具有沟槽结构的半导体器件中，本发明的实施例可以提供一种半导体器件和该半导体器件的制造方法，不会引起构成电路的晶体管和电容的击穿电压特性变坏。

Claims (18)

1、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的预定位置上形成所需深度的沟槽，所述沟槽具有与所述半导体衬底的电路形成表面相邻的上端部；
(c)氧化形成在所述半导体衬底中暴露的沟槽部分；
(d)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(e)掩埋进所述掩埋绝缘膜之后，去掉形成在所述氧化防止膜上的所述掩埋绝缘膜；
(f)去掉所述掩埋绝缘膜之后，将衬里沟槽的半导体衬底部分以外的所述沟槽上端部处的所述半导体衬底部分氧化，在所述沟槽上端部提供曲率；
(g)去掉形成在所述半导体衬底上的所述氧化防止膜；以及
(h)去掉所述氧化防止膜之后，形成栅氧化膜。
2、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的所需位置的角部形成具有曲率半径的浅沟槽；
(c)对具有这样形成的曲率半径的所述浅沟槽形成具有预定深度的沟槽；
(d)氧化形成在所述半导体衬底中暴露的沟槽部分；
(e)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(f)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜；
(g)去掉所述掩埋绝缘膜之后，将衬里沟槽的半导体衬底部分以外的、从所述角部延伸的所述半导体衬底部分氧化，增加所述浅沟槽的曲率半径；
(h)去掉形成在所述半导体衬底上的所述氧化防止膜；以及
(i)去掉所述氧化防止膜之后，形成栅氧化膜。
3、根据权利要求2所述的制造半导体器件的方法，其中形成浅沟槽的所述步骤是用各向同性腐蚀进行的，形成具有预定深度的沟槽的步骤是用各向异性腐蚀进行的。
4、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的所需位置处形成具有预定深度的沟槽，所述沟槽具有未被所述氧化防止膜覆盖的上端部；
(c)氧化形成在所述半导体衬底中暴露的沟槽部分；
(d)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(f)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜之后，将衬里沟槽的半导体衬底部分以外的所述沟槽上端部处的所述半导体衬底部分氧化，使未被所述氧化防止膜覆盖的所述上端部氧化；
(g)去掉形成在所述半导体衬底的电路形成表面上的所述氧化防止膜；以及
(h)在氧化所述半导体衬底之后，形成栅氧化膜。
5、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的所需位置的角部形成具有曲率半径的浅沟槽；
(c)在具有曲率半径的所述浅沟槽中形成具有预定深度的沟槽；
(d)氧化形成在所述半导体衬底中暴露的沟槽部分；
(e)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(f)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜；
(g)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜之后，将衬里沟槽的半导体衬底部分以外的、从所述角部延伸的所述半导体衬底部分氧化，增加所述角部处的所述浅沟槽的曲率半径；
(h)去掉形成在所述半导体衬底的电路形成表面上的所述氧化防止膜；以及
(i)在氧化所述半导体衬底之后，形成栅氧化膜。
6、根据权利要求5所述的制造半导体器件的方法，其中形成浅沟槽的所述步骤是用各向同性腐蚀进行的，形成具有预定深度沟槽的所述步骤是用各向异性腐蚀进行的。
7、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述衬底中形成从所述电路形成表面开始的沟槽区域；
(c)进行第一氧化，在步骤(b)中形成的所述沟槽区域上形成氧化膜；
(d)在氧化后的所述沟槽区域内形成绝缘膜完全填充沟槽，形成完全填充的沟槽区域；
(e)去掉在所述氧化防止膜上形成的所述绝缘膜；
其特征在于还包括以下步骤：
(f)进行第二氧化，选择性氧化所述衬底中所述完全填充的沟槽区域的开口一侧；以及
(g)进行第二氧化之后，去掉所述氧化防止膜并形成栅氧化膜。
8、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的预定位置上形成所需深度的沟槽，所述沟槽具有延伸到所述半导体衬底电路形成表面的上端部；
(c)氧化形成在所述半导体衬底中暴露的沟槽部分；
(d)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(e)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜；
(f)去掉所述掩埋绝缘膜之后，将衬里沟槽的半导体衬底部分以外的所述沟槽上端部处的所述半导体衬底部分氧化，在所述沟槽上端部提供曲率；以及
(g)去掉形成在所述半导体衬底的电路形成表面上的所述氧化防止膜。
9、根据权利要求8所述的制造半导体器件的方法，其中在去掉所述掩埋绝缘膜的步骤(e)之后和在去掉所述氧化防止膜的步骤(g)之前，还包括热氧化沟槽上端部处的半导体衬底的步骤，以便与步骤(f)中所提供的曲率相比，增加所述沟槽上端部的曲率。
10、根据权利要求8所述的制造半导体器件的方法，其中在去掉所述掩埋绝缘膜的步骤(e)之后和在去掉所述氧化防止膜的步骤(g)之前，还包括选择性氧化沟槽上端部处的半导体衬底的步骤，以便与步骤(f)中所提供的曲率相比，增加所述沟槽上端部的曲率。
11、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的预定位置上形成所需深度的沟槽，所述沟槽具有与所述半导体衬底的电路形成表面相邻的上端部；
(c)氧化形成在所述半导体衬底中暴露的沟槽部分，在所述沟槽的上端部形成曲率；
(d)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(e)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜；
(f)去掉所述掩埋绝缘膜之后，选择性氧化所述上端部处的所述半导体衬底，以便与步骤(c)中所形成的曲率相比，对所述沟槽上端部提供增加的曲率；
(g)去掉形成在所述半导体衬底上的所述氧化防止膜；以及
(h)去掉所述氧化防止膜之后，形成栅氧化膜。
12、根据权利要求11所述的制造半导体器件的方法，其中去掉所述掩埋绝缘膜的步骤(e)在选择性氧化所述上端部处的所述半导体衬底的步骤(f)之前进行，去掉所述氧化防止膜的步骤(g)在选择性氧化所述上端部处的所述半导体衬底的步骤(f)之后进行。
13、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的所需位置的角部形成具有曲率半径的浅沟槽；
(c)将形成有曲率半径的所述浅沟槽形成为具有预定深度的沟槽；
(d)氧化形成在所述半导体衬底中暴露的沟槽部分；
(e)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(f)掩埋进所述的掩埋绝缘膜之后，选择性氧化半导体衬底，以便与步骤(b)中所形成的曲率半径相比，增加所述浅沟槽角部处的曲率半径；
(g)去掉形成在所述所述氧化防止膜上的所述掩埋绝缘膜；
(h)去掉形成在所述半导体衬底上的所述氧化防止膜；以及
(i)去掉所述氧化防止膜之后，形成栅氧化膜。
14、根据权利要求13所述的制造半导体器件的方法，其中去掉所述掩埋绝缘膜的步骤(g)在选择性氧化的步骤(f)之前进行，去掉所述氧化防止膜的步骤(h)在选择性氧化的步骤(f)之后进行。
15、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的所需位置处形成具有预定深度的沟槽，所述沟槽具有未被所述氧化防止膜覆盖的上端部；
(c)氧化形成在所述半导体衬底中暴露的沟槽部分，在所述沟槽的上端部形成曲率；
(d)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(f)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜之后，选择性氧化所述半导体衬底，使未被所述氧化防止膜覆盖的所述上端部氧化；
(g)去掉形成在所述半导体衬底的电路形成表面上的所述氧化防止膜；以及
(h)在氧化所述半导体衬底之后，形成栅氧化膜。
16、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述衬底中形成从所述电路形成表面开始的沟槽区域；
(c)进行第一氧化，在步骤(b)中形成的所述沟槽区域上形成氧化膜，以便在所述沟槽区域的开口一侧提供曲率；
(d)在氧化后的所述沟槽区域内形成绝缘膜完全填充沟槽；
(e)去掉在所述氧化防止膜上形成的所述绝缘膜；
其特征在于还包括以下步骤：
(f)进行选择性的第二氧化，选择性氧化所述衬底中所述完全填充的沟槽区域的开口一侧，以便与步骤(c)中所提供的曲率相比，对所述开口一侧提供增加的曲率；以及
(g)进行第二氧化之后，去掉所述氧化防止膜并形成栅氧化膜。
17、一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的电路形成表面上形成氧化防止膜；
(b)在所述半导体衬底电路形成表面的预定位置上形成具有所需深度的沟槽，所述沟槽具有延伸到所述半导体衬底电路形成表面的上端部；
(c)氧化形成在所述半导体衬底中暴露的沟槽部分，在所述沟槽的上端部提供曲率半径；
(d)把掩埋绝缘膜掩埋进这样氧化的所述沟槽中；
(e)去掉形成在所述氧化防止膜上的所述掩埋绝缘膜；
(f)去掉所述掩埋绝缘膜之后，通过选择性氧化所述沟槽的上端部，与步骤(c)中所提供的曲率半径相比，对所述沟槽的上端部提供增加的曲率半径；以及
(g)去掉形成在所述半导体衬底电路形成表面上的所述氧化防止膜。
18、根据权利要求17所述的制造半导体器件的方法，其中去掉形成在所述氧化防止膜上的所述掩埋绝缘膜的步骤(e)在对所述沟槽的上端部提供增加的曲率半径的步骤(f)之前进行，去掉所述氧化防止膜的步骤(g)在对所述沟槽的上端部提供增加的曲率半径的步骤(f)之后进行。
CNB971980063A 1996-09-17 1997-09-16 半导体器件及其制造方法 Expired - Fee Related CN1161837C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP24444596A JP3611226B2 (ja) 1996-09-17 1996-09-17 半導体装置及びその製造方法
JP244445/96 1996-09-17
JP244445/1996 1996-09-17

Publications (2)

Publication Number Publication Date
CN1231064A CN1231064A (zh) 1999-10-06
CN1161837C true CN1161837C (zh) 2004-08-11

Family

ID=17118766

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971980063A Expired - Fee Related CN1161837C (zh) 1996-09-17 1997-09-16 半导体器件及其制造方法

Country Status (6)

Country Link
JP (1) JP3611226B2 (zh)
KR (1) KR100425064B1 (zh)
CN (1) CN1161837C (zh)
MY (1) MY129438A (zh)
TW (1) TW360945B (zh)
WO (1) WO1998012742A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW388100B (en) 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
US5811346A (en) * 1997-04-14 1998-09-22 Vlsi Technology, Inc. Silicon corner rounding in shallow trench isolation process
WO1999044223A2 (en) * 1998-02-27 1999-09-02 Lsi Logic Corporation Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing
JP3917327B2 (ja) * 1999-06-01 2007-05-23 株式会社ルネサステクノロジ 半導体装置の製造方法及び装置
JP2004095886A (ja) 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US7539963B2 (en) * 2003-10-24 2009-05-26 Fujitsu Microelectronics Limited Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same
KR100584776B1 (ko) * 2004-03-05 2006-05-29 삼성전자주식회사 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63234534A (ja) * 1987-03-24 1988-09-29 Oki Electric Ind Co Ltd 半導体素子の製造方法
KR960006714B1 (ko) * 1990-05-28 1996-05-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
JP3208575B2 (ja) * 1991-08-16 2001-09-17 ソニー株式会社 半導体装置の製法
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication

Also Published As

Publication number Publication date
WO1998012742A1 (en) 1998-03-26
MY129438A (en) 2007-04-30
TW360945B (en) 1999-06-11
CN1231064A (zh) 1999-10-06
JPH1092919A (ja) 1998-04-10
KR20000036123A (ko) 2000-06-26
JP3611226B2 (ja) 2005-01-19
KR100425064B1 (ko) 2004-03-30

Similar Documents

Publication Publication Date Title
CN1177357C (zh) 具有最小覆盖电容的金属氧化物半导体场效应晶体管
CN1534758A (zh) 半导体器件的制造方法
CN1282243C (zh) 具有铜布线的半导体器件
CN1173394C (zh) 制造半导体集成电路器件的方法
CN1145208C (zh) 半导体装置的制造方法和半导体装置
CN1208823C (zh) 浅沟隔离半导体及其制造
US7999328B2 (en) Isolation trench having first and second trench areas of different widths
CN1189947C (zh) 半导体器件及其制造方法
CN1181534C (zh) 半导体装置的制造方法
CN1725507A (zh) 半导体装置及其制造方法
CN1725515A (zh) 具有重叠栅电极的半导体器件及其制造方法
CN1713386A (zh) 非易失性半导体存储器件及其制造方法
CN1881590A (zh) 半导体器件和半导体器件的制造方法
CN1855548A (zh) 半导体存储器件及其制造方法
CN1779916A (zh) 制造半导体器件的方法
CN1812107A (zh) 半导体器件和半导体器件的制造方法
CN1424761A (zh) 半导体装置及其制造方法
CN1212454A (zh) 高可靠性的槽式电容器型存储器单元
CN1613151A (zh) 半导体器件及其制造方法
CN1622310A (zh) 具有沟道隔离结构的半导体装置及其制造方法
CN1310304C (zh) 半导体器件及其制造方法
CN1161837C (zh) 半导体器件及其制造方法
CN1870231A (zh) 制造具有钨栅电极的半导体器件的方法
CN100352036C (zh) 半导体器件及其制造方法
CN1532916A (zh) 设有电容器的半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040811

Termination date: 20100916