CN1713386A - 非易失性半导体存储器件及其制造方法 - Google Patents

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Abstract

提供一种非易失性半导体存储器件，该非易失性半导体存储器件包括：栅电极部分，该栅电极部分由通过隧道绝缘膜在第一导电类型的半导体衬底的主面上形成的浮栅电极、在浮栅电极上形成并由两种或更多种类型的高介电材料形成的三层或更多层的层叠结构膜形成的电极间绝缘膜、和通过电极间绝缘膜在浮栅电极上形成的控制栅电极构成；和第二导电类型的源区和漏区，该源区和漏区在衬底的主面上形成，使得在源区和漏区之间配置栅电极部分。

Description

非易失性半导体存储器件及其制造方法
(对相关申请的交叉引用)
本申请基于在2004年6月15日提交的在先的日本专利申请No.2004-177191，并要求其作为优先权，在此引用其全部内容作为参考。
技术领域
本发明涉及一种非易失性半导体存储器件及其制造方法。更加具体而言，本发明涉及一种改进浮栅电极和控制栅电极在顶端相互层叠的层叠栅构造中的隧道绝缘膜和电极间绝缘膜的非易失性半导体存储器件和非易失性半导体存储器件的制造方法。
背景技术
具有层叠栅构造(stacked gate configuration)的MOS结构已被用于NAND非易失性半导体存储器件中的存储单元。具有层叠栅构造的MOS结构是这样一种结构，即，通过隧道绝缘膜在半导体衬底上形成浮栅电极(floating gate electrode)，并通过电极间绝缘膜(或互聚(interpoly)绝缘膜)在浮栅电极上形成控制栅电极。在这种类型的存储单元中，为了得到浮栅电极与控制电极的电容比，已将介电常数(permittivity)比氧化硅膜高的SiO2/SiN/SiO2膜(以下称为ONO膜)用作互聚绝缘膜(参见日本专利申请公开公报No.6-151830)。
随着存储单元的小型化，已开始试验将介电常数比ONO膜高的材料用作互聚绝缘膜。在高介电膜中，氧化铝(Al2O3)膜特别具有较高的热稳定性，因此不易与多晶硅发生反应。因此，氧化铝膜与NAND半导体元件的制造工序具有良好的兼容性，在不久的将来是用于隧道绝缘膜和互聚绝缘膜的有开发前景的膜(参见日本专利申请公开公报No.2002-539637)。
但是，当将氧化铝膜用作互聚绝缘膜时，出现以下问题：当将较高的电场施加到互聚绝缘膜时，不能将泄漏程度(leakage level)抑制在存储器保持特性以下。
发明内容
根据本发明的第一方面，提供一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
通过隧道绝缘膜在第一导电类型的半导体衬底的主面上形成的浮栅电极；
在浮栅电极上形成并由由两种或更多种类型的高介电材料形成的三层或更多层的层叠结构膜形成的电极间绝缘膜；和
通过电极间绝缘膜在浮栅电极上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在衬底的主面上形成，使得在源区和漏区之间配置栅电极部分。
根据本发明的第二方面，提供一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
在第一导电类型的半导体衬底的主面上形成并由两种或更多种类型的高介电材料的三层或更多层的层叠结构膜形成的隧道绝缘膜；
在隧道绝缘膜上形成的浮栅电极；和
通过电极间绝缘膜在浮栅电极上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在衬底的主面上形成，使得在源区和漏区之间配置栅电极部分。
根据本发明的第三方面，提供一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
通过隧道绝缘膜在第一导电类型的半导体衬底的主面上形成的浮栅电极；
由包含沿膜厚方向连续变化且对称分布的至少两种类型的金属元素和氧(O)的高介电膜形成的电极间绝缘膜；和
在电极间绝缘膜上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在衬底的主面上形成，使得在源区和漏区之间配置栅电极部分。
根据本发明的第四方面，提供一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
在第一导电类型的半导体衬底的主面上形成并由包含沿膜厚方向连续变化且对称分布的至少两种类型的金属元素和氧(O)的高介电膜形成的隧道绝缘膜；
在隧道绝缘膜上形成的浮栅电极；和
通过电极间绝缘膜在浮栅电极上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在衬底的主面上形成，使得在源区和漏区之间配置栅电极部分。
附图说明
图1是用于解释各种类型的绝缘膜的介电常数和势垒高度之间的关系的特性图；
图2是用于表示为了各类绝缘膜的计算得到的电压-电流特性的特性图；
图3A-3C用于解释将正电场和负电场施加到绝缘膜的两层结构时的带结构；
图4A-4C用于解释将正电场和负电场施加到绝缘膜的三层结构时的带结构；
图5是表示在氧化铝膜和氧化铪膜的两层结构的情况下的负电场电压-电流特性的特性图；
图6是表示在氧化铝膜和氧化铪膜的两层结构的情况下的氧化铝膜的比例和泄漏电流之间的关系的特性图；
图7是表示在氧化铝膜和氧化铪膜的两层结构的情况下的正电场电压-电流特性的特性图；
图8是表示在氧化铝膜和氧化铪膜的两层结构的情况下的氧化铝膜的比例和泄漏电流之间的关系的特性图；
图9是表示在氧化铝膜/氧化铪膜/氧化铝膜的三层结构的情况下的电压-电流特性的特性图；
图10是表示在氧化铝膜/氧化铪膜/氧化铝膜的三层结构的情况下的氧化铝膜的比例和泄漏电流之间的关系的特性图；
图11是表示在氧化铪膜/氧化铝膜/氧化铪膜的三层结构的情况下的电压-电流特性的特性图；
图12是表示在氧化铪膜/氧化铝膜/氧化铪膜的三层结构的情况下的氧化铝膜的比例和泄漏电流之间的关系的特性图；
图13是表示根据本发明的第一实施例的非易失性半导体存储器件的示意构造的断面图；
图14A-14D是用于解释第一实施例的非易失性半导体存储器件的制造步骤的断面图；
图15是示意性表示用于沉积高介电膜的溅射装置的构造的示意图；
图16是用于解释根据本发明的第二实施例的非易失性半导体存储器件的毫微层叠一起的氧化铝膜和氧化铪膜的断面图；
图17是表示用于解释第二实施例的非易失性半导体存储器件的、沉积氧化铝膜和氧化铪膜特定次数的例子的断面图；
图18是表示用于解释本发明的第三实施例的非易失性半导体存储器件的、关于膜厚方向形成铝和铪的对称成分的例子的断面图；
图19表示用作互聚绝缘膜的高介电膜中的泄漏电流的估算结果；
图20表示在氧化铪膜的单层的情况下的晶体结构的断面的显微照片；以及
图21表示在氧化铪膜/氧化铝膜/氧化铪膜的三层结构的情况下的晶体结构的断面的显微照片。
具体实施方式
在解释本发明的实施例之前，对本发明的基本原理进行解释。在以下的解释中，介电常数是指相对介电常数。泄漏电流较小意思是泄漏电流的绝对值较小。
本发明的发明人通过使用介电常数较高的氧化铪膜代替常规的氧化铝膜制成了存储单元。在这种情况下，由于氧化铪膜具有较高的介电常数，因此理论上可以抑制泄漏电流。但事实上，泄漏电流增加，并且，发现氧化铪膜不能用作互聚绝缘膜。虽然泄漏电流增加的原因不清楚，但可以认为，氧化铪膜中的缺陷中流动的泄漏电流和由氧化铪膜的结晶导致的表面粗糙性与泄漏电流的增加有关。
如上所述，已发现，即使当将氧化铝膜用作具有层叠栅构造的存储单元的互聚绝缘膜时，也会出现以下问题：不能充分降低互聚绝缘膜所需的高电场中的泄漏电流。在单个氧化铪膜中，在计算中即使在低电场和高电场中也应抑制泄漏电流。但事实上，泄漏电流通过氧化铪膜中的缺陷产生，并且，表面上由由结晶导致的表面粗糙性导致的泄漏电流出现。因此，发现存在这样一种问题，即，即使当使用单个氧化铪膜时，也不能将其用作互聚绝缘膜。
为了克服这些问题，发明人进行了研究并得到以下知识，由此完成本发明。
当将高介电膜用作互聚绝缘膜时，在元件的程序操作过程中，施加非常高的电场。当施加这样的高电场时，必须将互聚绝缘层中流动的泄漏电流抑制到隧道绝缘膜中流动的泄漏电流的十分之一或更低。例如，当隧道绝缘膜的膜厚为0.75nm且隧道绝缘膜与互聚绝缘膜的耦合比是0.58时，施加到互聚绝缘膜的电场高达18MV/cm。此时互聚绝缘膜中的容许泄漏电流为约1×10-6A/cm2。
在保持(retain)存储器的过程中，必须抑制在控制栅电极中聚集的电子以泄漏电流的形式流入互聚绝缘膜。特别地，例如，在如上所述的相同的器件条件下，当施加到互聚绝缘膜的电场为4MV/cm时，要求互聚绝缘膜的泄漏程度等于或低于1×10-16A/cm2。当擦除元件时，施加负的高电场(-16MV/cm)。此时，必须将流入互聚绝缘膜中流动的泄漏电流抑制到1×10-6A/cm2或更低。
如上所述，在非易失性半导体存储器件中所用的互聚绝缘膜中，不但要降低各正负高电场中的泄漏电流，还要降低低电场中的泄漏电流。类似地，在隧道绝缘膜中，不但要降低各正负高电场中的泄漏电流，还要降低低电场中的泄漏电流。
一般地，高介电膜中流动的泄漏电流对于电场的依赖性由所选的高介电常数材料的势垒(barrier)高度和介电常数确定。势垒高度和介电常数的关系是，介电常数越高，则势垒高度倾向于越小。
如图1所示，氧化硅膜(SiO2)的介电常数为3.9，势垒高度为3.2eV。与此相比，已报道，氮化硅膜(SiN)的介电常数为8，势垒高度为2.1eV；氧化铝膜(Al2O3)的介电常数为9-11，势垒高度为2.0-2.5eV；氧化铪膜(HfO2)的介电常数为25，势垒高度为1.0-1.5eV；氧化钽膜(Ta2O5)的介电常数为28，势垒高度为0.2eV。
虽然没有示出，但已报道，氧化钇膜(Y2O3)的介电常数为15，势垒高度为2.3eV；氧化锆膜(ZrO2)的介电常数为25，势垒高度为1.4eV；氧化钛膜(TiO2)的介电常数为80，势垒高度为0.2eV；氧化镧膜(La2O5)的介电常数为30，势垒高度为2.3eV。
如果介电常数较高，那么，当氧化物膜等同膜厚恒定时，物理膜厚变得较大，结果使泄漏电流降低。另一方面，如果介电常数较高，则势垒高度降低。当势垒高度变小时，从比费米能级更高的能级隧穿的可能性或电子越过势垒并流入导体的可能性变大，结果隧道电流密度增加。即，膜中流动的泄漏电流由由较高的介电常数导致的泄漏电流的降低和由较低的势垒高度导致的泄漏电流的增加确定。
为了估算使用各上述材料时流动的泄漏电流，通过使用采用WKB近似的理论计算方法，计算直隧道电流(direct tunnel current)和福勒-诺德海姆(FN)隧道电流中的泄漏电流。计算结果与互聚绝缘膜所允许的泄漏程度的比较结果如图2所示。
在计算中，假定氧化物膜等同膜厚为7nm，有效质量为0.46m，温度为85℃。圆点标识的三个点表示互聚绝缘膜允许的泄漏程度。将这三个点与计算结果相比，可以看出，当将氧化铝膜用作互聚绝缘膜时，在低电场(4MV/cm)区中，泄漏电流被抑制在允许的泄漏程度以下，即，低于所需的存储器保持特性。但是，在高电场(18MV/cm)区中，在写操作中不能将泄漏电流抑制在允许的泄漏程度以下。实际上，试验测得的氧化铝膜的泄漏电流特性与计算结果十分一致。
另一方面，当将氧化铪膜用作互聚绝缘膜时，由于其介电常数比氧化铝膜高，因此可以将其物理膜厚度制成比氧化铝膜大。从计算结果可以看出，在高电场(18MV/cm)中，可以有效地将泄漏电流抑制在写操作中所需的泄漏程度以下。在低电场(4MV/cm)区中，泄漏电流也大致处于所需的泄漏程度。
但是，仅使用氧化铪膜实际进行的测量的结果表明，泄漏电流增加几个数量级。其原因似乎在于，除了在计算中假定的隧道泄漏电流外，泄漏电流还通过缺陷流动。并且，可以想到，在膜形成后，作为热处理的结果出现结晶，并且，大晶粒生长，导致表面粗糙，由于在晶界上出现电场集中，因此这种表面粗糙性可使泄漏电流增加。因此，不可能仅将氧化铪膜施加到互聚绝缘膜上。
并且，发明人进行的试验表明，由于以下原因，两种类型的介电膜的两层结构不充分的。在两层结构的情况下，当从介电常数较高的膜注入电子时，可以抑制泄漏电流。但是，当从介电常数较低的膜注入电子时，不能抑制泄漏电流。这是因为，将高电场施加到低介电常数膜上，并且，电子隧穿(tunnel through)低介电常数膜的三角电位(triangular potential)，这使电流直接流入两层互聚绝缘膜，而不受高介电常数膜的影响。
图3A-3C表示示意性地解释上述概念的带图。由于在写操作和擦除操作中将正的和负的高电场施加到互聚绝缘膜，因此必须抑制正的和负的泄漏特性。但是，在两层结构中，由于泄漏电流在正电场和负电场中的一个中总可以增加，因此抑制泄漏电流的效果不充分。
特别地，假定在控制栅(CG)和浮栅(FG)之间放置绝缘膜(I1)和绝缘膜(I2)。当CG侧是负(-)时，如图3A所示通过I1和I2的势垒抑制泄漏电流。当CG侧是正(+)并低于低电场时，如图3B中所示通过I1和I2抑制泄漏电流。但是，当CG侧是正(+)并低于高电场时，如图3C所示I2没有起势垒的作用。因此，当CG侧是正(+)并低于高电场时，不能得到两层结构的优点。
为了克服这个问题，发明人想到将使用两种或更多种类型的高介电膜并具有三层或更多层的层叠结构的高介电层叠结构用作互聚绝缘膜。该结构由高介电膜A、B和C的层叠层构成。高介电膜A、B、C的介电常数分别是ε1、ε2、ε3，势垒高度是1、2、3，氧化物膜等同膜厚是EOT1、EOT2、EOT3。高介电膜A的材料与高介电膜C相同。因此，ε1＝ε3，1＝3，EOT1＝EOT3。
图4A-4C示意地表示这种情况下的带图。在三层结构的情况下，期望泄漏电流在正电场和负电场中都得到抑制。特别地，当CG侧是负(-)时，如图4A所示由势垒I3以及势垒I1和I2抑制泄漏电流。当CG侧是正(+)并低于低电场时，如图4B所示由I3以及I1和I2抑制泄漏电流。当CG侧是(+)并低于高电场时，如图4C所示I1和I3起势垒的作用，这样产生抑制泄漏电流的效果。这里，使I1等于I3，可以实现关于厚膜方向对称的绝缘膜结构，使得不管CG侧是正(+)还是负(-)，都可以用相同的势垒结构有效地抑制泄漏电流。
作为具体例子，图5-8示出使用氧化铝膜和氧化铪膜时正电场和负磁场中的膜中的泄漏电流的计算结果。氧化铪膜被用作下层，氧化铝膜被用作上层。然后，当上层上的栅电极是正和负时，进行计算。该膜的介电常数和势垒高度与上面解释的膜相同。在计算中，使用的有效质量为0.46，温度为85℃。总的氧化物膜等同膜厚固定为7nm。图5和图6表示将负(-)电场施加到CG侧的情况。图7和图8表示将正(-)电场施加到CG侧的情况。图5和图7以氧化铝的成分(0-100％)的形式表示栅电场中的泄漏电流。图6和图8在横坐标上表示氧化铝等同膜厚所占的总的等同膜厚(7nm)的百分比。
从图6的结果可以看出，当将负电场施加到CG侧(栅-)时，在90％或更低的氧化铝膜的情况下可以实现所需的泄漏程度。相反，从图8的结果可以看出，当将正电场施加到CG侧(栅+)时，只有氧化铝膜在总的膜厚中的百分比是百分之几或更低时，才可以抑制泄漏电流，因此泄漏电流取决于电场是正还是负。上层和下层互换的情况对应于电场的方向互换的情况。
图9-12表示在三层层叠结构的情况下的计算结果。图9和图10表示氧化铪膜垂直地夹在氧化铝膜之间的情况。相反，图11和图12表示在假定上层的膜厚和下层的膜厚恒定时氧化铝膜垂直地夹在氧化铪膜之间的情况。在这种情况下，总的氧化物膜等同膜厚也固定为7nm。
从这些图中可以看出，当铪垂直地夹在氧化铝膜之间时，仅当总的上下氧化铝膜是7％或更低时，泄漏电流才满足要求。另一方面，当氧化铝膜垂直地夹在氧化铪膜之间时，仅当氧化铝膜的百分比是70％或更低时，泄漏电流才满足要求。
如上所述，即使使用泄漏电流在正电场或负电场中增加的两种类型的膜的组合，也可以通过使用三层结构，抑制正电场和负电场的每一个中的泄漏电流。即，可以组合一个膜的较高的介电常数和另一个膜的较高的势垒高度，即，两个膜的优点。另外，两种或更多种类型的膜的层叠层膜使得不仅可以抑制氧化铪膜中出现结晶(crystallization)，也可以抑制由结晶导致的泄漏电流。并且，可抑制泄漏电流的成分的区域根据三层结构中的组合而不同。从这一点上可以看出，存在三层的最佳膜厚比的最佳条件范围。
为了通过增加物理膜厚降低泄漏电流，第一和第二高介电膜厚必须具有8或更高的介电常数。从组合一个膜的较高的介电常数和另一个膜的较高的势垒高度即两个膜的优点的角度，要求第一高介电膜应具有相对较高的势垒高度，且第二高介电膜应具有比第一高介电膜足够高的介电常数，虽然其势垒高度可能会较低。
以下，用本发明的实施例详细解释本发明。
(第一实施例)
图13是示意地表示根据本发明的第一实施例的非易失性半导体存储器件的构造的断面图。
在p型Si衬底10上，通过热氧化通过隧道氧化物膜(或隧道绝缘膜11形成由多晶硅制成的浮栅电极12。然后，在浮栅电极12上，通过互聚绝缘膜(或电极间绝缘膜)13形成由多晶硅制成的控制栅电极14。这里，互聚绝缘膜13具有在氧化铝膜(Al2O3)13a、13c之间夹有氧化铪膜(HfO2)13b的三层结构。氧化铪膜13b的膜厚是30nm，各氧化铝膜13a、13c是1nm。
图14A-14D是用于解释第一实施例的非易失性半导体存储器件的制造步骤的断面图。图14A-14C表示沿隧道宽度方向的MOSFET的断面图，图14D表示沿隧道长度方向的MOSFET的断面图。该图基于假定NAND单元由串联的多个存储单元构成。另外，使用溅射方法作为形成多个高介电膜的方法。
首先，如图14A所示，在p型Si衬底10的主面上形成隧道氧化物膜11、形成浮栅电极12的多晶硅膜、SiN膜21、TEOS膜22。然后，用光致抗蚀剂图案23作为掩模，选择性地蚀刻膜22、21、12、11。在该步骤中，蚀刻多晶硅膜，以沿字线方向在相邻的各单元之间分开浮栅电极12。
特别地，当在Si衬底10的表面上形成厚度为7.3nm的隧道氧化物膜11后，通过CVD技术在隧道氧化物膜11上形成厚度为60nm的形成浮栅电极12的多晶硅膜12。然后，在多晶硅膜上，通过LPCVD技术形成厚度为150nm的SiN膜21。在SiN膜上，使用TEOS通过LPCVD技术沉积厚度为150nm的SiO2膜22，然后进行热处理。然后，在SiO2膜22上，形成光致抗蚀剂图案23。
然后，用光致抗蚀剂图案23作为掩模，通过反应离子蚀刻蚀刻SiO2膜22。然后，用SiO2膜22作为掩模，通过反应离子蚀刻蚀刻SiN膜21。然后，用SiN膜21作为掩模，通过反应离子蚀刻蚀刻形成浮栅电极12的多晶硅膜。然后，通过反应离子蚀刻蚀刻隧道氧化物膜11。
然后，如图14B所示，在用SiN膜21作为掩模选择性地蚀刻衬底10从而制成元件隔离槽后，形成SiO2膜24，使得其被埋入槽中。更加具体而言，在通过CVD技术在衬底的整个表面上沉积SiO2膜24后，通过CMP技术蚀刻SiO2膜24，直到露出SiN膜21的表面。然后，通过湿蚀刻去除SiN膜21。
然后，如图14C所示，通过后面解释的溅射方法，沉积三层互聚绝缘膜13。在互聚绝缘膜13上，沉积厚度为200nm的形成控制栅电极14的多晶硅膜。
然后，如图14D所示，使用掩模(未示出)，将制成控制栅电极14的多晶硅膜和浮栅电极12选择性地蚀刻为字线图案。然后，用例如40KeV的加速电压将磷以2×1015cm-2的剂量离子注入到Si衬底10中，由此形成高杂质浓度n+型源漏区15。这样完成了NAND非易失性存储单元。
在第一实施例中，按以下步骤形成互聚绝缘膜13。首先，要抑制低介电常数界面层的生长，进行稀释氢氟酸抛光的预处理。然后，根据条件，在表面上蒸镀诸如铝(Al)、氮化钛(TiN)、钼(Mo)或钨(W)的金属。
然后，使用如图15中所示的溅射装置，通过溅射技术在预处理的衬底上形成互聚绝缘膜。特别地，将表面上沉积作为浮栅电极的多晶硅膜的试样(specimen)31引入溅射装置的室32内，并将其定位在环形灯加热器33之上。放置多个靶(target)34、35，使其到试样31的倾角为45°，同时对其进行设置。例如，使用氧化铝膜作为靶34，使用氧化铪膜作为靶35。
在本实施例中，当使用氧化铝膜靶和氧化铪膜靶时，可以通过使用诸如铝靶或铪靶的金属靶的溅射方法和氧的氧化反应，形成各个膜。另外，可以通过使用预合金化的一种或更多种类型的HfAlOx靶，形成各个膜。作为替代方案，可以在氧气气氛中形成各个膜。
并且，可以在使用单个靶形成膜的过程中控制环境气体流速，形成具有不同成分的层叠结构。并且，除了具有三种或更多种类型的不同成分的层叠结构，可以形成成分连续变化的膜结构。
图19表示用作在第一实施例中形成的互聚绝缘膜的高介电膜中的泄漏电流的估算结果。图19还表示氧化铝膜和氧化铪膜的两层结构。从图19可以看出，在两层结构的情况下，在负电场中泄漏电流得到抑制，但在正电场中泄漏电流急剧增加。相反，当形成具有三层结构的互聚绝缘膜时，不管电场是正还是负，泄漏电流都得到抑制。
并且，验证了使用层叠结构使氧化铪膜的结晶温度升高，这样抑制了结晶。图20和21表示这些效果。图20表示氧化铪膜的单层结构的断面的显微照片。图21表示氧化铝膜/氧化铪膜/氧化铝膜的三层结构的断面的显微照片。在氧化铪膜的单层的情况下，观察到如图20所示的由结晶导致的表面粗糙现象。但是，如图21所示，使用氧化铝膜的三层层叠结构明显抑制了表面粗糙现象。
在铪浓度梯度和铝浓度梯度对称的膜的情况下，也验证了：在正电场和负电场中该膜中的泄漏电流都得到抑制，并且结晶温度升高。
根据第一实施例，在具有层叠栅构造的非易失性半导体存储器件中，形成互聚绝缘膜，以使其具有氧化铝膜和氧化铪膜的层叠结构，即，由氧化铪膜夹在氧化铝膜之间构成的三层结构。该三层结构使得可以组合氧化铪膜的较高的介电常数和氧化铝膜的较高的势垒高度，即，组合两种膜的优点。这使得在正的和负的高电场中都使泄漏电流降低，并使在从低电场到高电场的较宽的高电场区中，都使泄漏电流得到抑制，在单个高介电膜中这是很困难的。结果，可以有助于实现具有良好的漏特性并可以应付将来的小型化的高可靠性的非易失性半导体存储器件。
并且，在第一实施例中，在氧化铝膜13a、13b之间夹有氧化铪膜13b，并且在互聚绝缘膜13的顶端和底端与多晶硅电极12、14接触的部分由氧化铝膜制成。因此，互聚绝缘膜13不会与多晶硅电极12、14发生反应。另外，互聚绝缘膜13中的氧化铝膜的总的膜厚的百分比为约6％，满足产生充分的泄漏电流降低效果的图8中所示的7％或更低的条件。
(第二实施例)
在第一实施例中，通过使用溅射装置形成互聚绝缘膜，但也可以以类似的方式用ALD装置形成互聚绝缘膜。
在本发明的第二实施例中，可以如图16所示形成这样一种多层结构，即，在浮栅电极12上，通过在原子层水平重复膜形成和氧化工艺，交替沉积氧化铝膜61和氧化铪膜62。
并且，如图17所示，当在原子层水平重复膜形成和氧化工艺时，沉积氧化铝膜61特定的次数，然后沉积氧化铪膜62特定的次数，然后沉积氧化铝膜61特定的次数。作为这些沉积过程的结果，基本形成三层层叠结构。
即使具有这种构造，也可以组合氧化铪膜62的较高的介电常数和氧化铝膜61的较高的势垒高度，即，组合两种膜的优点，由此产生与第一实施例相同的效果。
(第三实施例)
在第一和第二实施例中，互聚绝缘膜具有层叠结构，但可以使用成分连续变化的膜作为互聚绝缘膜。
特别地，如图18所示，通过使用ALD装置，以特定的比例形成氧化铝膜和氧化铪膜。在形成膜的过程中改变铝(Al)与铪(Hf)的比，这使得可以连续变化沿膜厚方向的膜中的浓度。特别地，通过使用ALD装置在原子水平形成该膜，这样实现成分基本连续变化的HfAlOx膜63。另外，使用CVD装置可以形成类似的互聚绝缘膜。
即使使用这种构造，也可以组合氧化铪膜的较高的介电常数和氧化铝膜的较高的势垒高度，即，组合两种膜的优点，由此产生与第一
实施例相同的效果。
由发明人进行的试验表明，如果浮栅电极12和控制栅电极14的各界面上的铝浓度是70％或更高，并且HfAlOx膜63中的平均铪浓度是30％或更高，则得到良好的泄漏电流特性。
(变更方式)
本发明不限于以上实施例。在这些实施例中，在氧化铝膜之间夹有氧化铪膜，但可以在氧化铪膜之间夹有氧化铝膜。在这种情况下，如图12所示，氧化铝膜的膜厚百分比可以较大为70％或更低，这样更容易增加设计余量。
在这些实施例中，形成具有层叠结构或允许成分连续变化的电极间绝缘膜，但可以代替栅间绝缘膜形成具有这种构造的隧道绝缘膜。隧道绝缘膜可以形成为，具有三层或更多层的层叠结构或具有与膜厚方向对称的膜内浓度梯度的结构，这些结构产生与上述实施例相同的效果。并且，电极间绝缘膜和隧道绝缘膜都可以形成为具有层叠结构或允许其成分连续变化。使用这种膜，可望得到更好的泄漏电流降低效果。当将本发明的层叠层膜同时应用于电极间绝缘膜和隧道绝缘膜时，隧道绝缘膜应具有通过在介电常数的基础上将膜厚转换为氧化硅膜的膜厚得到的6nm或更薄的等同膜厚，并且，电极间绝缘膜应具有通过在介电常数的基础上将膜厚转换为氧化硅膜的膜厚得到的10nm或更薄的等同膜厚。
并且，构成电极间绝缘膜或隧道绝缘膜的层叠结构膜不限于氧化铝膜或氧化铪膜。例如，可以使用氧化钇膜、氧化锆膜、氧化钽膜、氧化钛膜或氧化镧膜。并且，本发明不限于两种类型的这种高介电膜。例如，可以在顶端相互层叠三种或更多种类型的高介电膜。
另外，当连续改变高介电膜的成分时，构成该膜的元素不限于第三实施例中所述的材料。这些元素只须包含氧(O)和以下金属元素的至少两种：铝(Al)、铪(Hf)、钇(Y)、锆(Zr)、钽(Ta)、钛(Ti)、镧(La)和硅(Si)。
本领域技术人员产很容易想到其它优点和变更方式。因此，更宽方面的本发明不限于这里给出和说明的特定细节和典型的实施例。因此，在不背离由所附的权利要求书和它们的等同物规定的一般发明概念的精神或范围的情况下，可以进行各种修改。

Claims (22)

1.一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
通过隧道绝缘膜在第一导电类型的半导体衬底的主面上形成的浮栅电极；
在所述浮栅电极上形成并由由两种或更多种类型的高介电材料形成的三层或更多层的层叠结构膜形成的电极间绝缘膜；和
通过所述电极间绝缘膜在所述浮栅电极上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在所述衬底的所述主面上形成，所述栅电极部分设置在所述源区和漏区之间。
2.根据权利要求1的非易失性半导体存储器件，其中，所述层叠结构膜由至少一个介电常数为8或更高的第一高介电膜和至少一个介电常数比所述第一高介电膜高且势垒高度比所述第一高介电膜低的第二高介电膜的层叠膜形成。
3.根据权利要求2的非易失性半导体存储器件，其中，所述层叠结构膜具有所述第一高介电膜夹在均由所述第二高介电膜形成的两个第二高介电膜之间的结构。
4.根据权利要求2的非易失性半导体存储器件，其中，所述层叠结构膜具有所述第二高介电膜夹在均由所述第一高介电膜形成的两个第一高介电膜之间的结构。
5.根据权利要求1的非易失性半导体存储器件，其中，所述层叠结构膜由氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化钽膜、氧化钛膜和氧化镧膜中的至少两个的层叠膜形成。
6.根据权利要求1的非易失性半导体存储器件，其中，所述层叠结构膜具有氧化铝膜夹在氧化铪膜之间的层叠结构。
7.根据权利要求6的非易失性半导体存储器件，其中，所述氧化铝膜的厚度为整个膜厚的70％或更低。
8.根据权利要求1的非易失性半导体存储器件，其中，所述层叠结构膜具有氧化铪膜夹在氧化铝膜之间的层叠结构。
9.根据权利要求8的非易失性半导体存储器件，其中，所述氧化铝膜的总体膜厚为所述层叠结构膜的整个膜厚的7％或更低。
10.一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
在第一导电类型的半导体衬底的主面上形成并由两种或更多种类型的高介电材料的三层或更多层的层叠结构膜形成的隧道绝缘膜；
在所述隧道绝缘膜上形成的浮栅电极；和
通过电极间绝缘膜在浮栅电极上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在所述衬底的所述主面上形成，所述栅电极部分设置在所述源区和漏区之间。
11.根据权利要求10的非易失性半导体存储器件，其中，所述层叠结构膜由至少一个介电常数为8或更高的第一高介电膜和至少一个介电常数比所述第一高介电膜高且势垒高度比所述第一高介电膜低的第二高介电膜的层叠膜形成。
12.根据权利要求11的非易失性半导体存储器件，其中，所述层叠结构膜具有所述第一高介电膜夹在均由所述第二高介电膜形成的两个第二高介电膜之间的结构。
13.根据权利要求11的非易失性半导体存储器件，其中，所述层叠结构膜具有所述第二高介电膜夹在均由所述第一高介电膜形成的两个第一高介电膜之间的结构。
14.根据权利要求10的非易失性半导体存储器件，其中，所述层叠结构膜由氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化钽膜、氧化钛膜和氧化镧膜中的至少两个的层叠膜形成。
15.根据权利要求10的非易失性半导体存储器件，其中，所述层叠结构膜具有氧化铝膜夹在氧化铪膜之间的层叠结构。
16.根据权利要求15的非易失性半导体存储器件，其中，所述氧化铝膜的厚度为整个膜厚的70％或更低。
17.根据权利要求10的非易失性半导体存储器件，其中，所述层叠结构膜具有氧化铪膜夹在氧化铝膜之间的层叠结构。
18.根据权利要求17的非易失性半导体存储器件，其中，所述氧化铝膜的总体膜厚为所述层叠结构膜的整个膜厚的7％或更低。
19.一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
通过隧道绝缘膜在第一导电类型的半导体衬底的主面上形成的浮栅电极；
由包含沿膜厚方向连续变化并对称分布的至少两种类型的金属元素和氧(O)的高介电膜形成的电极间绝缘膜；和
在所述电极间绝缘膜上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在所述衬底的所述主面上形成，所述栅电极部分设置在所述源区和漏区之间。
20.根据权利要求19的非易失性半导体存储器件，其中，所述高介电膜包含选自铝(Al)、铪(Hf)、钇(Y)、锆(Zr)、钽(Ta)、钛(Ti)、镧(La)和硅(Si)的至少两种的金属元素。
21.一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
栅电极部分，该栅电极部分包含：
在第一导电类型的半导体衬底的主面上形成并由包含沿膜厚方向连续变化并对称分布的至少两种类型的金属元素和氧(O)的高介电膜形成的隧道绝缘膜；
在所述隧道绝缘膜上形成的浮栅电极；和
通过电极间绝缘膜在所述浮栅电极上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在所述衬底的所述主面上形成，所述栅电极部分设立在所述源区和漏区之间。
22.根据权利要求21的非易失性半导体存储器件，其中，所述高介电膜包含选自铝(Al)、铪(Hf)、钇(Y)、锆(Zr)、钽(Ta)、钛(Ti)、镧(La)和硅(Si)的至少两种的金属元素。
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