JP3357861B2 - Ｍｉｓ半導体装置及び不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ（Metal In
sulator Semiconductor ）半導体装置及び不揮発性半導
体記憶装置に関し、特に高誘電体膜と低誘電体膜とが積
層された絶縁層を有する半導体装置に関する。

【０００２】

【従来の技術】近年、ＬＳＩの高集積化・高速化のため
に素子の微細化が進んでおり、それに伴ってキャパシタ
或いはトランジスタの構成要素であるＭＯＳ構造におい
ては、シリコン酸化膜のさらなる薄膜化が要求されてい
る。しかし、シリコン酸化膜の膜厚が４ｎｍ以下になる
と、デバイスが動作する電場領域において電子がダイレ
クトトンネリングを起こすようになるので、リーク電流
が増大しデバイスの消費電力を増大させる等の問題を招
く。

【０００３】そのため、シリコン酸化膜に置き換わる次
世代のゲート絶縁膜が求められ、高誘電体膜が注目され
るようになった。その理由は、高誘電体膜がシリコン酸
化膜と同一のキャパシタンスをシリコン酸化膜よりも厚
い膜厚で得られることにある。電子が絶縁膜をトンネリ
ングする確率は絶縁膜の膜厚が厚くなるほど低くなるの
で、高誘電体膜からなるＭＩＳ構造を用いれば、トンネ
ル電流が低く抑えられると一般的に信じられている。

【０００４】図２７は、電圧を２Ｖ、換算膜厚を２．５
ｎｍに固定した場合における誘電率とトンネル電流密度
の関係を計算したものである。なお、本明細書でいう
「換算膜厚」とは、絶縁層或いは絶縁膜の厚さを、誘電
率に基づいてシリコン酸化膜の厚さに換算した値であ
る。この計算をするためには誘電率とバリアハイトを結
ぶ関係式を必要とするが、ここでは図２８の実線で近似
したものを使用した。絶縁膜にかかる電圧は２Ｖ、換算
膜厚は２．５ｎｍ、温度は３００Ｋに固定している。誘
電率が高くなるにつれてトンネル電流密度は低くなる
が、ある誘電率から再びトンネル電流密度は上昇する。

【０００５】この理由は、次の通りである。絶縁膜は誘
電率が高くなるにつれてバンドギャップが小さくなる傾
向にあるので、ゲート電極及びシリコン基板に対するバ
リアハイトが低くなる（図２８）。すると、室温におい
ても電子の熱励起成分により、フェルミ準位より高い準
位からトンネリングする確率やバリアを越えて絶縁膜中
の伝導帯に流れ込む確率が高くなり、トンネル電流密度
が増大する。

【０００６】このように、高誘電率の絶縁膜は室温にお
いて電子の熱励起成分により電流が増大することが本発
明者の検討により判ってきた。図２７の結果から、シリ
コン窒化膜のような低誘電率の絶縁膜ではカソードのフ
ェルミレベル近傍からのトンネル電流が支配的であり、
またチタン酸化物のような高誘電率の絶縁膜では電子の
熱励起成分による電流（熱励起電流）が支配的になり、
誘電率が１０から３０の絶縁膜が最もトンネル電流を低
く抑えられると予想される。なお、ここでいう誘電率と
は比誘電率を意味する。また、トンネル電流が低い（高
い）とは、トンネル電流の絶対値が低い（高い）ことを
意味する。

【０００７】そこで、従来までによく知られている誘電
率が異なる絶縁膜同士を積層にすることで、フェルミ準
位からの電流と熱励起電流の両方を抑えられる絶縁膜形
成の可能性が思いつく。

【０００８】図２９、３０は、シリコン酸化膜とシリコ
ン窒化膜とを積層構造にしたときに流れるトンネル電流
密度を計算したものである。積層膜全体の換算膜厚を
１．５ｎｍに固定した場合に、シリコン酸化膜とシリコ
ン窒化膜の膜厚の割合を変えている。ここで、シリコン
酸化膜とシリコン窒化膜の誘電率はそれぞれ３．９、
７．８、バリアハイトはそれぞれ３．２、２．１ｅＶで
ある。破線と実線は、それぞれ温度が０Ｋと３００Ｋの
ときのトンネル電流密度である。また、真空中における
電子の質量がｍのとき膜中をトンネリングしている電子
の有効質量は０．４６ｍとしている。

【０００９】図２９は、ｎ+ ポリシリコンゲート電極／
シリコン窒化膜／シリコン酸化膜／ｐ型シリコン基板構
造の絶縁層に負の電圧０．５Ｖをかけた場合に流れるト
ンネル電流密度と、シリコン窒化膜とシリコン酸化膜と
の合計の換算膜厚１．５ｎｍに占めるシリコン窒化膜の
換算膜厚との関係を表している。つまり、横軸が０ｎｍ
のときはシリコン窒化膜は無く、シリコン酸化膜は換算
膜厚１．５ｎｍ（実膜厚１．５ｎｍ）のときを表し、横
軸が１．５ｎｍのときはシリコン窒化膜は１．５ｎｍ
（実膜厚３ｎｍ）で、シリコン酸化膜は無いことを表し
ている。そして、横軸が０ｎｍと１．５ｎｍの間のとき
は、シリコン窒化膜とシリコン酸化膜の換算膜厚の合計
が１．５ｎｍのときに占めるシリコン窒化膜の換算膜厚
を表している。

【００１０】この図２９の条件の場合、シリコン窒化膜
とシリコン酸化膜の換算膜厚の割合を変化させたときの
トンネル電流は、温度によらずシリコン窒化膜単層の場
合が最も低くなる。図３０は、図２９と同様の膜構造に
おいてシリコン窒化膜とシリコン酸化膜を逆にした場合
であるが、図２９と同様にシリコン窒化膜単層の場合が
最もトンネル電流が低くなる。

【００１１】だが、シリコン酸化膜とシリコン窒化膜の
積層でも各単層膜より電流が低く抑えられる場合がある
ことが知られている。シリコン酸化膜とシリコン窒化膜
を積層にしてもカソードのフェルミ準位近傍からの電流
が支配的であるにも拘わらず、低誘電体膜同士の積層膜
が各単層膜より電流を抑制できる理由は、各膜の誘電率
及びバリアハイトが異なるので極性によりバリアが非対
称になるからである。この非対称バリアの特性により、
合計換算膜厚一定の条件において膜厚の割合を変化させ
たとき、電流が低く抑えられる膜厚の割合がある。だ
が、低く抑えられる電流値は小さく、またその効果は次
世代デバイスで使用すると考えられる電圧（１．５Ｖ以
下）よりも高い領域で生じる。低電圧になるにつれて、
非対称バリアの効果は少なくなり、シリコン酸化膜単層
とシリコン窒化膜単層の場合の電流値の中間に電流値が
近づくので、図２９及び図３０のように次世代デバイス
の動作電圧領域では、シリコン窒化膜単層が最も電流値
を抑制できることになる。つまり、低誘電率の絶縁膜同
士を積層にしても、次世代デバイスの動作電圧領域では
低誘電体膜のいずれか単層よりもトンネル電流を低くす
ることはできない。

【００１２】一方、チタン酸化膜のような高誘電体膜
と、さらに高誘電率の絶縁膜とを積層構造にしたものと
して、例えば特開平９−５１０７４号公報がある。この
例では、「いわゆるＭＩＭ（Metal Insulator Metal）
型又はＭＩＳ型のキャパシタ構造の誘電体層を、耐リー
ク特性の良い第１の誘電体膜と、この第１の誘電体膜上
に成膜され、より誘電率が高い第２の誘電体膜との２層
構造にする。好ましくは、第１の誘電体膜は、１０〜２
０ｎｍの膜厚で、酸化チタン又は酸化タンタルから構成
する。」とある。しかし、上述したように、高誘電体膜
はバンドギャップが小さいので室温においてさえ熱励起
電流により電流が増大すると考えられる。従って、チタ
ン酸化膜のような高誘電体膜とそれよりも誘電率の高い
絶縁膜を積層しても、熱励起電流の影響が問題となる。

【００１３】このように、低誘電率の絶縁膜同士の積層
構造ではフェルミ準位からの電流が抑えられず、高誘電
率の絶縁膜同士の積層構造では熱励起電流が抑えられな
いという問題がある。そこで、これらに替わる構造とし
て低誘電率の絶縁膜と高誘電率の絶縁膜を積層にするこ
とが考えられる。しかしながら、有限温度において問題
となると予想される熱励起電流を抑える目的で、絶縁膜
のバンドギャップ及び誘電率などの特性や膜厚の割合ま
でも考慮し構成された積層構造は現在まで提案されてい
ない。このため、上述のことを考慮せずに、低誘電率の
絶縁膜と高誘電率の絶縁膜を積層してＭＩＳ構造を作成
しても、熱励起電流或いはフェルミ準位近傍からの電流
が高くなり、それをデバイスに用いたとき消費電力が高
くなる等の問題を生じると考えられる。

【００１４】また、ＬＳＩの高集積化及び高速化に伴っ
て素子の微細化が進み、不揮発性記憶素子であるフラッ
シュメモリにおいてはトンネルシリコン酸化膜の薄膜化
が要求されている。しかし、フローティングゲートに電
荷を長時間保持するためには、ストレスリーク電流がな
いと仮定しても、トンネルシリコン酸化膜の膜厚は原理
的に６ｎｍ以下にできないと言われている。（日経マイ
クロデバイス１９９７年１月号） 例えば、０、２５μｍ世代のフラッシュメモリはフロー
ティングゲートに約２万個の電子を蓄えている。フラッ
シュメモリのテータは１０年間保存しなければならず、
そのためには８０％の電子が残らなければならい。これ
を電流密度に換算すると、トンネルシリコン酸化膜のリ
ーク電流を１０^-10 Ａ／ｃｍ² 以下に抑えねばならない
ことになる。データの保持のとき、或いは読み出しのと
きにトンネルシリコン酸化膜に加わる電圧は約３Ｖであ
ると考えられ、その場合にトンネル電流を１０^-15 Ａ／
ｃｍ² 以下にするには６ｎｍ以上のシリコン酸化膜が必
要になる。

【００１５】電源電圧を３Ｖより低くして薄膜化する方
法も考えられるが、３Ｖ以下ではシリコン酸化膜をダイ
レクトトンネル電流が流れるので、その領域では電圧を
低くしてもそれほど電流値を低くすることができない。
つまり、ただ単純に電源電圧を低くするだけでは、リー
ク電流を低くすることにあまり効果的な手段とは言えな
い。

【００１６】ダイレクトトンネル電流を抑制するため
に、シリコン酸化膜に替わるトンネル絶縁膜として高誘
電体膜の適用も考えられている。その理由は、前述した
ように、シリコン酸化膜と同じキャパシタンスが高誘電
体膜ではシリコン酸化膜よりも厚い膜厚で得られるの
で、ダイレクトトンネル電流が抑制できると信じられて
いるからである。確かに、フローティングゲートのフェ
ルミ準位から基板の方向に高誘電体膜をトンネリングす
る電子の確率はトンネル距離が長くなると低くなり、従
ってダイレクトトンネル電流は低く抑えられることにな
る。しかし、これは絶対零度においてのみ成り立つ仮定
である。実際には、有限温度において電子はフェルミ・
ディラック統計に従った分布をとり、場合によってはそ
の影響を考慮しなければならない。

【００１７】一般的に絶縁膜は、高誘電率になるとバン
ドギャップが小さくなる傾向にあり、従ってシリコン基
板に対するバリアハイトが低くなる傾向にある。バリア
ハイトが低くなると、室温においてさえ電子の熱励起成
分によって高誘電体膜のバリアを越えて流れる電流、い
わゆる熱励起電流が支配的になり、リーク電流値が高く
なることが発明者の検討により明らかになった。それゆ
え、高誘電体膜そのままではフラッシュメモリのトンネ
ル絶縁膜として適用が難しい。

【００１８】また、フラッシュメモリのトンネル絶縁膜
が６ｎｍよりも薄膜化できないと以下のことが問題にな
る。フローティングゲートに蓄えている約２万個の電子
をトンネル酸化膜から移動させるには、フラッシュメモ
リのデータ消去或いは書き込みに要する時間を約１００
ｍｓと仮定すると、１０^-4Ａ／ｃｍ² 以上の電流が必要
になる。トンネルシリコン酸化膜の膜厚が６ｎｍのと
き、基板とフローティングゲートの間にかかる電圧は６
Ｖ以上を必要とする。そして、基板とフローティングゲ
ートの間に６Ｖ以上の電圧を加えるには、カップリング
比を０．６とすると、基板とコントロールゲートとの間
には約１０Ｖ（＝６／０．６）という高電圧が要求され
る。

【００１９】このようにフラッシュメモリは、リーク電
流を低く抑えるためにトンネルシリコン酸化膜を６ｎｍ
以下に薄膜化できないという問題があり、薄膜化できな
いがゆえデータの消去及び書き込みのときに高電圧を要
するという問題、そして高集積化及び高速化を困難にす
るという問題がある。

【００２０】

【発明が解決しようとする課題】本発明は、上記事情を
考慮して成されたもので、有限温度における熱励起電流
とフェルミ準位近傍からの電流の両方を抑え、リーク電
流の低減をはかることができる、誘電率の高い絶縁膜と
誘電率の低い絶縁膜を積層した絶縁層を用いたＭＩＳ構
造の半導体装置を提供することを目的とする。

【００２１】本発明はまた、トンネル絶縁膜が換算膜厚
で６ｎｍよりも薄膜でありながら、リーク電流が極めて
低く抑えられるのでデータ保持特性に要求されているス
ペックを満たし、しかも従来よりも低電圧でテータ消去
及び書き込みが可能な不揮発性半導体記憶装置を提供す
ることを目的とする。

【００２２】

【課題を解決するための手段】本発明の第１の視点は、
半導体から実質的になる下地層と、前記下地層上に配設
された絶縁層と、前記絶縁層上に配設された電極と、を
具備し、前記下地層と前記電極との間に前記絶縁層が挟
まれるＭＩＳ半導体装置であって、前記絶縁層は積層さ
れた第１及び第２絶縁膜を具備し、前記第１絶縁膜は、
シリコン酸化物、シリコン酸窒化物、シリコン窒化物か
らなる群から選択された材料から実質的になり、前記第
２絶縁膜はチタン酸化物から実質的になることと、前記
絶縁層は誘電率に基づいてシリコン酸化物に換算した換
算膜厚が３ｎｍ以下で、且つ前記第１絶縁膜の実際の厚
さの前記第２絶縁膜の実際の厚さに対する実膜厚比が
０．００８８〜６．５の範囲にあるように設定されるこ
とと、を特徴とする。

【００２３】本発明の第２の視点は、第１の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５ｎｍ以下
で、前記実膜厚比が０．００８８〜１．５５の範囲にあ
ることを特徴とする。

【００２４】本発明の第３の視点は、第１の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５〜３ｎｍ
で、前記実膜厚比が０．０１４〜６．５の範囲にあるこ
とを特徴とする。

【００２５】本発明の第４の視点は、半導体から実質的
になる下地層と、前記下地層上に配設された絶縁層と、
前記絶縁層上に配設された電極と、を具備し、前記下地
層と前記電極との間に前記絶縁層が挟まれるＭＩＳ半導
体装置であって、前記絶縁層は積層された第１、第２及
び第３絶縁膜を具備すると共に前記第１及び第３絶縁膜
の間に前記第２絶縁膜が挟まれることと、前記第１及び
第３絶縁膜は、シリコン酸化物、シリコン酸窒化物、シ
リコン窒化物からなる群から選択された材料から実質的
になり、前記第２絶縁膜はチタン酸化物から実質的にな
ることと、前記絶縁層は誘電率に基づいてシリコン酸化
物に換算した換算膜厚が３ｎｍ以下で、且つ前記第１及
び第３絶縁膜の実際の厚さの合計値の前記第２絶縁膜の
実際の厚さに対する実膜厚比が０．００２〜５．９２の
範囲にあるように設定されることと、を特徴とする。

【００２６】本発明の第５の視点は、第４の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５ｎｍ以下
で、前記実膜厚比が０．００２〜０．６１の範囲にある
ことを特徴とする。

【００２７】本発明の第６の視点は、第４の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５〜３ｎｍ
で、前記実膜厚比が０．００２〜５．９２の範囲にある
ことを特徴とする。

【００２８】本発明の第７の視点は、半導体から実質的
になる下地層と、前記下地層上に配設された絶縁層と、
前記絶縁層上に配設された電極と、を具備し、前記下地
層と前記電極との間に前記絶縁層が挟まれるＭＩＳ半導
体装置であって、前記絶縁層は積層された第１、第２及
び第３絶縁膜を具備すると共に前記第１及び第３絶縁膜
の間に前記第２絶縁膜が挟まれることと、前記第１及び
第３絶縁膜はチタン酸化物から実質的になり、前記第２
絶縁膜は、シリコン酸化物、シリコン酸窒化物、シリコ
ン窒化物からなる群から選択された材料から実質的にな
ることと、前記絶縁層は誘電率に基づいてシリコン酸化
物に換算した換算膜厚が３ｎｍ以下で、且つ前記第２絶
縁膜の実際の厚さの前記第１及び第３絶縁膜の実際の厚
さの合計値に対する実膜厚比が０．００８〜１２．９の
範囲にあるように設定されることと、を特徴とする。

【００２９】本発明の第８の視点は、第７の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５ｎｍ以下
で、前記実膜厚比が０．０１７〜２．４６の範囲にある
ことを特徴とする。

【００３０】本発明の第９の視点は、第７の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５〜３ｎｍ
で、前記実膜厚比が０．００８〜１２．９の範囲にある
ことを特徴とする。

【００３１】本発明の第１０の視点は、第１乃至第９の
視点のいずれかのＭＩＳ半導体装置において、前記下地
層の表面内に、チャネル領域と、前記チャネル領域を挟
む一対のソース／ドレイン領域と、が形成され、前記電
極は前記絶縁層を介して前記チャネル領域に対向するゲ
ート電極からなることを特徴とする。

【００３２】本発明の第１１の視点は、第１乃至第９の
視点のいずれかのＭＩＳ半導体装置において、前記絶縁
層はキャパシタ絶縁層からなり、前記下地層及び前記電
極は一対のキャパシタ電極からなることを特徴とする。

【００３３】本発明の第１２の視点は、チャネル領域
と、前記チャネル領域を挟む一対のソース／ドレイン領
域と、が表面内に形成された半導体から実質的になる下
地層と、前記下地層上に配設されたトンネル絶縁層と、
前記トンネル絶縁層上に配設されたフローティングゲー
ト電極と、を具備し、前記フローティングゲート電極は
前記トンネル絶縁層を介して前記チャネル領域に対向す
る不揮発性半導体記憶装置であって、前記トンネル絶縁
層は、積層された第１、第２及び第３絶縁膜を具備する
と共に前記第１及び第３絶縁膜の間に前記第２絶縁膜が
挟まれることと、前記第１及び第３絶縁膜は、シリコン
酸化物、シリコン酸窒化物、シリコン窒化物からなる群
から選択された材料から実質的になり、前記第２絶縁膜
はチタン酸化物から実質的になることと、前記トンネル
絶縁層は誘電率に基づいてシリコン酸化物に換算した換
算膜厚が６ｎｍ以下に設定されることと、を特徴とす
る。

【００３４】本発明の第１３の視点は、第１２の視点の
不揮発性半導体記憶装置において、前記換算膜厚が５．
５ｎｍ以下で、前記第１及び第３絶縁膜の実際の厚さの
合計値の前記第２絶縁膜の実際の厚さに対する実膜厚比
が０．０７６〜０．３８９の範囲にあることを特徴とす
る。

【００３５】本発明の第１４の視点は、チャネル領域
と、前記チャネル領域を挟む一対のソース／ドレイン領
域と、が表面内に形成された半導体から実質的になる下
地層と、前記下地層上に配設されたトンネル絶縁層と、
前記トンネル絶縁層上に配設されたフローティングゲー
ト電極と、を具備し、前記フローティングゲート電極は
前記トンネル絶縁層を介して前記チャネル領域に対向す
る不揮発性半導体記憶装置であって、前記トンネル絶縁
層は、互いに並設された第１及び第２絶縁膜と、互いに
並設され且つ前記第１及び第２絶縁膜上に夫々積層され
た第３及び第４絶縁膜と、を具備し、前記第１及び第４
絶縁膜は、シリコン酸化物、シリコン酸窒化物、シリコ
ン窒化物からなる群から選択された材料から実質的にな
り、前記第２及び第３絶縁膜はチタン酸化物から実質的
になることと、前記トンネル絶縁層は誘電率に基づいて
シリコン酸化物に換算した換算膜厚が６ｎｍ以下に設定
されることと、を特徴とする。

【００３６】本発明の第１５の視点は、第１４の視点の
不揮発性半導体記憶装置において、前記換算膜厚が３．
５ｎｍ以下で、前記第１絶縁膜の実際の厚さの前記第３
絶縁膜の実際の厚さに対する実膜厚比及び前記第４絶縁
膜の実際の厚さの前記第２絶縁膜の実際の厚さに対する
実膜厚比が０．１０２〜０．２の範囲にあることを特徴
とする。

【００３７】本発明の第１６の視点は、第１２乃至第１
５の視点のいずれかの不揮発性半導体記憶装置におい
て、前記フローティングゲート電極に層間絶縁膜を介し
て対向するコントロールゲート電極を更に具備すること
を特徴とする。

【００３８】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。なお、以下の説明において、略
同一の機能及び構成を有する構成要素については、同一
符号を付し、重複説明は必要な場合にのみ行う。

【００３９】また、下記の実施の形態において、次の点
に留意されたい。即ち、半導体装置への電圧は、ゲート
電極側が負となるように印加されている。印加電圧の数
値は積層絶縁膜に印加される値が示されている。また、
電流密度は、実際には図示の如く負の値を有するもので
あるが、それ等の絶対値に基づいて論じられている。

【００４０】［ＭＩＳ半導体装置］本発明者は、低誘電
率の絶縁膜と高誘電率の絶縁膜を積層した構造に対して
鋭意研究及び各種実験を行った。そして、低誘電率の絶
縁膜と高誘電率の絶縁膜を積層した構造において、積層
膜全体を誘電率に基づいてシリコン酸化膜の厚さに換算
した換算膜厚で一定にした状態で、複数の絶縁膜の各膜
厚の割合（比）に対するトンネル電流密度を調べたとこ
ろ、ある特定の材料選択における各々の膜厚比のある割
合で、いずれかの絶縁膜単層の場合よりもトンネル電流
密度が小さくなるのを見出した。これは、積層膜におけ
る高誘電率絶縁膜の割合をある値よりも高くすると同じ
換算膜厚に対する積層膜全体の膜厚を厚くでき、逆に高
誘電率絶縁膜の割合をある値より低くすると熱励起によ
る電流の影響が問題とならなくなるが、これらの両方を
共に満足する領域が存在することを意味する。

【００４１】本発明は、このような事実に基づいて成さ
れたもので、積層絶縁膜における膜厚比を後述の割合に
設定することにより、誘電率を大きくしながらリーク電
流の低減をはかることが可能となる。ここで、高誘電率
側の絶縁膜としては例えば、チタン酸化膜（ＴｉＯ₂ ）
を用いることができ、誘電率３０以上の絶縁膜であれば
上記の効果が確認された。低誘電率側の絶縁膜としては
シリコン酸化膜（ＳｉＯ₂ ）、シリコン酸窒化膜（Ｓｉ
ＯＮ）、シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）を用いることが
でき、バンドギャップが４．５ｅＶ以上の絶縁膜であれ
ば上記の効果が確認された。

【００４２】例えば、絶縁層が第１及び第２の絶縁膜の
２層からなる積層膜であり、電荷がｅ、プランク定数を
２πで割った定数がｈ′、ボルツマン定数がｋ_B 、電極
における電子の有効質量がｍ、絶縁層を構成している第
１及び第２の絶縁膜をトンネリングしている電子の有効
質量がそれぞれｍ_1,* 及びｍ_2,* 、電極におけるフェル
ミエネルギーがＥ_F で物理定数が定義されており、第１
の絶縁膜の誘電率がε ₁ 、実膜厚がＴ₁ であり、第２の
絶縁膜の誘電率がε₂ 、実膜厚がＴ₂ であり、酸化膜換
算した第１と第２の絶縁膜の和がＴ_all,eff であり、温
度がＴであり、絶縁層全体にかかる電圧がＶ_all であ
り、第１及び第２の絶縁膜にかかる電場がＤ₁ 及びＤ₂
であるとき、トンネル電流が、

【００４３】

【数１】

【００４４】と表現されている場合、膜厚がＴ_all,eff
である第１の絶縁膜及び第２の絶縁膜それぞれに流れる
トンネル電流Ｊ（Ｔ_all,eff 、０）及びＪ（０、Ｔ
_all,eff ）よりも、第１の絶縁膜及び第２の絶縁膜がト
ンネル電流Ｊ（Ｔ₁ 、Ｔ₂ ）を低くする膜厚Ｔ₁ 及びＴ
₂ の積層構造で絶縁層が構成される。

【００４５】また、絶縁層が第１、第２、第３の絶縁膜
の３層からなる積層膜であり、トンネル電流が（１）式
のトンネル電流式に、絶縁層を構成している第３の絶縁
膜をトンネリングしている電子の有効質量がｍ_3,* 、第
３の絶縁膜の誘電率がε₃ 、実膜厚がＴ₃ 、第３の絶縁
膜にかかる電場がＤ₃ であり、

【００４６】

【数２】

【００４７】と変更することで表現されている場合、膜
厚がＴ_all,eff である第１、第２、第３の絶縁膜それぞ
れに流れるトンネル電流Ｊ（Ｔ_all,eff 、０、０）、Ｊ
（０、Ｔ_all,eff 、０）、Ｊ（０、０、Ｔ_all,eff ）よ
りも、第１、第２、第３の絶縁膜がトンネル電流Ｊ（Ｔ
₁ 、Ｔ₂ 、Ｔ₃ ）を低くする膜厚Ｔ₁ 、Ｔ₂ 、Ｔ₃ の積
層構造で絶縁層が構成される。

【００４８】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる半導体装置を説明するためのもの
で、二つの絶縁膜が積層になっているＭＩＳ構造の断面
図である。

【００４９】ｐ型シリコン基板１の表面上に、シリコン
窒化膜２とチタン酸化膜３からなる絶縁層が形成され、
その上にゲート電極４が形成されている。このＭＩＳ構
造を作成するには、まずｐ型シリコン基板１の表面にシ
リコン窒化膜２を形成する。次いで、チタン酸化膜３を
形成する。最後に、リンを２×１０²⁰ｃｍ^-3拡散させた
ｎ+ ポリシリコンゲート電極４を形成する。

【００５０】なお、シリコン基板１の代わりには、絶縁
膜上のシリコン、ポリシリコン層を用いることができ
る。ゲート電極４は他の材料でもよく、アルミニウム
（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、銀（Ａ
ｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンナ
イトライド（ＴｉＮ）、ジルコニウムナイトライド（Ｚ
ｒＮ）、チタンシリサイド（ＴｉＳｉ）、タングステン
シリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳ
ｉ）、タンタルシリサイド（ＴａＳｉ）のいずれでも構
わない。

【００５１】また、シリコン窒化膜２の形成方法は、ア
ンモニアを含む窒素ガス雰囲気でＲＴＮ（Rapid Therma
l Nitridation）により形成する方法、ＣＶＤ（Chemica
l Vapor Deposition）或いはＪＶＤ （Jet Vapor Depos
ition）により堆積して形成する方法、プラズマ窒化に
より形成する方法、ラジカル窒素により形成する方法の
いずれでも構わない。チタン酸化膜３の形成方法は、Ｃ
ＶＤにより堆積して形成する方法、スパッタによって形
成する方法のいずれでも構わない。

【００５２】図２は、図１のＭＩＳ構造のフラットバン
ド電圧におけるエネルギーバンド図である。図の左から
ｎ+ ポリシリコンゲート電極４のフェルミ準位Ｅ_F 、伝
導帯Ｅ_C 、価電子帯Ｅ_V 、次はチタン酸化膜３の伝導帯
及び価電子帯、次はシリコン窒化膜２の伝導帯及び価電
子帯、最後はｐ型シリコン基板１のフェルミ準位Ｅ_F、
伝導帯Ｅ_C 、価電子帯Ｅ_V である。

【００５３】フラットバンド電圧Ｖ_FBが積層にした絶縁
膜２、３にかかっており、そのときｎ+ ポリシリコンゲ
ート電極４のフェルミ準位Ｅ_F とｐ型シリコン基板１の
伝導帯Ｅ_C が一致する。また、チタン酸化膜３の実膜厚
をＴ₁ 、シリコン窒化膜２の実膜厚をＴ₂ 、バリアハイ
トφ_B1をｎ+ ポリシリコンゲート電極４のフェルミ準位
Ｅ_F とチタン酸化膜３の伝導帯Ｅ_C の差、バリアハイト
φ_B2をｎ+ ポリシリコンゲート電極４のフェルミ準位Ｅ
_F とシリコン窒化膜２の伝導帯Ｅ_C の差とする。

【００５４】図３は、図１のＭＩＳ構造のｎ+ ポリシリ
コンゲート電極４に負の電圧をかけ、絶縁膜２、３から
なる絶縁層全体に電圧Ｖ_all がかかったときのエネルギ
ーバンド図である。このとき、チタン酸化膜３には
Ｖ₁ 、シリコン窒化膜２にはＶ₂の電圧がかかる。そし
て、ｎ+ ポリシリコンゲート電極４から電子がトンネリ
ングして電流が流れる。

【００５５】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₁ 、Ｔ₂ ）は、前記の式（数１）により表現でき
る。ここで、ｅは電荷、ｈ′はプランク定数を２πで割
った定数、ｋ_B はボルツマン定数、ｍは電極における電
子の有効質量で真空における電子の質量と同じ値、ｍ
_1,* 及びｍ_2,* はそれぞれチタン酸化膜３及びシリコン
窒化膜２の絶縁膜をトンネリングしている電子の有効質
量、ε₁ 及びε₂ はそれぞれチタン酸化膜３及びシリコ
ン窒化膜２の誘電率、Ｔは温度、Ｔ_1,eff 及びＴ_{2, eff}
はそれぞれチタン酸化膜３の実膜厚Ｔ₁ 及びシリコン窒
化膜２の実膜厚Ｔ₂をシリコン酸化膜に換算した膜厚、
Ｔ_all はチタン酸化膜３の実膜厚Ｔ₁ とシリコン窒化膜
Ｔ₂ の実膜厚Ｔ₂ の和、Ｔ_all,eff はチタン酸化膜３の
換算膜厚Ｔ_{1, eff} とチタン酸化膜３の換算膜厚Ｔ_2,eff
の和、Ｄ₁ 及びＤ₂ はそれぞれチタン酸化膜３及びシリ
コン窒化膜２にかかる電場である。

【００５６】図４は、チタン酸化膜３とシリコン窒化膜
２とを積層構造にしたときに流れるトンネル電流密度Ｊ
（Ｔ₁ 、Ｔ₂ ）を計算したものである。積層膜２、３全
体の換算膜厚Ｔ_all,eff を１．５ｎｍに固定した場合
に、チタン酸化膜３とシリコン窒化膜２の膜厚の割合を
変えている。ここで、チタン酸化膜３の誘電率ε₁ とシ
リコン窒化膜２の誘電率ε₂ はそれぞれ８９、７．８、
バリアハイトφ_B1、φ_B2はそれぞれ１．０ｅＶ、２．１
ｅＶであり、温度は３００Ｋである。また、真空中にお
ける電子の質量がｍのとき膜中をトンネリングしている
電子の有効質量は０．４６ｍとしている。

【００５７】なお、チタン酸化物（ＴｉＯ₂ ）は結晶構
造がブルッカイト、ルチル、アナターゼの３種類あり、
また結晶方位により誘電率が異なる異方性を有するた
め、その誘電率は３０乃至１８０の幅を有する。しか
し、本願明細書で述べるチタン酸化膜の換算膜厚は、チ
タン酸化物の誘電率を代表的に８９に統一して計算して
いる。従って、後述する換算膜厚比はチタン酸化物の誘
電率に依存して大きく異なる。また、トンネル電流は、
積層膜を構成する各膜のバリアハイト及び実膜厚によっ
て決定される。このような理由から、本発明の思想を明
確に表す上では、換算膜厚比よりも実膜厚比の方が優先
する。

【００５８】この図は、積層膜からなる絶縁層に負の電
圧０．５Ｖをかけた場合に流れるトンネル電流密度Ｊ
（Ｔ₁ 、Ｔ₂ ）と、チタン酸化膜３とシリコン窒化膜２
との合計の換算膜厚Ｔ_all,eff が１．５ｎｍのときに占
めるチタン酸化膜３の換算膜厚Ｔ_1,eff との関係を表し
ている。

【００５９】つまり、横軸が０ｎｍのときはチタン酸化
膜３は無く、シリコン窒化膜２は換算膜厚Ｔ_2,eff が
１．５ｎｍ（実膜厚Ｔ₂ が約３ｎｍ）のときを表し、横
軸が１．５ｎｍのときはチタン酸化膜３は換算膜厚Ｔ
_1,eff が１．５ｎｍ（実膜厚Ｔ₁が約３４．２ｎｍ）、
シリコン窒化膜２は無いことを表している。そして、横
軸が０ｎｍと１．５ｎｍの間のときは、シリコン窒化膜
２とチタン酸化膜３の換算膜厚の合計Ｔ_all,eff が１．
５ｎｍのときに占めるシリコン窒化膜２の換算膜厚Ｔ
_2,eff を表している。

【００６０】この図から、シリコン窒化膜２単層の場合
（Ｔ_2,eff ＝１．５ｎｍ）からチタン酸化膜３が占める
割合が増えていくと電流値が低くなっていき、Ｔ_1,eff
が０．２２ｎｍ（Ｔ₁ が５．０ｎｍ）で電流値は増加に
転じることが判る。つまり、換算膜厚Ｔ_all,eff が１．
５ｎｍのとき、チタン酸化膜３及びシリコン窒化膜２は
それぞれＴ_1,eff が０．２２ｎｍ（Ｔ₁ が５．０ｎｍ）
及びＴ_2,eff が１．７８ｎｍ（Ｔ₂ が３．５６ｎｍ）の
膜厚の割合で電流値が最小になることが判る。シリコン
窒化膜２の単層で電流値は３．９×１０^-5Ａ／ｃｍ² 、
チタン酸化膜３の単層で電流値は４．２×１０^-10 Ａ／
ｃｍ² であるが、チタン酸化膜３及びシリコン窒化膜２
の積層が上述の膜厚のとき、電流値は５×１０^-17 Ａ／
ｃｍ² にまで低く抑えることができる。

【００６１】チタン酸化膜３とシリコン窒化膜２を積層
構造にして、膜厚の割合により電流値が低くできる理由
は以下の通りである。チタン酸化膜３は、誘電率ε₁ が
高いので実膜厚Ｔ₁ は厚くできゲート電極のフェルミ準
位近傍からの電流を低くすることができるが、バリアハ
イトφ_B1が低いので熱励起電流の影響が大きくなる。一
方、シリコン窒化膜２は、誘電率ε₂ が低いので実膜厚
Ｔ₂ は厚くできずゲート電極のフェルミ準位近傍からの
電流は低くできないが、バリアハイトφ_B2が高いので熱
励起電流の影響が小さい。それ故、チタン酸化膜３とシ
リコン窒化膜２とを積層にすることで、フェルミ準位近
傍からの電流及び熱励起電流の両方の電流成分を低くで
きるので、全体として電流を低くすることができるので
ある。

【００６２】本実施形態によれば、積層全体の換算膜厚
Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５Ｖ
のとき、チタン酸化膜３の単層膜及びシリコン窒化膜２
の単層膜それぞれに流れるトンネル電流密度Ｊ（Ｔ
_all,eff 、０）＝４．２×１０^{-1 0} Ａ／ｃｍ² 及びＪ
（０、Ｔ_all,eff ）＝３．９×１０^-5Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜３及びシ
リコン窒化膜２がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を
低くする膜厚の割合の領域、つまり電流密度が４．２×
１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、１．
８３≦Ｔ₁ ＜３４．２、２．８４≧Ｔ₂ ＞０（０．０８
≦Ｔ_1,eff ＜１．５、１．４２≧Ｔ_2,eff ＞０）の積層
膜からなるＭＩＳ構造を用いることにより、電流を低く
抑えたデバイスを作ることができる。

【００６３】（第２の実施形態）図５は、第１の実施形
態と同様の構成において、換算膜厚Ｔ_all,eff が３ｎｍ
で、絶縁層にかかる電圧Ｖallが１．４Ｖの場合に、チ
タン酸化膜３と シリコン窒化膜２とを積層構造にした
ときに流れるトンネル電流密度Ｊ（Ｔ_{1 、}Ｔ₂ ）を計算
したものである。ここで、Ｔ_{1 、}Ｔ₂ は、それぞれチタ
ンオキサイ ド膜３、シリコン窒化膜２の実膜厚、Ｔ
_1,eff 、Ｔ_2,eff は、それぞれチタン酸化膜３、シリコ
ン窒化膜２の換算膜厚である。

【００６４】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン窒化膜２の
単層膜それぞれに流れるトンネル電流密度はＪ（Ｔ
_all,eff 、０）＝５．８×１０^{-1 0} Ａ／ｃｍ² 及びＪ
（０、Ｔ_all,eff ）＝１．２×１０^-14 Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜３及びシ
リコン窒化膜２がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を
低くする膜厚の割合の領域、つまり電流密度が１．２×
１０^-14 Ａ／ｃｍ² 未満になる膜厚の割合の領域、４．
２≦Ｔ２ ＜６、２１．２≧Ｔ₁ ＞０（２．０７≦Ｔ
_2,eff ＜３、０．９３≧Ｔ_1,eff ＞ ０）の積層膜から
なるＭＩＳ構造を用いることにより、電流を低く抑えた
デバイスを作ることができる。

【００６５】（第３の実施形態）図６は、第１の実施形
態におけるシリコン窒化膜２をシリコン酸化膜に換えた
場合であり、チタン酸化膜３とシリコン酸化膜とを積層
構造にしたときに流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ
₂ ）を計算したものである。即ち、換算膜厚Ｔ_{al l,eff}
が１．５ｎｍで、絶縁層にかかる電圧Ｖallが０．５Ｖ
の場合である。ここで、Ｔ₁ 、Ｔ₂ は、それぞれチタン
酸化膜３、シリコン酸化膜の実膜厚、Ｔ_{1, eff} 、Ｔ
_2,eff は、それぞれチタン酸化膜３、シリコン酸化膜の
換算膜厚である。

【００６６】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５
Ｖのとき、チタン酸化膜３の単層膜及びシリコン酸化膜
の単層膜それぞれに流れるトンネル電流密度Ｊ（Ｔ
_all,eff 、０）＝４．２×１０^{-1 0} Ａ／ｃｍ² 及びＪ
（０、Ｔ_all,eff ）＝１．１Ａ／ｃｍ² である。従っ
て、これらの値よりも、チタン酸化膜３及びシリコン酸
化膜がトンネル電流密度Ｊ（Ｔ ₁ 、Ｔ₂ ）を低くする膜
厚の割合の領域、つまり電流密度が４．２×１０^-10 Ａ
／ｃｍ² 未満になる膜厚の割合の領域、３．６５≦Ｔ₁
＜３４．２、１．３４≧Ｔ₂ ＞０（０．１６≦Ｔ_1,eff
＜１．５、１．３４≧Ｔ_2,eff ＞ ０）の積層膜からな
るＭＩＳ構造を用いることにより、電流を低く抑えたデ
バイスを作ることができる。

【００６７】（第４の実施形態）図７は、第３の実施形
態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層にかか
る電圧Ｖ_all が１．４Ｖの場合、チタン酸化膜３とシリ
コン酸化膜とを 積層構造にしたときに流れるトンネル
電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を計算したものである。ここ
で、Ｔ₁ 、Ｔ₂ は、それぞれチタン酸化膜３、シリコン
酸化膜の実膜厚、Ｔ_1,eff 、Ｔ_2,eff は、それぞれチタ
ン酸化膜３、シリコン酸化膜の換算膜厚である。

【００６８】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン酸化膜の単
層膜それぞれに流れるトンネル電流密度Ｊ
（Ｔ_all,eff 、０）＝５．８×１０^-10 Ａ／ｃｍ² 及び
Ｊ（０、Ｔ_all,eff ）＝１．７×１０^-7Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜３及びシ
リコン酸化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を低
くする膜厚の割合の領域、つまり電流密度が５．８×１
０^{-1 0} Ａ／ｃｍ² 未満になる膜厚の割合の領域、１．８
３≦Ｔ₁ ＜３４．２、２．９２≧Ｔ₂ ＞０（０．０８≦
Ｔ_1,eff ＜１．５、２．９２≧Ｔ_2,eff ＞０）の積層膜
からなるＭＩＳ構造を用いることにより、電流を低く抑
えたデ バイスを作ることができる。

【００６９】（第５の実施形態）図８は、図１における
シリコン窒化膜２とチタン酸化膜３の積層順序を逆にし
たものである。各絶縁膜の形成方法は、図１の実施形態
と同じである。

【００７０】図９は、図８のＭＩＳ構造のフラットバン
ド電圧におけるエネルギーバンド図である。図の左から
ｎ+ ポリシリコンゲート電極４のフェルミ準位Ｅ_F 、伝
導帯Ｅ_C 、価電子帯Ｅ_V 、次はシリコン窒化膜２の伝導
帯及び価電子帯、次はチタン酸化膜３の伝導帯及び価電
子帯、最後はｐ型シリコン表面層１のフェルミ準位
Ｅ _F 、伝導帯Ｅ_C 、価電子帯Ｅ_V である。

【００７１】フラットバンド電圧Ｖ_FBが絶縁膜２、３を
積層した絶縁層にかかっており、そのときｎ+ ポリシリ
コンゲート電極４のフェルミ準位Ｅ_F とｐ型シリコン表
面層の伝導帯Ｅ_C が一致する。また、シリコン窒化膜２
の実膜厚をＴ₁ 、チタン酸化膜３の実膜厚をＴ₂ 、バリ
アハイトφ_B2をｎ+ ポリシリコンゲート電極４のフェル
ミ準位Ｅ_F とシリコン窒化膜２の伝導帯Ｅ_C の差、バリ
アハイトφ_B1をｎ+ ポリシリコンゲート電極４のフェル
ミ準位Ｅ_F とチタン酸化膜３の伝導帯Ｅ_C の差とする。

【００７２】図１０は、図８のＭＩＳ構造のｎ+ ポリシ
リコンゲート電極４に負の電圧をかけ、絶縁膜２、３か
らなる絶縁層全体に電圧Ｖ_all がかかったときのエネル
ギーバンド図である。このとき、シリコン窒化膜２には
Ｖ₁ 、チタン酸化膜３にはＶ ₂ の電圧がかかる。そして
ｎ+ ポリシリコンゲート電極４から電子がトンネリング
して電流が流れる。

【００７３】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₁ 、Ｔ₂ ）は、前記の式（数１）により表現でき
る。ここで、ε₁ 及びε₂ はそれぞれシリコン窒化膜２
及びチタン酸化膜３の誘電率、Ｔ_1,eff 及びＴ_2,eff は
それぞれシリコン窒化膜２の実膜厚Ｔ₁ 及びチタン酸化
膜３の実膜厚Ｔ₂ をシリコン酸化膜に換算した膜厚、Ｔ
_{al l} はシリコン窒化膜２の実膜厚Ｔ₁ とチタン酸化膜３
の実膜厚Ｔ₂ の和、Ｔ_{all, eff} はシリコン窒化膜２の換
算膜厚Ｔ_1,eff とチタン酸化膜３の換算膜厚Ｔ_{2,ef f} の
和、Ｄ₁ 及びＤ₂ はそれぞれシリコン窒化膜２及びチタ
ンオキイド膜３にかかる電場である。

【００７４】図１１は、シリコン窒化膜２とチタン酸化
膜３とを積層構造にしたときに流れるトンネル電流密度
Ｊ（Ｔ₁ 、Ｔ₂ ）を計算したものである。積層膜２、３
全体の換算膜厚Ｔ_all,eff を１．５ｎｍに固定した場合
に、シリコン窒化膜２とチタン酸化膜３の膜厚の割合を
変えている。ここで、バリアハイトφ_B1、φ_B2はそれぞ
れ２．１ｅＶ、１ｅＶである。この図は絶縁層に負の電
圧０．５Ｖをかけた場合に流れるトンネル電流密度はＪ
（Ｔ₁ 、Ｔ₂ ）と、チタン酸化膜３とシリコン窒化膜２
の換算膜厚Ｔ_all,eff が１．５ｎｍのときに占めるシリ
コン窒化膜２の換算膜厚Ｔ_1,eff との関係を表してい
る。

【００７５】本実施形態によれば、積層全体の換算膜厚
Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５Ｖ
のとき、シリコン窒化膜２の単層膜及びチタン酸化膜３
の単層膜それぞれに流れるトンネル電流密度Ｊ（Ｔ
_all,eff 、０）＝４．２×１０^-5Ａ／ｃｍ² 、及びＪ
（０、Ｔ_all,eff ）＝４．２×１０^-10 Ａ／ｃｍ² であ
る。従って、これらの値よりも、シリコン窒化膜２及び
チタン酸化膜３がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を
低くする膜厚の割合の領域、つまり電流密度が４．２×
１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、０＜
Ｔ₁ ≦２．７６、３４．２＞Ｔ₂ ≧２．７４（０＜Ｔ
_1,eff ≦１．３８、１．５＞Ｔ_2,eff ≧０．１２）の積
層膜からなるＭＩＳ構造を用いることにより、電流を低
く抑えたデバイスを作ることができる。

【００７６】なお、第１の実施形態の場合では電圧の範
囲に制限はないが、この実施形態では電圧の範囲に制限
が生ずる。前述したように、低誘電率の絶縁膜は熱励起
による電流を抑えられるが、フェルミ準位近傍からの電
流を抑えられない。この第５の実施形態構造では、高誘
電率の絶縁膜よりも低誘電率の絶縁膜に電圧が大きくか
かるので、低誘電率の絶縁膜に引きずられ高誘電率の絶
縁膜の伝導帯が低くなる。カソードのフェルミ準位近傍
から低誘電率の絶縁膜をトンネリングした電流は、高誘
電率の絶縁膜の伝導帯の上を越えて流れる。そのため、
電圧が高い場合には、低誘電率の絶縁膜単体及び高誘電
率の絶縁膜単体を流れる電流よりも、積層にしたこの構
造の方が電流が高くなってしまう。

【００７７】そこで、低誘電率の絶縁膜から高誘電率の
絶縁膜へ電子がトンネリングする方向では、高誘電率の
絶縁膜の伝導帯を低くしないように、電圧は充分低い必
要があり、それは高誘電率の絶縁膜におけるバリアハイ
トよりも充分小さい電圧である必要がある。

【００７８】（第６の実施形態）図１２は、絶縁層がシ
リコン窒化膜２、チタン酸化膜３、シリコン窒化膜５の
順で積層になっているＭＩＳ構造の断面図である。これ
は、図１の構成に加え、チタン酸化膜３とゲート電極４
との間にシリコン窒化膜５が形成されている場合であ
る。シリコン窒化膜５の形成方法は、第１の実施形態で
述べたシリコン窒化膜の形成方法のいずれでも構わな
い。

【００７９】図１３は、図１２のＭＩＳ構造のフラット
バンド電圧におけるエネルギーバンド図である。図２の
ｎ+ ポリシリコンゲート電極４とチタン酸化膜３の間に
シリコン窒化膜５のエネルギーバンドが挟まったもので
ある。

【００８０】フラットバンド電圧Ｖ_FBが絶縁膜５、２、
３を積層した絶縁層にかかっており、そのときｎ+ ポリ
シリコンゲート電極４のフェルミ準位Ｅ_F とｐ型シリコ
ン表面層の伝導帯Ｅ_C が一致する。シリコン窒化膜５の
実膜厚、換算膜厚、誘電率は、それぞれＴ₀ 、
Ｔ_0,eff 、ε₀ （＝ε₂ ）であり、シリコン窒化膜５に
かかる電圧、電場は、 それぞれＶ₀ 、Ｄ₀ （＝Ｄ₂ ）
である。また、バリアハイトはφ_B0（＝φ_B2）である。
シリコン窒化膜２及びチタン酸化膜３の実膜厚、換算膜
厚、誘電率、電圧、電場、バリアハイトの定義は、第１
の実施形態と同じである。

【００８１】図１４は、図１２のＭＩＳ構造のｎ+ ポリ
シリコンゲート電極４に負の電圧をかけ、絶縁層全体に
電圧Ｖ_all がかかったときのエネルギーバンド図であ
る。このとき、シリコン窒化膜５にはＶ₀ 、チタン酸化
膜３にはＶ₁ 、シリコン窒化膜２にはＶ₂ の電圧がかか
る。そして、ｎ+ ポリシリコンゲート電極４から電子が
トンネリングして電流が流れる。

【００８２】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）は、第１の実施形態のＪ（Ｔ₁ 、
Ｔ₂ ）を次のように変更することで表現できる。

【００８３】

【数３】

【００８４】図１５は、図１２のＭＩＳ構造に流れるト
ンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ ₂ ）を計算したもの
である。積層膜５、２、３全体の換算膜厚Ｔ_all,eff を
１．５ｎｍに固定した場合に、チタン酸化膜３とシリコ
ン窒化膜２、５の膜厚の割合を変えている。但し、シリ
コン窒化膜２と５は同じ膜厚にした。この図は、絶縁層
に負の電圧０．５Ｖをかけた場合に流れるトンネル電流
密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）と、チタン酸化膜３とシリ
コン窒化膜２、５との合計の換算膜厚Ｔ_{all,ef f} が１．
５ｎｍのときに占めるシリコン窒化膜２（５）の換算膜
厚Ｔ_0,eff （Ｔ _2,eff ）との関係を表している。

【００８５】この図から、チタン酸化膜３単層の場合
（Ｔ_1,eff ＝１．５ｎｍ）からシリコン窒化膜２、５が
占める割合が増えていくと電流値が低くなっていき、Ｔ
_0,eff及びＴ_2,eff が０．６５ｎｍ（Ｔ₀ 及びＴ₂ が
１．３０ｎｍ）で電流値は増加に転じる。つまり、換算
膜厚Ｔ_all,eff が１．５ｎｍのとき、シリコン窒化膜
２、５及びチタン酸化膜３はそれぞれＴ_0,eff 及びＴ
_2,eff が０．６５ｎｍ（Ｔ₀ 及びＴ₂ が１．３０ｎ
ｍ）、及びＴ_1,eff が０．２ｎｍ（Ｔ₁ が４．５６ｎ
ｍ）の膜厚の割合で電流値が最小になることが判る。シ
リコン窒化膜２（５）単層で電流値は３．９×１０^-5Ａ
／ｃｍ² 、チタン酸化膜３単層で電流値は４．２×１０
^-10 Ａ／ｃｍ² であるが、チタン酸化膜３及びシリコン
窒化膜２、５の積層が上述の膜厚のとき、電流値は１．
６×１０^-14 Ａ／ｃｍ² にまで低く抑えることができ
る。

【００８６】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、Ｖ_all が０．５Ｖの
とき、チタン酸化膜３の単層膜及びシリコン窒化膜２
（５）の単層膜それぞれに流れるトンネル電流密度はＪ
（０、Ｔ_all,eff 、０）＝４．２×１０^-10 Ａ／ｃｍ²
及びＪ（Ｔ_all,eff 、０、０）＝３．９×１０^-5Ａ／ｃ
ｍ² である。従って、これらの値よりも、チタン酸化膜
３及びシリコン窒化膜２（５）がトンネル電流密度Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低くする膜厚の割合の領域、つ
まり電流密度が４．２×１０^-10 Ａ／ｃｍ² 未満になる
膜厚の割合の領域、０≦Ｔ₀ （＝Ｔ₂ ）＜１．４、３
４．２≧Ｔ₁ ＞２．２８（０≦Ｔ_0,eff （＝Ｔ _2,eff ）
＜０．７０、１．５≧Ｔ_1,eff ＞０．１）の積層膜から
なるＭＩＳ構造を用いることにより、電流を低く抑えた
デバイスを作ることができる。

【００８７】この構造では絶縁膜構造が対称になってい
るので膜にかかる電圧が同じであれば極性によらず、ト
ンネリングする電流が同じになることが特徴的である。

【００８８】なお、上記においてシリコン窒化膜２及び
５を同じ膜厚で固定したが、シリコン窒化膜２（５）の
単層膜及びチタン酸化膜３の単層膜それぞれに流れる電
流密度Ｊ（Ｔ_all,eff 、０、０）（＝Ｊ（０、０、Ｔ
_all,eff ））及びＪ（０、Ｔ_{al l,eff} 、０）よりも、チ
タン酸化膜３及びシリコン窒化膜２及び５がトンネル電
流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低くする膜厚の割合の
領域であれば、Ｔ₀ とＴ ₂ は異なる膜厚でも構わない。
また、シリコン窒化膜２及び５のどちらかがシリコン酸
化膜でも構わない。

【００８９】（第７の実施形態）図１６は、第６の実施
形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層にか
かる電圧Ｖallが１．４Ｖの場合の、シリコン窒化膜
５、チタン酸化膜３、シリコン窒化膜２の順に積層構造
にしたときに流れるトンネル電流密度Ｊ（Ｔ₀ 、Ｔ ₁ 、
Ｔ₂ ）を計算したものである。ここで、Ｔ₀ 及びＴ₂ は
シリコン窒化膜の実膜厚、Ｔ₁ はチタン酸化膜の実膜
厚、Ｔ_0,eff 及びＴ_2,eff はシリコン窒化膜の換算膜
厚、Ｔ_1,eff はチタン酸化膜の換算膜厚である。

【００９０】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン窒化膜２
（５）の単層膜それぞれに流れるトンネル電流密度Ｊ
（０、Ｔ_all,eff 、０）＝４．２×１０^-10 Ａ／ｃｍ²
及びＪ（Ｔ_all,eff 、０、０）＝１．２×１０^-14 Ａ／
ｃｍ² である。従って、これらの値よりも、チタン酸化
膜３及びシリコン窒化膜２（５）がトンネル電流密度Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低くする膜厚の割合の領域、つ
まり電流密度が４．２×１０^-10 Ａ／ｃｍ² 未満になる
膜厚の割合の領域、２．４≦Ｔ₀ （＝Ｔ₂ ）＜３、１
３．７≧Ｔ₁ ＞０（１．２≦Ｔ_0,eff （＝Ｔ_{2, eff} ）＜
１．５、０．６≧Ｔ_1,eff ＞０）の積層膜からなるＭＩ
Ｓ構造を用いることにより、電流を低く抑えたデバイス
を作ることができる。

【００９１】（第８の実施形態）図１７は、第６の実施
形態のシリコン窒化膜をシリコン酸化膜に換えた場合で
あり、シリコン酸化膜、チタン酸化膜、シリコン酸化膜
の順に積層構造にしたときに流れるトンネル電流密度Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を計算したものである。即ち、換
算膜厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が
０．５Ｖの場合である。ここで、Ｔ₀ 及びＴ₂ はシリコ
ン酸化膜の実膜厚、Ｔ₁ はチタン酸化膜の実膜厚、Ｔ
_0,eff 及びＴ_2,eff はシリコン酸化膜の換算膜厚、Ｔ
_1,eff はチタン酸化膜の換算膜厚である。

【００９２】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５
Ｖのとき、チタン酸化膜３の単層膜及びシリコン酸化膜
の単層膜それぞれに流れるトンネル電流密度はＪ（０、
Ｔ_all,eff 、０）＝４．２×１０^-10 Ａ／ｃｍ² 及びＪ
（Ｔ_all,eff 、０、０）＝１．１Ａ／ｃｍ² である。従
って、これらの値よりも、チタン酸化膜３及びシリコン
酸化膜がトンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低
くする膜厚の割合の領域、つまり電流密度が４．２×１
０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、４．１
１≦Ｔ₁ ＜３４．２、０．６６≧Ｔ₀ （＝Ｔ₂ ）＞０
（０．１８≦Ｔ_1,eff ＜１．５、０．６６≧Ｔ
_0,eff （＝Ｔ_2,eff ）＞０）の積層膜からなるＭＩＳ構
造を用いることにより、電流を低く抑えたデバイスを作
ることができる。

【００９３】（第９の実施形態）図１８は、第８の実施
形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層にか
かる電圧Ｖ_all が１．４Ｖの場合に、シリコン酸化膜、
チタン酸化膜、シリコン酸化膜の順に積層構造にしたと
きに流れるトンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ ₂ ）を
計算したものである。ここで、Ｔ₀ 及びＴ₂ はシリコン
酸化膜の実膜厚、Ｔ₁ はチタン酸化膜の実膜厚、Ｔ
_0,eff 及びＴ_2,eff はシリコン酸化膜の換算膜厚、Ｔ
_1,eff はチタン酸化膜の換算膜厚である。

【００９４】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン酸化膜の単
層膜それぞれに流れるトンネル電流密度はＪ（０、Ｔ
_all,eff 、０）＝５．８×１０ ^-10 Ａ／ｃｍ² 及びＪ
（Ｔ_all,eff 、０、０）＝１．７×１０^-7Ａ／ｃｍ² で
ある。従って、これらの値よりも、チタン酸化膜及びシ
リコン酸化膜がトンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、
Ｔ₂ ）を低くする膜厚の割合の領域、つまり電流密度が
５．８×１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領
域、１．８３≦Ｔ₁ ＜３４．２、１．４６≧Ｔ₀ （＝Ｔ
₂ ）＞０（０．０８≦Ｔ_1,eff ＜１．５、１．４６≧Ｔ
_0,eff （＝Ｔ_2,eff ）＞０）の積層膜からなるＭＩＳ構
造を用いることにより、電流を低く抑えたデバイスを作
ることができる。

【００９５】（第１０の実施形態）図１９は絶縁層が、
チタン酸化膜、シリコン窒化膜、チタン酸化膜の順で積
層になっているＭＩＳ構造の断面図である。これは、図
１の構成に加えて、シリコン窒化膜２とシリコン表面層
１との間にチタン酸化膜６が形成されている場合であ
り、第６の実施形態の場合とはシリコン窒化膜とチタン
酸化膜の位置を入れ替えたものに相当する。チタン酸化
膜６の形成方法は、第１の実施形態で述べたチタン酸化
膜の形成方法のいずれでも構わない。

【００９６】図２０は、図１９のＭＩＳ構造のフラット
バンド電圧におけるエネルギーバンド図である。図２の
シリコン基板１とシリコン窒化膜２の間にチタン酸化膜
６のエネルギーバンドが挟まったものである。

【００９７】フラットバンド電圧Ｖ_FBが絶縁膜２、３、
６を積層した絶縁層にかかっており、そのときｎ+ ポリ
シリコンゲート電極４のフェルミ準位Ｅ_F とｐ型シリコ
ン基板１の伝導帯Ｅ_C が一致する。チタン酸化膜６
（３）の実膜厚、換算膜厚、誘電率は、それぞれ、
Ｔ₃ 、Ｔ_3,eff 、ε₃ （＝ε₁ ）であり、チタン酸化膜
３にかかる電圧、電場は、それぞれ、Ｖ₃ 、Ｄ₃ （＝Ｄ
₁ ）である。また、バリアハイトは、φ_B3（＝φ_B1）で
ある。シリコン窒化膜２及びチタン酸化膜３（６）の実
膜厚、換算膜厚、誘電率、電圧、電場、バリアハイトの
定義は、第１の実施形態と同じである。

【００９８】図２１は、図１９のＭＩＳ構造のｎ+ ポリ
シリコンゲート電極４に負の電圧をかけ、絶縁膜２、
３、６を積層した絶縁層に電圧Ｖ_all がかかったときの
エネルギーバンド図である。このとき、チタン酸化膜３
にはＶ₁ 、シリコン窒化膜２にはＶ₂ 、チタン酸化膜６
にはＶ₃ の電圧がかかる。そして、ｎ+ ポリシリコンゲ
ート電極４から電子がトンネリングして電流が流れる。

【００９９】このＭＩＳ構造を流れるトンネル電流密度
Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）は、第６の実施形態のＪ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を次のように変更することで実現
できる

【０１００】

【数４】

【０１０１】図２２は、図１９のＭＩＳ構造に流れるト
ンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ ₃ ）を計算したもの
である。積層膜２、３、６全体の換算膜厚Ｔ_all,eff を
１．５ｎｍに固定した場合に、チタン酸化膜３、６とシ
リコン窒化膜２の膜厚の割合を変えている。但し、チタ
ン酸化膜３と６は同じ膜厚にした。この図は、絶縁層に
負の電圧０．５Ｖをかけた場合に流れるトンネル電流密
度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ ₃ ）と、チタン酸化膜３、６とシ
リコン窒化膜２との合計の換算膜厚Ｔ_all,effが１．５
ｎｍのときに占めるチタン酸化膜３（６）の換算膜厚Ｔ
_1,eff （Ｔ_{3,ef f} ）との関係を表している。

【０１０２】この図から、シリコン窒化膜２単層の場合
（Ｔ_2,eff ＝１．５ｎｍ）からチタン酸化膜３、６が占
める割合が増えていくと電流値が低くなっていき、Ｔ
_1,eff及びＴ_3,eff が０．１５ｎｍ（Ｔ₁ 及びＴ₃ が
３．４２ｎｍ）で電流値は増加に転じる。つまり、換算
膜厚Ｔ_all,eff が１．５ｎｍのとき、チタン酸化膜３、
６及びシリコン窒化膜２はそれぞれＴ_1,eff 及びＴ
_3,eff が０．１５ｎｍ（Ｔ₁ 及びＴ₃ が３．４２ｎ
ｍ）、及びＴ_2,eff が１．２ｎｍ（Ｔ₂ が２．４ｎｍ）
の膜厚の割合で電流値が最小になることが判る。シリコ
ン窒化膜２単層で電流値は３．９×１０^-5Ａ／ｃｍ² 、
チタン酸化膜３（６）単層で電流値は４．２×１０^{-1 0}
Ａ／ｃｍ² であるが、チタン酸化膜３、６及びシリコン
窒化膜２の積層が上述の膜厚のとき、電流値は１．３×
１０^-16 Ａ／ｃｍ² にまで低く抑えることができる。

【０１０３】本実施形態によれば、積層全体の換算膜厚
Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５Ｖ
とき、チタン酸化膜３（６）の単層膜及びシリコン窒化
膜２の単層膜それぞれに流れるトンネル電流密度はＪ
（Ｔ_all,eff 、０、０）＝４．２×１０^-10 Ａ／ｃｍ²
及びＪ（０、Ｔ_all,eff 、０）＝３．９×１０^-5Ａ／ｃ
ｍ² である。従って、これらの値よりも、チタン酸化膜
３（６）及びシリコン窒化膜２がトンネル電流密度Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を低くする膜厚の割合の領域、つ
まり電流密度が４．２×１０^-10 Ａ／ｃｍ² 未満になる
膜厚の割合の領域、１．１４≦Ｔ₁ （＝Ｔ₃ ）＜１７．
１、２．８≧Ｔ₂ ＞０（０．０５≦Ｔ_1,eff（＝Ｔ
_3,eff ）＜０．７５、１．４≧Ｔ_2,eff ＞０）の積層膜
からなるＭＩＳ構造を用いることにより、電流を低く抑
えたデバイスを作ることができる。

【０１０４】なお、上記においてチタン酸化膜３及び６
を同じ膜厚で固定したが、チタン酸化膜３（６）の単層
膜及びシリコン窒化膜２の単層膜それぞれに流れる電流
密度Ｊ（Ｔ_all,eff 、０、０）（＝Ｊ（０、０、Ｔ
_all,eff ））及びＪ（０、Ｔ_{all, eff} 、０）よりも、チ
タン酸化膜３及び６、シリコン窒化膜 ２がトンネル電流
密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を低くする膜厚の割合の領
域であれば、Ｔ₁ とＴ₃ は異なる膜厚でも構わない。

【０１０５】（第１１の実施形態）図２３は、第１０の
実施形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層
にかかる電圧Ｖ_all が１．４Ｖの場合の、チタン酸化
膜、シリコン窒化膜、チタン酸化膜の順に積層構造にし
たときに流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、
Ｔ ₃ ）を計算したものである。ここで、Ｔ₁ 及びＴ₃ は
チタン酸化膜の実膜厚、Ｔ ₂ はシリコン窒化膜の実膜
厚、Ｔ_1,eff 及びＴ_3,eff はチタン酸化膜の換算膜厚、
Ｔ_2,eff はシリコン窒化膜の換算膜厚である。

【０１０６】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、シリコン窒化膜の単層膜及びチタン酸化膜の単層
膜それぞれに流れるトンネル電流密度はＪ（０、Ｔ
_all,eff 、０）＝１．２×１０^{-1 4} Ａ／ｃｍ² 及びＪ
（Ｔ_all,eff 、０、０）＝５．８×１０^-10 Ａ／ｃｍ²
である。従って、これらの値よりも、チタン酸化膜及び
シリコン窒化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ
₃ ）を低くする膜厚の割合の領域、つまり電流密度が
１．２×１０^-14 Ａ／ｃｍ² 未満になる膜厚の割合の領
域、２４．２≦Ｔ₁ （＝Ｔ₃ ）＜３４．２、１．７６≧
Ｔ₂ ＞０（１．０６≦Ｔ_1,eff （＝Ｔ_3,eff ）＜１．
５、０．８８≧Ｔ_2,eff ＞０）の積層膜からなるＭＩＳ
構造を用いることにより、電流を低く抑えたデバイスを
作ることができる。

【０１０７】（第１２の実施形態）図２４は、第１０の
実施形態のシリコン窒化膜をシリコン酸化膜に換えた場
合であり、チタン酸化膜、シリコン酸化膜、チタン酸化
膜の順に積層構造にしたときに流れるトンネル電流密度
Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものである。即ち、
換算膜厚Ｔ_all,eff が１．５ｎｍで、絶縁層にかかる電
圧Ｖallが０．５Ｖの場合である。ここで、Ｔ₁ 及びＴ
₃ はチタン酸化膜の実膜厚、Ｔ₂ はシリコン酸化膜の実
膜厚、Ｔ_1,eff 及びＴ_3,eff はチタン酸化膜の換算膜
厚、Ｔ_2,effはシリコン酸化膜の換算膜厚である。

【０１０８】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５
Ｖのとき、シリコン酸化膜の単層膜及びチタン酸化膜
の単層膜それぞれに流れるトンネル電流密度はＪ（０、
Ｔ_all,eff 、０）＝１．１Ａ／ｃｍ² 及びＪ（Ｔ
_all,eff 、０、０）＝４．２×１０^-10 Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜及びシリ
コン酸化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）
を低くする膜厚の割合の領域、つまり電流密度が４．２
×１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、
２．０５≦Ｔ₁ （＝Ｔ₃）＜１７．１、１．３２≧Ｔ₂
＞０（０．０９≦Ｔ_1,eff （＝Ｔ_3,eff ）＜０．７５、
１．３２≧Ｔ_2,eff ＞０）の積層膜からなるＭＩＳ構造
を用いることにより、電流を低く抑えたデバイスを作る
ことができる。

【０１０９】（第１３の実施形態）図２５は、第１２の
実施形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層
にかかる電圧Ｖ_all が１．４Ｖの場合に、チタン酸化
膜、シリコン酸化膜、チタン酸化膜の順に積層構造にし
たときに流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、
Ｔ ₃ ）を計算したものである。ここで、Ｔ₁ 及びＴ₃ は
チタン酸化膜の実膜厚、Ｔ ₂ はシリコン酸化膜の実膜
厚、Ｔ_1,eff 及びＴ_3,eff はチタン酸化膜の換算膜厚、
Ｔ_2,eff はシリコン酸化膜の換算膜厚である。

【０１１０】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、シリコン酸化膜の単層膜及びチタン酸化膜の単
層膜それぞれに流れるトンネル電流密度はＪ（０、Ｔ
_all,eff 、０）＝１．７×１０ ^-7Ａ／ｃｍ² 及びＪ（Ｔ
_all,eff 、０、０）＝５．８×１０^-10 Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜及びシリ
コン酸化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）
を低くする膜厚の割合の領域、つまり電流密度が５．８
×１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、
１．１４≦Ｔ₁ （＝Ｔ₃ ）＜１７．１、２．９≧Ｔ₂ ＞
０（０．０５≦Ｔ_1,eff （＝Ｔ_3,eff ）＜１．５、２．
９≧Ｔ_2,eff ＞０）の積層膜からなるＭＩＳ構造を用い
ることにより、電流を低く抑えたデバイスを作ることが
できる。

【０１１１】（第１乃至第１３の実施形態に共通の事
項）即ち、第１乃至第１３の実施形態は、半導体基板又
は半導体層上に絶縁層を介して電極を形成した構造を有
する半導体装置において、前記絶縁層は、誘電率の異な
る複数の絶縁膜を積層してなり、酸化膜換算した前記絶
縁層の膜厚が一定の条件かつ有限温度の条件において、
前記絶縁層の膜厚と同じ膜厚である絶縁膜のいずれかの
単層だけのときよりもトンネル電流を低くする割合で、
前記絶縁層の積層絶縁膜の各膜厚が設定されてなること
を特徴とする。

【０１１２】また、第１乃至第１３の実施形態は、半導
体基板又は半導体層上に絶縁層を介して電極を形成した
構造を有する半導体装置において、前記絶縁層は、熱励
起した電子によるトンネル電流を低くするバンドギャッ
プが４．５ｅＶ以上の絶縁膜と、ゲート電極のフェルミ
準位近傍からのトンネル電流を低くする誘電率３０以上
の絶縁膜とを一つ以上ずつ積層にした構造からなり、酸
化膜換算した前記絶縁層の膜厚が一定の条件かつ有限温
度の条件において、前記絶縁層の膜厚と同じ膜厚である
絶縁膜のいずれかの単層だけのときよりもトンネル電流
を低くする割合で、前記絶縁層の積層絶縁膜の各膜厚が
設定されてなることを特徴とする。

【０１１３】換言すると、第１乃至第１３の実施形態
は、半導体基板又は半導体層上に絶縁層を介して電極を
形成した構造を有する半導体装置の設計方法において、
前記絶縁層を、熱励起した電子によるトンネル電流を低
くするバンドギャップが４．５ｅＶ以上の絶縁膜と、フ
ェルミ準位近傍からのトンネル電流を低くする誘電率３
０以上の絶縁膜とを一つ以上ずつ積層にした構造に設計
し、かつ酸化膜換算した前記絶縁層の膜厚が一定の条件
かつ有限温度の条件において、前記絶縁層の膜厚と同じ
膜厚である絶縁膜のいずれかの単層だけのときよりもト
ンネル電流を低くする割合で、前記絶縁層の積層絶縁膜
の各膜厚を設定することを特徴とする。

【０１１４】ここで、第１乃至第１３の実施形態の望ま
しい実施態様としては、次のものがあげられる。

【０１１５】(1) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
１の絶縁膜とし、カソード電極のフェルミ準位近傍から
のトンネル電流を低くする誘電率３０以上の絶縁膜を第
２の絶縁膜としたとき、第１の絶縁膜から第２の絶縁膜
の順に電子が流れる方向に、第２の絶縁膜のバリアハイ
トより低い電圧を絶縁層にかけて使用した場合に、酸化
膜換算した絶縁層の膜厚が一定の条件かつ有限温度の条
件において、絶縁層の膜厚と同じ膜厚である絶縁膜のい
ずれかの単層だけのときよりもトンネル電流を低くする
割合で、絶縁層の積層絶縁膜の各膜厚が設定されてなる
こと。

【０１１６】(2) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
１の絶縁膜とし、カソード電極のフェルミ準位近傍から
のトンネル電流を低くする誘電率３０以上の絶縁膜を第
２の絶縁膜としたとき、第２の絶縁膜から第１の絶縁膜
の順に電子が流れる方向に絶縁層に電圧をかけて使用し
た場合に、酸化膜換算した絶縁層の膜厚が一定の条件か
つ有限温度の条件において、絶縁層の膜厚と同じ膜厚で
ある絶縁膜のいずれかの単層だけのときよりもトンネル
電流を低くする割合で、絶縁層の積層絶縁膜の各膜厚が
設定されてなること。

【０１１７】(3) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
１、第３の絶縁膜とし、カソード電極のフェルミ準位近
傍からのトンネル電流を低くする誘電率３０以上の絶縁
膜を第２の絶縁膜としたとき、第１、第２、第３の絶縁
膜を積層にした絶縁層に電圧をかけて使用した場合に、
酸化膜換算した絶縁層の膜厚が一定の条件かつ有限温度
の条件において、絶縁層の膜厚と同じ膜厚である第１、
第２、第３の絶縁膜のいずれかの単層だけのときよりも
トンネル電流を低くする割合で、絶縁層の積層絶縁膜の
各膜厚が設定されてなること。

【０１１８】(4) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
２の絶縁膜とし、カソード電極のフェルミ準位近傍から
のトンネル電流を低くする誘電率３０以上の絶縁膜を第
１、第３の絶縁膜としたとき、第１、第２、第３の絶縁
膜を積層にした絶縁層に電圧をかけて使用した場合に、
酸化膜換算した絶縁層の膜厚が一定の条件かつ有限温度
の条件において、絶縁層の膜厚と同じ膜厚である第１、
第２、第３の絶縁膜のいずれかの単層だけのときよりも
トンネル電流を低くする割合で、絶縁層の積層絶縁膜の
各膜厚が設定されてなること。

【０１１９】上述の如く、第１乃至第１３の実施形態
は、各構成膜だけから構成した等価の換算膜厚の絶縁膜
よりも、低トンネル電流を呈するようなＭＩＳ半導体装
置の積層絶縁膜を提供するものである。このため、表１
に示すように、積層絶縁膜におけるシリコン酸化膜（表
１中ＳｉＯ）、シリコン窒化膜（表１中ＳｉＮ）若しく
はシリコン酸窒化膜と、チタン酸化膜（表１中ＴｉＯ）
との膜厚比の範囲が設定されることが望ましい。なお、
ここで、各構成膜は少なくとも１原子層は存在すること
を前提とし、シリコン酸化物（ＳｉＯ₂ ）及びシリコン
窒化物（Ｓｉ₃ Ｎ ₄ ）の１原子層は０．２５ｎｍ、チタ
ン酸化物（ＴｉＯ₂ ）の１原子層は０．５ｎｍとする。

【０１２０】表１において、「ＡＴＲ」及び「ＥＴＲ」
は夫々実膜厚比及び換算膜厚比を示し、またＡＴＲ及び
ＥＴＲにおいて「（）」内に示された数字はより望まし
い範囲を示す。また、表１において、いずれの膜が上下
（基板側或いは電極側）かは膜厚比に影響しない。ま
た、シリコン酸窒化膜（ＳｉＯＮ）は表１に示されてい
ないが、これはシリコン酸化物とシリコン窒化物と混合
材料からなるため、その膜厚比の範囲はシリコン酸化物
とシリコン窒化物とを合わせた最も広い範囲となる。

【０１２１】

【表１】

【０１２２】なお、上述した各実施形態では、シリコン
窒化膜或いはシリコン酸化膜とチタン酸化膜とを積層に
した絶縁層からなるＭＩＳ構造について示したが、積層
にする一方の絶縁膜のバンドギャップが４．５以上（例
えば、シリコン酸化膜（ＳｉＯ₂ ）、シリコン酸窒化膜
（ＳｉＯＮ）、シリコン窒化膜（Ｓｉ₃ Ｎ₄ ））であ
り、もう一方の絶縁膜の誘電率が３０以上（例えば、Ｔ
ｉＯ₂ 膜、ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ₃ ）膜、Ｓｒ
ＴｉＯ₃ 膜、ＰＺＴ（（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃）膜、
ＰＬＺＴ（（ＰＢ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃ ））膜、
Ｔａ₂ Ｏ₅ 膜）であればよい。また、三層膜において一
層と二層或いは二層と三層の順が入れ替わった構造でも
よく、四層以上の多層膜でも構わない。

【０１２３】また、上記実施形態において、ゲート電極
ｎ+ ポリシリコン、基板がｐ型シリコン層表面のＭＩＳ
構造の例を記載したが、積層膜全体にかかる電圧及び積
層膜に電流が流れる方向を同じにし、且つ各積層膜に対
するゲート電極のバリアハイトを考慮すれば、異なるゲ
ート電極及び基板の不純物の型及び材料でも同様な効果
が得られる。

【０１２４】（第１４の実施形態）図２６は、本発明の
第１４の実施形態に係わるｎチャネルＭＩＳトランジス
タの素子構造を示す断面図である。

【０１２５】本実施形態において、ｐ型シリコン基板１
上に素子分離のためのシリコン熱酸化膜１２が形成され
ている。シリコン基板１の表面には、リンのイオン注入
によってｎ型のソース及びドレイン拡散層１０及び１１
が形成されている。シリコン基板１の表面には、第１乃
至第１３の実施形態で説明した絶縁層７が形成されてい
る。ゲート電極となる多結晶シリコン膜８上にはＣＶＤ
シリコン酸化膜９が形成されている。さらに、ゲート電
極の側壁にはシリコン窒化膜１３が形成されている。ま
た、全面にＣＶＤシリコン酸化膜１５を堆積後に、コン
タクト孔が開口され、配線となるアルミ電極１６がスパ
ッタにより形成されパターニングされている。

【０１２６】以上が、本発明の絶縁層を適用した一実施
形態を示すｎチャンネルトランジスタの構造断面図であ
る。また、第１乃至第１３の実施形態で説明した絶縁層
は不揮発性メモリ素子のゲート電極間絶縁膜、或いは容
量素子のキャパシタ絶縁膜にも適用できる。また、第６
乃至第１３の実施形態で説明した３つの絶縁膜を有する
絶縁層は不揮発性メモリ素子のトンネル絶縁膜にも適用
できる。

【０１２７】［不揮発性半導体記憶装置］本発明者ら
は、不揮発性半導体記憶装置に関連し、低誘電率（大き
いバンドキャップ）の膜と高誘電率（小さいバンドギャ
ップ）の膜とを積層にした構造に対して鋭意研究及び各
種実験を行った。そして、低誘電率の絶縁膜と高誘電率
の絶縁膜を積層した構造において、積層膜全体を換算膜
厚一定にした状態で、複数の絶縁膜の各膜厚の割合
（比）に対するトンネル電流密度を調べた。その結果、
ある特定の材料選択における各々の膜厚比のある割合
で、絶縁層にかかる電圧が低いときには各絶縁膜単層よ
りもトンネル電流が低く抑えられ、その電圧からわずか
に電圧を増やすと各絶縁膜単層よりもトンネル電流を高
くできることがわかった。この特徴を不揮発性半導体記
憶装置、フラッシュメモリに適用すれば、換算膜厚６ｎ
ｍ以下の膜厚で１０年以上の長期間のデー夕保持と低電
圧でテータ消去及び書き込み可能な半導体装置を製作で
きる。

【０１２８】（第１５の実施形態）図３１は、本発明の
第１５の実施形態に係わる半導体装置を説明するための
もので、三つの絶縁膜が積層になっているＭＩＳ構造の
断面図である。不揮発性半導体記憶装置はこの構造を含
み構成される。

【０１２９】ｐ型シリコン基板５１の表面上に、シリコ
ン酸化膜５２、５４とチタン酸化膜５３からなる絶縁層
が形成され、その上にゲート電極５５が形成されてい
る。このＭＩＳ構造を形成するためには、まずｐ型シリ
コン基板５１の表面にシリコン酸化膜５２を形成する。
次いで、チタン酸化膜５３を形成する。さらに、シリコ
ン酸化膜５４を形成する。最後に、リンを２×１０²⁰ｃ
ｍ^-3拡散させたｎ+ ポリシリコンゲート電極５５を形成
する。このゲート電極は不揮発性半導体記憶装置におい
てフローティングゲート電極になる。

【０１３０】なお、ポリシリコンゲート電極５５は他の
材料でもよく、シリコン単結晶、アルミニウム（Ａ
ｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、チ
タン（Ｔｉ）、タングステン（Ｗ）、チタンナイトライ
ド（ＴｉＮ）、ジルコニウムナイトライド（ＺｒＮ）、
チタンシリサイド（ＴｉＳｉ）、タングステンシリサイ
ド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、タ
ンタルシリサイド（ＴａＳｉ）のいずれでも構わない。
また、シリコン酸化膜の形成方法は、熱酸化による方
法、ＣＶＤによる方法、ラジカルの酸素を使う方法など
何でも良く特定されない。チタン酸化膜の形成方法は、
ＣＶＤにより堆積し形成する方法、スパッタにより形成
する方法のいずれでも良く特定されない。ただし、各ゲ
ート電極材料ごとに仕事関数の値が変わるので、以下で
述べるバリアハイトの値は使用するゲート電極ごとに変
更して考える必要がある。

【０１３１】図３２は図３１のＭＩＳ構造のフラットバ
ンド電圧におけるエネルギーバンド図である。図の左か
らｎ+ ポリシリコンゲート電極５５のフェルミ準位
Ｅ_F 、伝導体Ｅ_C 、価電子帯Ｅ_V 、次はシリコン酸化膜
５４の伝導体及び価電子帯、次はチタン酸化膜５３の伝
導体及び価電子帯、次はシリコン酸化膜５２の伝導体及
び価電子帯、最後はｐ型シリコン基板５１のフェルミ準
位Ｅ_F 、伝導体Ｅ_C 、価電子帯Ｅ_V である。フラットバ
ンド電圧Ｖ_FBが積層にした絶縁膜５２、５３、５４にか
かっており、そのときｎ+ ポリシリコンゲート電極５５
のフェルミ準位Ｅ_Fとｐ型シリコン基板５１の伝導体Ｅ
_C が一致する。また、チタン酸化膜５３の実膜厚を
Ｔ₂ 、シリコン酸化膜５２、５４の実膜厚をＴ₁ 、
Ｔ₃ 、バリアハイトφ _B2をｎ+ ポリシリコンゲート電極
５５のフェルミ準位Ｅ_F とチタン酸化膜５３の伝導体Ｅ
_C の差、バリアハイトφ_B1（＝φ_B3）をｎ+ ポリシリコ
ンゲート電極５５のフェルミ準位Ｅ_F とシリコン酸化膜
５２の伝導体Ｅ_C の差とする。

【０１３２】図３３は図３１のＭＩＳ構造のｎ+ ポリシ
リコンゲート電極５５に負の電圧をかけ、絶縁膜５２、
５３，５４からなる絶縁層全体に電圧Ｖ_all がかかった
ときのエネルギーバンド図である。このとき、シリコン
酸化膜５２にはＶ₁ 、チタン酸化膜５３にはＶ₂ 、シリ
コン酸化膜５４にはＶ₃ の電圧がかかる。そして、ｎ+
ポリシリコンゲート電極５５から電子がトンネリングし
電流が流れる。

【０１３３】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）は、前記の式（数２）により表現
できる。

【０１３４】図３４は図３１のシリコン酸化膜５２、チ
タン酸化膜５３、シリコン酸化膜５４の積層構造を流れ
る電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものであ
る。積層膜５２、５３、５４全体の換算膜厚Ｔ_all,eff
を３．５ｎｍに固定した場合に、チタン酸化膜５３とシ
リコン酸化膜５２、５４の膜厚の割合を変えている。こ
こで、チタン酸化膜５３の誘電率ε₂ とシリコン酸化膜
５２（５４）の誘電率ε₁ （＝ε₃ ）はそれぞれ８９、
３．９、バリアハイトφ_B2、φ_B1（＝φ_B3）はそれぞれ
１．０、３．２ｅＶであり、温度は３００Ｋである。ま
た、真空中における電子の質量がｍのとき膜中をトンネ
リングしている電子の有効質量は０．４６ｍとしてい
る。

【０１３５】この図は絶縁層に電圧３Ｖと１Ｖをかけた
場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）
と、シリコン酸化膜５２、チタン酸化膜５３、シリコン
酸化膜５４との合計の換算膜厚Ｔ_all,eff が３．５ｎｍ
のときに占めるシリコン酸化膜５２（５４）の換算膜厚
Ｔ_1,eff との関係を表している。ただし、シリコン酸化
膜５２、５４は同じ膜厚にした。

【０１３６】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が３．５ｎｍ（実膜厚Ｔ₂ が約７９．９ｎｍ）の
ときを表し、横軸が１．７５ｎｍのときはシリコン酸化
膜５２（５４）は換算膜厚Ｔ_{1, eff} （＝Ｔ_3,eff ）が
１．７５ｎｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も１．７５ｎ
ｍ）、つまりシリコン酸化膜の膜厚が３．５ｎｍであ
り、チタン酸化膜５２は無いことを表している。そし
て、横軸が０ｎｍと１．７５ｎｍの間のときは、シリコ
ン酸化膜５２、チタン酸化膜５３、シリコン酸化膜５４
の換算膜厚の合計 Ｔ_all,eff が３．５ｎｍのときに占め
るシリコン酸化膜５２（５４）の換算膜厚Ｔ_1,eff（＝
Ｔ_3,eff ）を表している。

【０１３７】絶縁層に１Ｖかかっているとき、チタン酸
化膜５３単層の場合（Ｔ_2,eff ＝３．５ｎｍ）からシリ
コン酸化膜５２（５４）が占める割合が増えていくと電
流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が１．
６６ｎｍで電流値は７．３４×１０^-17 Ａ／ｃｍ² と最
も抑えられ、そこから電流値は増加に転じる。

【０１３８】また、絶縁層に３Ｖかかっているとき、チ
タン酸化膜５３単層の場合（Ｔ_{2,ef f} ＝３．５ｎｍ）か
らシリコン酸化膜５２（５４）が占める割合が増えてい
くと電流値が高くなっていき、Ｔ_1,eff （ ＝
Ｔ_3,eff ）が１．１５ｎｍで電流値は６．３５×１０^-2
Ａ／ｃｍ² と最も高くなり、そこから電流値は減少に転
じる。

【０１３９】トンネル絶縁膜の換算膜厚が３．５ｎｍの
場合において、電荷保持しているときの電圧が１Ｖでリ
ーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を注入
或いは放出する電圧が３Ｖでリーク電流が１０^-4Ａ／ｃ
ｍ² 以上が必要だとする。そのとき図３４より、チタン
酸化膜５３の膜厚が０．３４＜Ｔ_2,eff ＜０．６４
（７．７６＜Ｔ₂ ＜１４．６０）、シリコン酸化膜５２
（５４）の膜厚が１．４３＜Ｔ_1,eff （＝Ｔ₁ ）＜１．
５８であれば、その条件を満たすことになる。

【０１４０】図３５はチタン酸化膜とシリコン酸化膜の
各単層膜、及びその積層構造を流れる電流と電圧の関係
を示す。

【０１４１】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。１Ｖで電流値が１０^-15 Ａ／ｃ
ｍ² よりも高くなり、さらに３Ｖにおいて電流値が１０
^-4Ａ／ｃｍ² よりも低くなっている。従って、各単層膜
が換算膜厚３．５ｎｍの場合にはフラッシュメモリが要
求するスペックを満足することができない。

【０１４２】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．５ｎｍ（Ｔ₂ は１１．４ｎｍ）、シリコン酸化膜Ｔ
_{1,ef f} は１．５ｎｍ（Ｔ₁ も１．５ｎｍ）である。電荷
を保持しているときにトンネル絶縁層にかかる電圧１Ｖ
において電流は１０^-15 Ａ／ｃｍ² 以下に抑えられ、電
荷を注入あるいは放出するために必要な電流１０^-4Ａ／
ｃｍ² 以上が３Ｖという低電圧において実現できる（図
３５中の符号Ａ、Ｂ参照）。

【０１４３】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして
３．５ｎｍの薄膜からなるフラッシュメモリが作製でき
る。

【０１４４】（第１６の実施形態）図３６は図３１の積
層膜５２、５３、５４全体の換算膜厚Ｔ_all,eff を３ｎ
ｍとした場合の、積層構造に流れる電流密度Ｊ（Ｔ₁ 、
Ｔ₂ 、Ｔ₃ ）を計算したものである。積層膜５２、５
３、５４全体の換算膜厚Ｔ_all,eff を３ｎｍに固定した
場合に、チタン酸化膜５３とシリコン酸化膜５２、５４
の膜厚の割合を変えている。

【０１４５】この図は絶縁層に電圧２．５Ｖと０．７５
Ｖをかけた場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ
₂ 、Ｔ₃ ）と、シリコン酸化膜５２、チタン酸化膜５
３、シリコン酸化膜５４との合計の換算膜厚Ｔ_all,eff
が３ｎｍのときに占めるシリコン酸化膜５２（５４）の
換算膜厚Ｔ_1,eff との関係を表している。ただし、シリ
コン酸化膜５２と５４は同じ膜厚にした。

【０１４６】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が３ｎｍ（実膜厚Ｔ₂ が約６８．５ｎｍ）のとき
を表し、横軸が１．５ｎｍのときはシリコン酸化膜５２
（５４）は換算膜厚Ｔ_1,eff （＝Ｔ_3,eff ）が１．５ｎ
ｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も１．５ｎｍ）、つまりシリ
コン酸化膜の膜厚が３ｎｍであり、チタン酸化膜５２は
無いことを表している。そして、横軸が０ｎｍと１．５
ｎｍの間のときは、シリコン酸化膜５２、チタン酸化膜
５３、シリコン酸化膜５４の換算膜厚の合計Ｔ_all,eff
が３ｎｍのときに占めるシリコン酸化膜５２（５４）の
換算膜厚Ｔ1_,eff（＝Ｔ_3,eff ）を表している。

【０１４７】絶縁層に０．７５Ｖかかっているとき、チ
タン酸化膜５３単層の場合（Ｔ_{2,ef f} ＝３ｎｍ）からシ
リコン酸化膜５２（５４）が占める割合が増えていくと
電流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が
１．４０ｎｍで電流値は１．０８×１０^-16 Ａ／ｃｍ²
と最も抑えられ、そこから電流値は増加に転じる。

【０１４８】また、絶縁層に２．５Ｖかかっていると
き、チタン酸化膜５３単層の場合（Ｔ _2,eff ＝３ｎｍ）
からシリコン酸化膜５２（５４）が占める割合が増えて
いくと電流値が高くなっていき、Ｔ_1,eff （＝
Ｔ_3,eff ）が１．１６ｎｍで電流値は３．８４×１０^-2
Ａ／ｃｍ² と最も高くなり、そこから電流値は減少に転
じる。

【０１４９】トンネル絶縁膜の換算膜厚が３ｎｍの場合
において、電荷保持しているときの電圧が０．７５Ｖで
リーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を注
入或いは放出する電圧が２．５Ｖでリーク電流が１０^-4
Ａ／ｃｍ² 以上が必要だとする。そのとき図３６より、
チタン酸化膜５３の膜厚が０．１６＜Ｔ_2,eff ＜０．
５６（３．６５＜Ｔ₂ ＜１２．８）、シリコン酸化膜５
２（５４）の膜厚が１．２２＜Ｔ_1,eff （＝Ｔ₁ ）＜
１．４２であれば、その条件を満たすことになる。

【０１５０】図３７はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係であ
る。

【０１５１】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。０．７５Ｖで電流値が１０^-15
Ａ／ｃｍ² よりも高くなり、さらに２．５Ｖにおいて電
流値が１０^-4Ａ／ｃｍ² よりも低くなっている。従っ
て、各単層膜が換算膜厚３ｎｍの場合にはフラッシュメ
モリが要求するスペックを満足することができない。

【０１５２】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．２ｎｍ（Ｔ₂ は４．５６ｎｍ）、シリコン酸化膜Ｔ
_{1,ef f} は１．４ｎｍ（Ｔ₁ も１．４ｎｍ）である。電荷
を保持しているときにトンネル絶縁層にかかる電圧０．
７５Ｖにおいて電流は１０^-15 Ａ／ｃｍ² 以下に抑えら
れ、電荷を注入あるいは放出するために必要な電流１０
^-4Ａ／ｃｍ² 以上が２．５Ｖという低電圧において実現
できる（図３７中の符号Ａ、Ｂ参照）。

【０１５３】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして３
ｎｍの薄膜からなるフラッシュメモリが作製できる。

【０１５４】（第１７実施形態）図３８は図３１の積層
膜５２、５３、５４全体の換算膜厚Ｔ_all,eff を２．５
ｎｍとした場合の、積層構造に流れる電流密度Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものである。積層膜５
２、５３、５４全体の換算膜厚Ｔ_all,eff を２．５ｎｍ
に固定した場合に、チタン酸化膜５３とシリコン酸化膜
５２、５４の膜厚の割合を変えている。

【０１５５】この図は絶縁層に電圧２Ｖと０．５Ｖをか
けた場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ
₃ ）と、シリコン酸化膜５２、チタン酸化膜５３、シリ
コン酸化膜５４との合計の換算膜厚Ｔ_all,eff が２．５
ｎｍのときに占めるシリコン酸化膜５２（５４）の換算
膜厚Ｔ_1,eff との関係を表している。ただし、シリコン
酸化膜５２と５４は同じ膜厚にした。

【０１５６】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が２．５ｎｍ（実膜厚Ｔ₂ が約５７．０ｎｍ）の
ときを表し、横軸が１．２５ｎｍのときはシリコン酸化
膜５２（５４）は換算膜厚Ｔ_{1, eff} （＝Ｔ_3,eff ）が
１．２５ｎｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も１．２５ｎ
ｍ）、つまりシリコン酸化膜の膜厚が２．５ｎｍであ
り、チタン酸化膜５２は無いことを表している。そし
て、横軸が０ｎｍと１．２５ｎｍの間のときは、シリコ
ン酸化膜５２、チタン酸化膜５３、シリコン酸化膜５４
の換算膜厚の合計Ｔ_all,effが２．５ｎｍのときに占め
るシリコン酸化膜５２（５４）の換算膜厚Ｔ_1,eff （＝
Ｔ_3,eff ）を表している。

【０１５７】絶縁層に０．５Ｖかかっているとき、チタ
ン酸化膜５３単層の場合（Ｔ_2,eff＝２．５ｎｍ）から
シリコン酸化膜５２（５４）が占める割合が増えていく
と電流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が
１．１４ｎｍで電流値は１．７０×１０^-16 Ａ／ｃｍ²
と最も抑えられ、そこから電流値は増加に転じる。

【０１５８】また、絶縁層に２．０Ｖかかっていると
き、チタン酸化膜５３単層の場合（Ｔ _2,eff ＝２．５ｎ
ｍ）からシリコン酸化膜５２（５４）が占める割合が増
えていくと電流値が高くなっていき、Ｔ_1,eff （＝Ｔ
_3,eff ）が１．２５ｎｍで電流値は７．８１×１０^-2Ａ
／ｃｍ² と最も高くなり、そこから電流値は減少に転じ
る。

【０１５９】トンネル絶縁膜の換算膜厚が２．５ｎｍの
場合において、電荷保持しているときの電圧が０．５Ｖ
でリーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を
注入或いは放出する電圧が２Ｖでリーク電流が１０^-4Ａ
／ｃｍ² 以上が必要だとする。そのとき図３８より、チ
タン酸化膜５３の膜厚が０．１８＜Ｔ_2,eff ＜０．３８
（４．１１＜Ｔ₂ ＜８．６７）、シリコン酸化膜５２
（５４）の膜厚が１．０６＜Ｔ_1,eff （＝Ｔ₁ ）＜１．
１６であれば、その条件を満たすことになる。

【０１６０】図３９はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係であ
る。

【０１６１】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。０．５Ｖで電流値が１０^-15 Ａ
／ｃｍ² よりも高くなり、さらに２Ｖにおいて電流値が
１０ ^-4Ａ／ｃｍ² よりも低くなっている。従って、各単
層膜が換算膜厚２．５ｎｍの場合にはフラッシュメモリ
が要求するスペックを満足することができない。

【０１６２】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．２２ｎｍ（Ｔ₂ は５．０２ｎｍ）、シリコン酸化膜
Ｔ_{1, eff} は１．１４ｎｍ（Ｔ₁ も１．１４ｎｍ）であ
る。電荷を保持しているときにトンネル絶縁層にかかる
電圧０．５Ｖにおいて電流は１０^-15 Ａ／ｃｍ² 以下に
抑えられ、電荷を注入あるいは放出するために必要な電
流１０^-4Ａ／ｃｍ² 以上が２Ｖという低電圧において実
現できる（図３９中の符号Ａ、Ｂ参照）。

【０１６３】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして
２．５ｎｍの薄膜からなるフラッシュメモリが作製でき
る。

【０１６４】（第１８実施形態）図４０は図３１の積層
膜５２、５３、５４全体の換算膜厚Ｔ_all,eff を５．５
ｎｍとした場合の、積層構造に流れる電流密度Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものである。積層膜５
２、５３、５４全体の換算膜厚Ｔ_all,eff を５．５ｎｍ
に固定した場合に、チタン酸化膜５３とシリコン酸化膜
５２、５４の膜厚の割合を変えている。この図は絶縁層
に電圧５Ｖと２Ｖをかけた場合に流れるトンネル電流密
度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）と、シリコン酸化膜５２、チ
タン酸化膜５３、シリコン酸化膜５４との合計の換算膜
厚Ｔ_all,eff が５．５ｎｍのときに占めるシリコン酸化
膜５２（５４）の換算膜厚Ｔ_1,eff との関係を表してい
る。ただし、シリコン酸化膜５２と４は同じ膜厚にし
た。

【０１６５】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が５．５ｎｍ（実膜厚Ｔ₂ が約１２５．６ｎｍ）
のときを表し、横軸が２．７５ｎｍのときはシリコン酸
化膜５２（５４）は換算膜厚Ｔ _1,eff （＝Ｔ_3,eff ）が
２．７５ｎｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も２．７５ｎ
ｍ）、つまりシリコン酸化膜の膜厚が５．５ｎｍであ
り、チタン酸化膜５２は無いことを表している。そし
て、横軸が０ｎｍと２．７５ｎｍの間のときは、シリコ
ン酸化膜５２、チタン酸化膜５３、シリコン酸化膜５４
の換算膜厚の合計Ｔ_{all,ef f} が５．５ｎｍのときに占め
るシリコン酸化膜５２（５４）の換算膜厚Ｔ_1,eff（＝
Ｔ_3,eff ）を表している。

【０１６６】絶縁層に２Ｖかかっているとき、チタン酸
化膜５３単層の場合（Ｔ_2,eff ＝５．５ｎｍ）からシリ
コン酸化膜５２（５４）が占める割合が増えていくと電
流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が２．
７２ｎｍで電流値は１．５６×１０^-7Ａ／ｃｍ² と最も
抑えられ、そこから電流値は増加に転じる。

【０１６７】また、絶縁層に５Ｖかかっているとき、チ
タン酸化膜５３単層の場合（Ｔ_{2,ef f} ＝５．５ｎｍ）か
らシリコン酸化膜５２（５４）が占める割合が増えてい
くと電流値が高くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）
が１．１８ｎｍで電流値は１４８Ａ／ｃｍ² と最も高く
なり、そこから電流値は減少に転じる。

【０１６８】トンネル絶縁膜の換算膜厚が５．５ｎｍの
場合において、電荷保持しているときの電圧が２Ｖでリ
ーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を注入
或いは放出する電圧が５Ｖでリーク電流が１０^-4Ａ／ｃ
ｍ² 以上が必要だとする。そのとき図４０より、チタン
酸化膜５３の膜厚が０．３４＜Ｔ_2,eff ＜０．８６
（７．７６＜Ｔ₂ ＜１９．６）、シリコン酸化膜５２
（５４）の膜厚が２．３２＜Ｔ_1,eff （＝Ｔ₁ ）＜２．
５８であれば、その条件を満たすことになる。

【０１６９】図４１はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係であ
る。

【０１７０】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。チタン酸化膜単層の場合、２Ｖ
で電流値が１０^-15 Ａ／ｃｍ² よりも高くなり、両場合
とも５Ｖにおいて電流値が１０^-4Ａ／ｃｍ² よりも低く
なっている。従って、各単層膜が換算膜厚５．５ｎｍの
場合にはフラッシュメモリが要求するスペックを満足す
ることができない。

【０１７１】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．７ｎｍ（Ｔ₂ は１６．０ｎｍ）、シリコン酸化膜Ｔ
_{1,ef f} は２．４ｎｍ（Ｔ₁ も２．４ｎｍ）である。電荷
を保持しているときにトンネル絶縁層にかかる電圧２Ｖ
において電流は１０^-15 Ａ／ｃｍ² 以下に抑えられ、電
荷を注入あるいは放出するために必要な電流１０^-4Ａ／
ｃｍ² 以上が５Ｖという低電圧において実現できる（図
４１中の符号Ａ、Ｂ参照）。

【０１７２】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして
５．５ｎｍの薄膜からなるフラッシュメモリが作製でき
る。

【０１７３】（第１９の実施形態）図４２は、本発明の
第１９の実施形態に係わる半導体装置を説明するための
もので、二つの絶縁膜が積層になったものを並列に含ん
だ絶縁膜構造からなるＭＩＳ構造の断面図である。不揮
発性半導体記憶装置はこの構造を含み構成される。

【０１７４】ｐ型シリコン基板５１の表面上に、面積Ｓ
₁ の領域にシリコン酸化膜６２ａ、チタン酸化膜６３ａ
の順に積層した構造（ＳｉＯ₂ ／ＴｉＯ₂ ）と、面積Ｓ
₂ の領域にチタン酸化膜６３ｂ、シリコン酸化膜６２ｂ
の順に積層した構造（ＴｉＯ ₂ ／ＳｉＯ₂ ）が並列に形
成し、その上にリンを２×１０²⁰ｃｍ^-3拡散させたｎ+
ポリシリコンゲート電極５５を形成する。

【０１７５】この積層構造を流れるトンネル電流Ｊは次
式のように表現できる。

【０１７６】 Ｊ＝［Ｓ₁ Ｊ（Ｔ₁ 、Ｔ₂ ）＋Ｓ₂ Ｊ（Ｔ₂ 、Ｔ₁ ）］／（Ｓ₁ ＋Ｓ₂ ） …（数５） ここでＪ（Ｔ_i 、Ｔ_j ）とは、絶縁膜ｉ、ｊの順に電子
が流れる方向のトンネル電流を表し、Ｔ₁ 、Ｔ₂ はそれ
ぞれ、ＳｉＯ₂ 、ＴｉＯ₂ の実膜厚を表すものとする。
Ｊ（Ｔ_i 、Ｔ_j ）は、前記の式（数１）により表現でき
る。

【０１７７】Ｊ（Ｔ₁ 、Ｔ₂ ）とＪ（Ｔ₂ 、Ｔ₁ ）は、
誘電率の低い膜に高い電場がかかるという性質から、膜
厚の比によらず［Ｊ（Ｔ₁ 、Ｔ₂ ）の絶対値］＞［Ｊ
（Ｔ₂、Ｔ₁ ）の絶対値］の関係を満たす傾向にある。
このことから、二つの絶縁膜が積層になったものを並列
に含んだこの構造では、電圧が正負それぞれの場合につ
いて常にＳｉＯ₂ 、ＴｉＯ₂ の順に電子が流れる方向の
電流Ｊ（Ｔ₁ 、Ｔ₂ ）が支配的になる。

【０１７８】図４３はシリコン酸化膜６２ａ（６２
ｂ）、チタン酸化膜６３ａ（６３ｂ）の積層構造を流れ
る電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を計算したものである。積
層膜６２ａ、６３ａ（６２ｂ、６３ｂ）全体の換算膜厚
Ｔ_all,eff を３．５ｎｍに固定した場合に、チタン酸化
膜６３ａ（６３ｂ）とシリコン酸化膜６２ａ（６２ｂ）
の膜厚の割合を変えている。ここで、チタン酸化膜６３
ａ（６３ｂ）の誘電率ε₂とシリコン酸化膜６２ａ（６
２ｂ）の誘電率ε₁ はそれぞれ８９、３．９、バリアハ
イトφ_B2、φ_B1はそれぞれ１．０、３．２ｅＶであり、
温度は３００Ｋである。また、真空中における電子の質
量がｍのとき膜中をトンネリングしている電子の有効質
量は０．４６ｍ、シリコン酸化膜６２ａと６２ｂ、及
び、チタン酸化膜６３ａと６３ｂはそれぞれ同じ膜厚、
絶縁層の各領域の面積Ｓ₁ とＳ₂ は同じ大きさとしてい
る。

【０１７９】この図は絶縁層に電圧３Ｖと０．５Ｖをか
けた場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）
と、シリコン酸化膜６２ａ（６２ｂ）、チタン酸化膜６
３ａ（６３ｂ）との合計の換算膜厚Ｔ_all,eff が３．５
ｎｍのときに占めるシリコン酸化膜６２ａ（６２ｂ）の
換算膜厚Ｔ_1,eff との関係を表している。

【０１８０】つまり、横軸が０ｎｍのときはシリコン酸
化膜６２ａ（６２ｂ）は無く、チタン酸化膜６３ａ（６
３ｂ）は換算膜厚Ｔ_2,eff が３．５ｎｍ（実膜厚Ｔ₂ が
約７９．９ｎｍ）のときを表し、横軸が３．５ｎｍのと
きはシリコン酸化膜６２ａ（６２ｂ）は換算膜厚Ｔ
_1,eff が３．５ｎｍ（実膜厚Ｔ₁ も３．５ｎｍ）であ
り、チタン酸化膜６３ａ（６３ｂ）は無いことを表して
いる。そして、横軸が０ｎｍと３．５ｎｍの間のとき
は、シリコン酸化膜６２ａ（６２ｂ）、チタン酸化膜６
３ａ（６３ｂ）の換算膜厚の合計Ｔ_all,eff が３．５ｎ
ｍのときに占めるシリコン酸化膜６２ａ（６２ｂ）の換
算膜厚Ｔ_all,eff を表している。

【０１８１】絶縁層に０．５Ｖかかっているとき、チタ
ン酸化膜６３ａ（６３ｂ）単層の場合（Ｔ_2,eff ＝３．
５ｎｍ）からシリコン酸化膜６２ａ（６２ｂ）が占める
割合が増えていくと電流値が低くなっていき、Ｔ_1,eff
が３．３１ｎｍで電流値は７．３９×１０^-18 Ａ／ｃｍ
² と最も抑えられ、そこから電流値は増加に転じる。

【０１８２】また、絶縁層に３Ｖかかっているとき、チ
タン酸化膜６３ａ（６３ｂ）単層の場合（Ｔ_2,eff ＝
３．５ｎｍ）からシリコン酸化膜６２ａ（６２ｂ）が占
める割合が増えていくと電流値が高くなっていき、Ｔ
_1,eff が１．２４ｎｍで電流値は６．５４×１０Ａ／ｃ
ｍ² と最も高くなり、そこから電流値は減少に転じる。

【０１８３】トンネル絶縁膜の換算膜厚が３．５ｎｍの
場合において、電荷保持しているときの電圧が０．５Ｖ
でリーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を
注入或いは放出する電圧が３Ｖでリーク電流が１０^-4Ａ
／ｃｍ² 以上が必要だとする。そのとき図４３より、チ
タン酸化膜６３ａ（６３ｂ）の膜厚０．６３＜Ｔ_{2,ef f}
＜１．０５（１４．４＜Ｔ₂ ＜２４．０）、シリコン酸
化膜６２ａ（６２ｂ）の膜厚が２．４５＜Ｔ_1,eff （＝
Ｔ₁ ）＜２．８７であれば、その条件を満たすことにな
る。

【０１８４】図４４はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係を示
す。

【０１８５】破線は、それぞれ、シリコン酸化膜単層、
チタン酸化膜単層の場合である。各単層の場合は、０．
５Ｖで電流値が１０^-15 Ａ／ｃｍ² よりも高くなり、さ
らに３Ｖにおいて電流値が１０^-4Ａ／ｃｍ² よりも低く
なっている。従って、各単層膜が換算膜厚３．５ｎｍの
場合にはフラッシュメモリが要求するスペックを満たせ
ない。

【０１８６】実線は、シリコン酸化膜、チタン酸化膜の
順に電子が流れる場合（ＳｉＯ₂ ／ＴｉＯ₂ ）である。
チタン酸化膜６３ａ（６３ｂ）の膜厚Ｔ_2,eff は０．９
ｎｍ（Ｔ₂ は２０．５ｎｍ）、シリコン酸化膜６２ａ
（６２ｂ）の膜厚Ｔ_1,eff は１．５ｎｍ（Ｔ₁ は１．５
ｎｍ）である。電荷を保持しているときにトンネル絶縁
層にかかる電圧０．５Ｖにおいて電流は１０^-15 Ａ／ｃ
ｍ² 以下に抑えられ、電荷を注入あるいは放出するため
に必要な電流１０^-4Ａ／ｃｍ² 以上が３Ｖという低電圧
において実現できる。

【０１８７】このようにして、上述の膜厚の割合のチタ
ン酸化膜６３ａ（６３ｂ）とシリコン酸化膜６２ａ（６
２ｂ）の積層構造によって図４２のトンネル絶縁層を形
成すれば、換算膜厚にして３．５ｎｍの薄膜からなるフ
ラッシュメモリが作製できる。

【０１８８】（第１５乃至第１９の実施形態に共通の事
項）上述の如く、第１５乃至第１９の実施形態は、リー
ク電流が極めて低く且つ低電圧でテータ消去及び書き込
みが可能となるような不揮発性半導体記憶装置の積層絶
縁膜を提供するものである。このため、表２に示すよう
に、積層絶縁膜におけるシリコン酸化膜（表２中Ｓｉ
Ｏ）とチタン酸化膜（表２中ＴｉＯ）との膜厚比の範囲
が設定されることが望ましい。なお、ここで、各構成膜
は少なくとも１原子層は存在することを前提とし、シリ
コン酸化物（ＳｉＯ₂ ）の１原子層は０．２５ｎｍ、チ
タン酸化物（ＴｉＯ₂ ）の１原子層は０．５ｎｍとす
る。表２において、「ＡＴＲ」及び「ＥＴＲ」は夫々実
膜厚比及び換算膜厚比を示す。

【０１８９】

【表２】

【０１９０】第１５乃至第１９の実施形態において、シ
リコン酸化膜とチタン酸化膜とを積層にした絶縁層から
なるＭＩＳ構造について示したが、積層にする一つの絶
縁膜のバンドギャップが４．５以上（例えば、シリコン
酸化膜（ＳｉＯ₂ ）、シリコン酸窒化膜（ＳｉＯＮ）、
シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）であり、もう一つの絶縁
膜の誘電率が３０以上（例えば、ＴｉＯ₂ 膜、ＢＳＴ
（（Ｂａ、Ｓｒ）ＴｉＯ ₃ ）膜、ＳｒＴｉＯ₃ 膜、ＰＺ
Ｔ（（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃ ）膜、ＰＬＺＴ（（Ｐ
Ｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃ ））膜、Ｔａ₂ Ｏ₅ 膜）
であればよい。また、上記実施形態において、ゲート電
極ｎ+ ポリシリコン、基板がｐ型シリコン層表面のＭＩ
Ｓ構造の例を記載したが、積層膜全体にかかる電圧及び
積層膜に電流が流れる方向を同じにし、且つ各積層膜に
対するゲート電極のバリアハイトを考慮すれば、異なる
ゲート電極及び基板の不純物の型及び材料でも同様な効
果が得られる。

【０１９１】第１５乃至第１７の実施形態の三層膜にお
いて一層と二層或いは二層と三層の順が入れ替わった構
造でもよく、四層以上の多層膜でも構わない。また、一
層と三層の膜厚は同一の必要はなく、その膜厚を変えて
片側からの電流を流れやすくし、もう片側からの電流を
抑えることも可能である。

【０１９２】第１９の実施形態の二つの積層膜を並列に
含む構造において、二つ以上の積層膜を含んでも構わな
く、積層膜が占める領域の面積は同じ必要はない。ま
た、二つ以上含まれる各積層膜はそれぞれ異なる構造で
構わない。

【０１９３】（第２０の実施形態）図４５は第２０の実
施形態に係わる不揮発性半導体記憶装置のフローティン
グゲート型ｎチャンネルトランジスタの素子構造を示す
断面図である。

【０１９４】本実施形態において、ｐ型シリコン基板７
１上に素子分離のためのシリコン熱酸化膜８３が形成さ
れている。シリコン基板表面には、リン或いはヒ素のイ
オン注入によってｎ型のソース／ドレイン拡散層８０が
形成されている。シリコン基板表面には第１５乃至第１
９の実施形態で説明した絶縁層７６が形成されている。
絶縁層７６上にフローティングゲート電極７７が形成さ
れ、更にその上にはゲート電極間絶縁膜７８を介してコ
ントロールゲート電極７９が形成されている。これらの
構造は、層間絶縁膜８１、８２により被覆され、ここ
に、コンタクト孔開口後、配線となるアルミ電極８４が
スパッタにより形成されパターニングされている。

【０１９５】以上が、本発明の絶縁層を適用した一実施
形態を示すフローティングゲート型ｎチャンネルトラン
ジスタの構造である。なお、第１５乃至第１９の実施形
態の絶縁層は不揮発性半導体記憶装置のゲート電極間絶
縁膜にも適用できる。

【０１９６】本発明は、上記の実施例にのみ限定される
ものではなく、その主旨を逸脱しない範疇において種々
変形して実施することができる。

【０１９７】

【発明の効果】本発明に係るＭＩＳ構造の半導体装置に
よれば、誘電率の高い絶縁膜と誘電率の低い絶縁膜を積
層した絶縁層を用い、この絶縁層の有限温度における熱
励起電流とフェルミ準位近傍からの電流の両方を抑える
ことができ、リーク電流の低減をはかることができる。

【０１９８】本発明に係る不揮発性半導体記憶装置によ
れば、トンネル絶縁膜が換算膜厚で６ｎｍよりも薄膜で
ありながら、リーク電流が極めて低く抑えられるのでデ
ータ保持特性に要求されているスペックを満たし、しか
も従来よりも低電圧でテータ消去及び書き込みが可能と
なる。

【図面の簡単な説明】

【図１】第１の実施形態を説明するためのもので、ｎ+
ポリシリコン／チタン酸化膜／シリコン窒化膜／ｐ型シ
リコン基板からなるＭＩＳ構造の断面図。

【図２】図１のＭＩＳ構造のフラットバンドにおけるエ
ネルギーバンド図。

【図３】図１のＭＩＳ構造のゲートに負の電圧をかけた
ときのエネルギーバンド図。

【図４】図１のＭＩＳ構造における積層絶縁膜の膜厚比
とトンネル電流との関係（電圧０．５Ｖ、換算膜厚１．
５ｎｍ）を示す図。

【図５】第２の実施形態を説明するためのもので、図１
のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流との
関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。

【図６】第３の実施形態を説明するためのもので、図１
のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流との
関係（電圧０．５Ｖ、換算膜厚１．５ｎｍ）を示す図。

【図７】第４の実施形態を説明するためのもので、図１
のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流との
関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。

【図８】第５の実施形態を説明するためのもので、ｎ+
ポリシリコン／シリコン窒化膜／チタン酸化膜／ｐ型シ
リコン基板からなるＭＩＳ構造の断面図。

【図９】図８のＭＩＳ構造のフラットバンドにおけるエ
ネルギーバンド図。

【図１０】図８のＭＩＳ構造のゲートに負の電圧をかけ
たときのエネルギーバンド図。

【図１１】図８のＭＩＳ構造における積層絶縁膜の膜厚
比とトンネル電流との関係（電圧０．５Ｖ、換算膜厚
１．５ｎｍ）を示す図。

【図１２】第６の実施形態を説明するためのもので、ｎ
+ ポリシリコン／シリコン窒化膜／チタン酸化膜／シリ
コン窒化膜／ｐ型シリコン基板からなるＭＩＳ構造の断
面図。

【図１３】図１２のＭＩＳ構造のフラットバンドにおけ
るエネルギーバンド図。

【図１４】図１２のＭＩＳ構造のゲートに負の電圧をか
けたときのエネルギーバンド図。

【図１５】図１２のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧０．５Ｖ、換算膜厚
１．５ｎｍ）を示す図。

【図１６】第７の実施形態を説明するためのもので、図
１２のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流
との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。

【図１７】第８の実施形態を説明するためのもので、図
１２のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流
の関係（電圧０．５Ｖ、換算膜厚１．５ｎｍ）を示す
図。

【図１８】第９の実施形態を説明するためのもので、図
１２のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流
との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。

【図１９】第１０の実施形態を説明するためのもので、
ｎ+ ポリシリコン／チタン酸化膜／シリコン窒化膜／チ
タン酸化膜／ｐ型シリコン基板からなるＭＩＳ構造の断
面図。

【図２０】図１９のＭＩＳ構造のフラットバンドにおけ
るエネルギーバンド図。

【図２１】図１９のＭＩＳ構造のゲートに負の電圧をか
けたときのエネルギーバンド図。

【図２２】図１９のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧０．５Ｖ、換算膜厚
１．５ｎｍ）を示す図。

【図２３】第１１の実施形態を説明するためのもので、
図１９のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電
流との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す
図。

【図２４】第１２の実施形態を説明するためのもので、
図１９のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電
流との関係（電圧０．５Ｖ、換算膜厚１．５ｎｍ）を示
す図。

【図２５】第１３の実施形態を説明するためのもので、
図１９のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電
流との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す
図。

【図２６】第１４の実施形態を説明するためのもので、
ｎチャンネルＭＩＳトランジスタの素子構造を示す断面
図。

【図２７】従来の問題点を説明するためのもので、電圧
を２Ｖ、換算膜厚を２．５ｎｍに固定した場合における
誘電率とトンネル電流密度との関係を示す図。

【図２８】誘電率とバリアハイトとの関係を示す図。

【図２９】従来のＭＩＳ構造における積層絶縁膜の膜厚
比とトンネル電流との関係を示す図。

【図３０】従来のＭＩＳ構造における積層絶縁膜の膜厚
比とトンネル電流との関係を示す図。

【図３１】第１５の実施形態を説明するためのもので、
ｎ+ ポリシリコン／シリコン酸化膜／チタン酸化膜／シ
リコン酸化膜／ｐ型シリコン基板からなるＭＩＳ構造の
断面図。

【図３２】図３１のＭＩＳ構造のフラットバンド電圧に
おけるエネルギーバンド図。

【図３３】図３１のＭＩＳ構造のゲートに負の電圧をか
けたときのエネルギーバンド図。

【図３４】図３１のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧１Ｖと３Ｖ、換算膜
厚３．５ｎｍ）を示す図。

【図３５】図３１のＭＩＳ構造におけるトンネル電流と
電圧の関係（換算膜厚３．５ｎｍ）を示す図。

【図３６】第１６の実施形態を説明するためのもので、
図３１のＭＩＳ構造における積層絶縁膜の膜厚比とトン
ネル電流との関係（電圧０．７５Ｖと２Ｖ、換算膜厚３
ｎｍ）を示す図。

【図３７】第１６の実施形態を説明するためのもので、
図３１のＭＩＳ構造におけるトンネル電流と電圧の関係
（換算膜厚３ｎｍ）を示す図。

【図３８】第１７の実施形態を説明するためのもので、
図３１のＭＩＳ構造における積層絶縁膜の膜厚比とトン
ネル電流との関係（電圧０．５Ｖと２Ｖ、換算膜厚２．
５ｎｍ）を示す図。

【図３９】第１７の実施形態を説明するためのもので、
図３１のＭＩＳ構造におけるトンネル電流と電圧の関係
（換算膜厚２．５ｎｍ）を示す図。

【図４０】第１８の実施形態を説明するためのもので、
図３１のＭＩＳ構造における積層絶縁膜の膜厚比とトン
ネル電流との関係（電圧２Ｖと５Ｖ、換算膜厚５．５ｎ
ｍ）を示す図。

【図４１】第１８の実施形態を説明するためのもので、
図３１のＭＩＳ構造におけるトンネル電流と電圧の関係
（換算膜厚５．５ｎｍ）を示す図。

【図４２】第１９の実施形態を説明するためのもので、
ｎ+ ポリシリコン／シリコン酸化膜・チタン酸化膜／チ
タン酸化膜・シリコン酸化膜／ｐ型シリコン基板からな
るＭＩＳ構造の断面図。

【図４３】図４２のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧０．５Ｖと３Ｖ、換
算膜厚３．５ｎｍ）を示す図。

【図４４】図４２のＭＩＳ構造におけるトンネル電流と
電圧の関係（換算膜厚３．５ｎｍ）を示す図。

【図４５】第２０の実施形態を説明するためのもので、
不揮発性半導体記憶装置のフローティングゲート型ｎチ
ャンネルトランジスタの素子構造を示す断面図。

【符号の説明】

１…シリコン基板 ２、５…シリコン窒化膜 ３、６…チタン酸化膜 ４…ゲート電極 ７…絶縁層 ８…ゲート電極 ９…シリコン酸化膜 １０、１１…ソース及びドレイン拡散層 １２…素子分離絶縁膜 １３…シリコン窒化膜 １４…シリサイド膜 １５…ＣＶＤ酸化膜 １６…アルミ電極 ５１…シリコン基板 ５２、５４…シリコン酸化膜 ５３…チタン酸化膜 ５５…ゲート電極 ６２ａ、６２ｂ…シリコン酸化膜 ６３ａ、６３ｂ…チタン酸化膜 ７１…シリコン基板 ７６…絶縁層 ７７…フローティングゲート電極 ７８…絶縁膜 ７９…コントロールゲート電極 ８０…ソース／ドレイン拡散層 ８１、８２…層間絶縁膜 ８３…素子分離絶縁膜 ８４…アルミ電極８４

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 29/788

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】半導体から実質的になる下地層と、前記下
   地層上に配設された絶縁層と、前記絶縁層上に配設され
   た電極と、を具備し、前記下地層と前記電極との間に前
   記絶縁層が挟まれるＭＩＳ半導体装置であって、 前記絶縁層は積層された第１及び第２絶縁膜を具備し、
   前記第１絶縁膜は、シリコン酸化物、シリコン酸窒化
   物、シリコン窒化物からなる群から選択された材料から
   実質的になり、前記第２絶縁膜はチタン酸化物から実質
   的になることと、 前記絶縁層は誘電率に基づいてシリコン酸化物に換算し
   た換算膜厚が３ｎｍ以下で、且つ前記第１絶縁膜の実際
   の厚さの前記第２絶縁膜の実際の厚さに対する実膜厚比
   が０．００８８〜６．５の範囲にあるように設定される
   ことと、を特徴とするＭＩＳ半導体装置。
2. 【請求項２】前記換算膜厚が１．５ｎｍ以下で、前記実
   膜厚比が０．００８８〜１．５５の範囲にあることを特
   徴とする請求項１に記載のＭＩＳ半導体装置。
3. 【請求項３】前記換算膜厚が１．５〜３ｎｍで、前記実
   膜厚比が０．０１４〜６．５の範囲にあることを特徴と
   する請求項１に記載のＭＩＳ半導体装置。
4. 【請求項４】半導体から実質的になる下地層と、前記下
   地層上に配設された絶縁層と、前記絶縁層上に配設され
   た電極と、を具備し、前記下地層と前記電極との間に前
   記絶縁層が挟まれるＭＩＳ半導体装置であって、 前記絶縁層は積層された第１、第２及び第３絶縁膜を具
   備すると共に前記第１及び第３絶縁膜の間に前記第２絶
   縁膜が挟まれることと、前記第１及び第３絶縁膜は、シ
   リコン酸化物、シリコン酸窒化物、シリコン窒化物から
   なる群から選択された材料から実質的になり、前記第２
   絶縁膜はチタン酸化物から実質的になることと、 前記絶縁層は誘電率に基づいてシリコン酸化物に換算し
   た換算膜厚が３ｎｍ以下で、且つ前記第１及び第３絶縁
   膜の実際の厚さの合計値の前記第２絶縁膜の実際の厚さ
   に対する実膜厚比が０．００２〜５．９２の範囲にある
   ように設定されることと、を特徴とするＭＩＳ半導体装
   置。
5. 【請求項５】前記換算膜厚が１．５ｎｍ以下で、前記実
   膜厚比が０．００２〜０．６１の範囲にあることを特徴
   とする請求項４に記載のＭＩＳ半導体装置。
6. 【請求項６】前記換算膜厚が１．５〜３ｎｍで、前記実
   膜厚比が０．００２〜５．９２の範囲にあることを特徴
   とする請求項４に記載のＭＩＳ半導体装置。
7. 【請求項７】半導体から実質的になる下地層と、前記下
   地層上に配設された絶縁層と、前記絶縁層上に配設され
   た電極と、を具備し、前記下地層と前記電極との間に前
   記絶縁層が挟まれるＭＩＳ半導体装置であって、 前記絶縁層は積層された第１、第２及び第３絶縁膜を具
   備すると共に前記第１及び第３絶縁膜の間に前記第２絶
   縁膜が挟まれることと、前記第１及び第３絶縁膜はチタ
   ン酸化物から実質的になり、前記第２絶縁膜は、シリコ
   ン酸化物、シリコン酸窒化物、シリコン窒化物からなる
   群から選択された材料から実質的になることと、 前記絶縁層は誘電率に基づいてシリコン酸化物に換算し
   た換算膜厚が３ｎｍ以下で、且つ前記第２絶縁膜の実際
   の厚さの前記第１及び第３絶縁膜の実際の厚さの合計値
   に対する実膜厚比が０．００８〜１２．９の範囲にある
   ように設定されることと、を特徴とするＭＩＳ半導体装
   置。
8. 【請求項８】前記換算膜厚が１．５ｎｍ以下で、前記実
   膜厚比が０．０１７〜２．４６の範囲にあることを特徴
   とする請求項７に記載のＭＩＳ半導体装置。
9. 【請求項９】前記換算膜厚が１．５〜３ｎｍで、前記実
   膜厚比が０．００８〜１２．９の範囲にあることを特徴
   とする請求項７に記載のＭＩＳ半導体装置。
10. 【請求項１０】前記下地層の表面内に、チャネル領域
    と、前記チャネル領域を挟む一対のソース／ドレイン領
    域と、が形成され、前記電極は前記絶縁層を介して前記
    チャネル領域に対向するゲート電極からなることを特徴
    とする請求項１乃至９のいずれかに記載のＭＩＳ半導体
    装置。
11. 【請求項１１】前記絶縁層はキャパシタ絶縁層からな
    り、前記下地層及び前記電極は一対のキャパシタ電極か
    らなることを特徴とする請求項１乃至９のいずれかに記
    載のＭＩＳ半導体装置。
12. 【請求項１２】チャネル領域と、前記チャネル領域を挟
    む一対のソース／ドレイン領域と、が表面内に形成され
    た半導体から実質的になる下地層と、 前記下地層上に配設されたトンネル絶縁層と、 前記トンネル絶縁層上に配設されたフローティングゲー
    ト電極と、を具備し、前記フローティングゲート電極は
    前記トンネル絶縁層を介して前記チャネル領域に対向す
    る不揮発性半導体記憶装置であって、 前記トンネル絶縁層は、積層された第１、第２及び第３
    絶縁膜を具備すると共に前記第１及び第３絶縁膜の間に
    前記第２絶縁膜が挟まれることと、前記第１及び第３絶
    縁膜は、シリコン酸化物、シリコン酸窒化物、シリコン
    窒化物からなる群から選択された材料から実質的にな
    り、前記第２絶縁膜はチタン酸化物から実質的になるこ
    とと、 前記トンネル絶縁層は誘電率に基づいてシリコン酸化物
    に換算した換算膜厚が６ｎｍ以下に設定されることと、
    を特徴とする不揮発性半導体記憶装置。
13. 【請求項１３】前記換算膜厚が５．５ｎｍ以下で、前記
    第１及び第３絶縁膜の実際の厚さの合計値の前記第２絶
    縁膜の実際の厚さに対する実膜厚比が０．０７６〜０．
    ３８９の範囲にあることを特徴とする請求項１２に記載
    の不揮発性半導体記憶装置。
14. 【請求項１４】チャネル領域と、前記チャネル領域を挟
    む一対のソース／ドレイン領域と、が表面内に形成され
    た半導体から実質的になる下地層と、 前記下地層上に配設されたトンネル絶縁層と、 前記トンネル絶縁層上に配設されたフローティングゲー
    ト電極と、を具備し、前記フローティングゲート電極は
    前記トンネル絶縁層を介して前記チャネル領域に対向す
    る不揮発性半導体記憶装置であって、 前記トンネル絶縁層は、互いに並設された第１及び第２
    絶縁膜と、互いに並設され且つ前記第１及び第２絶縁膜
    上に夫々積層された第３及び第４絶縁膜と、を具備し、
    前記第１及び第４絶縁膜は、シリコン酸化物、シリコン
    酸窒化物、シリコン窒化物からなる群から選択された材
    料から実質的になり、前記第２及び第３絶縁膜はチタン
    酸化物から実質的になることと、 前記トンネル絶縁層は誘電率に基づいてシリコン酸化物
    に換算した換算膜厚が６ｎｍ以下に設定されることと、
    を特徴とする不揮発性半導体記憶装置。
15. 【請求項１５】前記換算膜厚が３．５ｎｍ以下で、前記
    第１絶縁膜の実際の厚さの前記第３絶縁膜の実際の厚さ
    に対する実膜厚比及び前記第４絶縁膜の実際の厚さの前
    記第２絶縁膜の実際の厚さに対する実膜厚比が０．１０
    ２〜０．２の範囲にあることを特徴とする請求項１４に
    記載の不揮発性半導体記憶装置。
16. 【請求項１６】前記フローティングゲート電極に層間絶
    縁膜を介して対向するコントロールゲート電極を更に具
    備することを特徴とする請求項１２乃至１５のいずれか
    に記載の不揮発性半導体記憶装置。