CN118335725A

CN118335725A - 电容器和包括其的电子器件

Info

Publication number: CN118335725A
Application number: CN202410041311.6A
Authority: CN
Inventors: 金海龙; 李珍镐; 金东昡; 金泛锡; 金载兴; 李周浩
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2023-01-11
Filing date: 2024-01-11
Publication date: 2024-07-12

Abstract

提供电容器和包括其的电子器件。所述电容器包括第一电极层、第二电极层、设置在第一电极层和第二电极层之间的电介质层、以及设置在第一电极层和电介质层之间的中间层。所述中间层包括第一界面材料，所述第一界面材料包括至少一种第13族元素，并且所述至少一种第13族元素不为铝(Al)。

Description

电容器和包括其的电子器件

对相关申请的交叉引用

本申请基于2023年1月11日在韩国知识产权局提交的韩国专利申请No.10-2023-0004289并要求其优先权，将其公开内容全部通过引用并入本文中。

技术领域

本公开内容涉及电容器和包括其的器件。

背景技术

半导体元件例如存储器和晶体管被用于各种各样的家用和工业装置中。随着家用和工业装置的更高的性能，半导体元件变得更加高度集成和更精细。

随着半导体元件变得更加高度集成和更精细，半导体元件在尺寸上更小。例如，电容器在尺寸上的减小导致在所述电容器的容量方面的减小和在漏电流方面的增加，并且因此提出多种方法来解决这些任务。

例如，通过改变电容器结构(例如，通过扩大电极面积或减小电介质层的厚度)来维持电容器的容量。

发明内容

提供具有较高的电容和减小的漏电流的电容器以及包括其的器件。

另外的方面将部分地在随后的描述中阐述，并且将部分地从所述描述中明晰，或可通过本公开内容的呈现的实施方式的实践来获悉。

根据一个方面，提供电容器，其包括：第一电极层、第二电极层、在所述第一电极层和所述第二电极层之间的电介质层、以及在所述第一电极层和所述电介质层之间的中间层，其中所述中间层包括第一界面材料，并且所述第一界面材料包括除铝(Al)以外的至少一种第13族元素。

根据另一方面，提供包括所述电容器的器件。

附图说明

由结合附图进行的以下描述，本公开内容的一些实施方式的以上和其它方面、特征和优点将更明晰，其中：

图1为示出根据至少一种实施方式的电容器的示意性结构的横截面图；

图2为显示根据至少一种实施方式的电容器中的电容对电压的图；

图3为显示根据至少一种实施方式的电容器中的漏电流对等效氧化物厚度(T_oxeq)的图；

图4为显示根据至少一种实施方式的电容器中的电容对电压的图；

图5为显示根据至少一种实施方式的电容器中的漏电流对等效氧化物厚度(T_oxeq)的图；

图6为示出使用根据实施方式的电容器的电子器件的示意性电路配置和操作的电路图；

图7为示出根据至少一种实施方式的电子器件的示意图；

图8为示出根据另外的实施方式的电子器件的示意图；

图9为示出根据另外的实施方式的电子器件的平面图；

图10为沿着图9中的线A-A’所取的横截面图；

图11为示出根据另外的实施方式的电子器件的横截面图；和

图12和图13各自为示意性地示出可应用于根据至少一种实施方式的器件的元件架构的概念图。

具体实施方式

现在将详细地介绍一些实施方式，其实例在附图中示出，其中相同的附图标记始终指代相同的元件。在这点上，本实施方式可具有不同的形式，并且不应当被解释为限于本文中阐述的描述。因此，以下仅通过参考附图来描述实施方式以说明方面。如本文中使用的，术语“和/或”包括相关列出条目的一个或多个的任意和所有组合。当在要素列表之前或之后时，表述例如“…的至少一个(种)”修饰要素的整个列表，且不修饰所述列表的单个要素。

稍后将描述的本发明构思可具有多种修改并且可以不同的形式体现，并且将参考附图详细说明具体实施方式。然而，应理解，不旨在将发明构思限于所公开的具体形式，而是相反，旨在包括落入本发明构思的精神和范围内的所有修改、等同物和替代物。

下文使用的术语仅用于描述具体实施方式的目的，并不旨在限制本发明构思。除非上下文另有明确说明，否则单数术语也包括复数术语。当术语“约”或“基本上”在本说明书中结合数值和/或几何形状使用时，意图是相关数值包括在所陈述的数值周围的制造公差(例如±10％)。此外，无论数值和/或几何形状是否被修饰为“约”或“基本上”，将理解这些值和/或几何形状应被解释为包括在所陈述的数值和/或几何形状周围的制造或操作公差(例如±10％)。当提及“C至D(C-D)”时，这意味着包括C(包括C在内)至D(包括D在内)，除非另有规定。在下文中，将理解术语“包括”或“包含”当在本说明书中使用时，表明存在所陈述的特征、整体、步骤、操作、元件、部分、组分(组件)、材料或其组合，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、部分、组分(组件)、材料或其组合。如在下文中使用的，“/”取决于情况可解释为“和”或“或”。

在附图中，厚度被放大或缩小以清楚地表示不同的层和区域。在整个说明书中，相同的附图标记用于相同的元件。在整个说明书中，当一个层、膜、区域、板等被称为“在”另外的元件“上”或“上方”时，它可直接在所述另外的元件上，或可存在中间元件，除非另有明确说明。

还将理解，空间相对术语，例如“在…上方”、“顶部”等，除了图中所示的取向以外，还意图涵盖在使用或操作中器件的不同取向，并且所述器件可以其它方式取向(旋转90度或在其它取向上)，并且本文中使用的空间相对术语相应地进行解释。在本文中可使用术语第一、第二等来描述各种元件，并且所述元件不应被术语限制。所述术语仅用于将一个元件与另外的元件区分开。相同的附图标记用于具有基本上相同的功能配置的组件，并且将省略其重复描述。

此外，在说明书中描述的功能术语例如包括“单元”、“…器”和“模块”的那些意指处理至少一种功能或操作的单元，并且可被实施为处理电路系统例如硬件、软件、或硬件和软件的组合。例如，所述处理电路系统更具体地可包括，但不限于，中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路系统可包括电子组件例如晶体管、电阻器、电容器等的至少一个和/或包括所述组件的电子电路。

在下文中，将更详细地描述根据实施方式的电容器和包括其的器件。

图1为示出根据至少一种实施方式的电容器的示意性结构的横截面图。

根据至少一种实施方式的电容器100包括：第一电极层110；第二电极层190；设置在第一电极层110和第二电极层190之间的电介质层150；以及设置在第一电极层和电介质层150之间的中间层130，其中所述中间层包括第一界面材料，所述第一界面材料包括至少一种第13族元素，并且所述至少一种第13族元素不为铝(Al)。

由于根据至少一种实施方式的电容器包括以上中间层，因此可防止由于电极的氧化引起的所述电介质层的结构劣化，并且所述电容器可具有比较优异的结构稳定性和介电特性，并且具有更高的电容和更低的漏电流特性。

根据至少一种实施方式的电容器在设置在第一电极层和电介质层之间的中间层中包括除铝以外的第13族元素。当铝被包括在第一电极层和电介质层之间的界面中时，由于铝的扩散，可发生结构或结晶(晶体)劣化，从而降低所述电容器的电容。相反，由于根据至少一种实施方式的电容器包括除铝以外的第13族元素，因此所述电容器可具有更高的电容特性，同时减少漏电流。

根据至少一种实施方式，包括在第一界面材料中的第13族元素可为硼(B)、镓(Ga)、铟(In)和/或铊(Tl)的至少一种。

根据至少一种实施方式，第一界面材料可包括第13族元素的氧化物。

根据至少一种实施方式，第一界面材料可包括镓氧化物、铟氧化物和/或其组合。

根据至少一种实施方式，第一界面材料可具有3.5eV或更高的功函数。

例如，第一界面材料可具有约3.5eV至约10eV、约3.7eV至约9eV和/或约4eV至约8eV的功函数。

根据至少一种实施方式，中间层可具有单层结构，或两个或更多个层的复合层结构。

根据至少一种实施方式，中间层可由包括第一界面材料的第一层组成。

根据至少一种实施方式，中间层可包括第一层和第二层，所述第一层可包括第一界面材料，所述第二层可包括第二界面材料，并且所述第二界面材料可包括至少一种第13族元素。

根据至少一种实施方式，包括在第二界面材料中的第13族元素可为除铝以外的第13族元素。

根据至少一种实施方式，第二界面材料的描述可与第一界面材料的描述相同(或基本上相似)。

根据至少一种实施方式，第一界面材料和第二界面材料可彼此不同。例如，第一界面材料可包括除铝以外的第一(种)第13族元素，并且第二界面材料可包括除铝以外的第二(种)第13族元素，并且所述第一第13族元素和所述第二第13族元素可为不同的元素。

根据至少一种实施方式，中间层可与第一电极层直接接触。

根据至少一种实施方式，中间层可与电介质层直接接触。

根据至少一种实施方式，中间层可为和/或包括无定形结构。

根据至少一种实施方式，中间层可具有或更小的厚度。例如，中间层的厚度可为约至约约至约和/或约至约

当所述中间层具有满足上述范围的厚度时，可防止所述电介质层的结构劣化，并且因此根据至少一种实施方式的电容器可具有相对优异的结构稳定性和介电特性以及更高的电容和更低的漏电流特性。

根据至少一种实施方式，第一电极层可包括第一电极材料。例如，根据至少一种实施方式，第一电极材料可为金属、金属氧化物、金属氮化物、其组合、和/或类似物。在至少一种实施方式中，第一电极材料可包括钛(Ti)、镍(Ni)、铝(Al)、钽(Ta)、钨(W)、铂(Pt)、钯(Pd)、金(Au)、铱(Ir)、铑(Rh)、钼(Mo)、钒(V)或铌(Nb)、和/或类似物的至少一种作为基础元素。

例如，第一电极材料可包括如下的至少一种：金属(例如，钛(Ti)、镍(Ni)、铝(Al)、钽(Ta)、钨(W)、铂(Pt)、钯(Pd)、金(Au)、铱(Ir)、铑(Rh)、钼(Mo)、钒(V)或铌(Nb)、和/或类似物)；氧化物(例如，Ti氧化物、Ni氧化物、Al氧化物、Ta氧化物、W氧化物、Pt氧化物、Pd氧化物、Au氧化物、Ir氧化物、Rh氧化物、Mo氧化物、V氧化物、Nb氧化物、和/或类似物)；氮化物(例如，Ti氮化物、Ni氮化物、Al氮化物、Ta氮化物、W氮化物、Pt氮化物、Pd氮化物、Au氮化物、Ir氮化物、Rh氮化物、Mo氮化物、V氮化物、Nb氮化物、和/或类似物)；和/或其组合。

根据至少一种实施方式，第一电极层可包括TiN。

根据至少一种实施方式，中间层可进一步包括在第一电极层中包括的第一电极材料和/或在第一电极层中包括的电极材料的氧化物。

根据至少一种实施方式，中间层可包括由式1表示的化合物：

式1

A_xM_yO_z

其中，在式1中，A为除铝以外的第13族元素，M与在第一电极材料中包括的金属相同，x为大于0且小于或等于5的实数，y为大于或等于0且小于或等于5的实数，并且z为大于0且小于或等于5的实数。例如，x、y和z也可分别表示为0<x≤5；0≤y≤5；和0<z≤5。

根据至少一种实施方式，在式1中，A可为硼(B)、镓(Ga)、铟(In)、铊(Tl)和/或其组合的至少一种。

根据至少一种实施方式，在式1中，M可为钛(Ti)、镍(Ni)、铝(Al)、钽(Ta)、钨(W)、铂(Pt)、钯(Pd)、金(Au)、铱(Ir)、铑(Rh)、钼(Mo)、钒(V)、铌(Nb)和/或其组合的至少一种。

例如，由式1表示的化合物可为Ga_xTi_yO_z或In_xTi_yO_z。

根据至少一种实施方式，在所述中间层中第一界面材料可包括由式1表示的化合物。

根据至少一种实施方式，基于A和M的总原子数，“A”可以约1原子％至约70原子％的量包含在中间层中。例如，基于A和M的总原子数，“A”可以约3原子％至约60原子％、或约5原子％至约50原子％的量包含在中间层中。

根据至少一种实施方式，中间层中的第13族元素的量范围可相对于除氧以外的元素限定。例如，根据至少一种实施方式，相对于所述中间层中除氧以外的元素，第13族元素的量可以约1原子％至约70原子％、约3原子％至约60原子％、或约5原子％至约50原子％的量包括。

例如，当中间层包括Ga_xTi_yO_z时，所述中间层中的Ga的百分比值(例如，(Ga的原子数)/(Ga的原子数+Ti的原子数))可为约1％至约70％、约3％至约60％、和/或约5％至约50％；和/或，当中间层包括In_xTi_yO_z时，所述中间层中In的百分比值((In的原子数)/(In的原子数+Ti的原子数))可为约1％至约70％、约3％至约60％、和/或约5％至约50％。

由于中间层中的第13族元素的量落在上述范围内，因此改善第一电极层的漏电流特性，并且还防止第一电极层的劣化，从而改善结构稳定性。

根据至少一种实施方式，中间层可包括第一混合区域。

根据至少一种实施方式，第一混合区域可与第一电极层直接接触。

根据至少一种实施方式，第一混合区域可包括第一电极材料和/或第一电极材料的氧化物的至少一种与第一界面材料的混合物。所述混合物可为(和/或包括)，例如，固溶体、层状结构、无定形混合物、和/或类似物。

根据至少一种实施方式，电介质层可包括电介质材料。

根据至少一种实施方式，电介质材料可包括：锆(Zr)、铪(Hf)、钛(Ti)或铝(Al)的至少一种作为基础元素。例如，电介质材料可包括Zr的氧化物、Hf的氧化物、Ti的氧化物或Al的氧化物；和/或其组合。

根据至少一种实施方式，电介质材料可包括ZrO₂、HfO₂、TiO₂、Al₂O₃和/或其组合。

根据至少一种实施方式，电介质层可具有约1nm至约15nm的厚度。例如，电介质层可具有约2nm至约12nm、约3nm至约10nm和/或约4nm至约9nm的厚度。

根据至少一种实施方式，中间层可包括第二混合区域。

根据至少一种实施方式，第二混合区域可与电介质材料直接接触。

根据至少一种实施方式，第二混合区域可包括电介质材料和/或电介质材料的氧化物的至少一种与第一界面材料。

根据至少一种实施方式，第二电极层可包括第二电极材料。

根据至少一种实施方式，第二电极材料可为金属、金属氧化物、金属氮化物和/或其组合。第二电极材料可例如与第一电极材料相同和/或基本上类似。

根据至少一种实施方式，第二电极材料可包括如下的至少一种：钛(Ti)、镍(Ni)、铝(Al)、钽(Ta)、钨(W)、铂(Pt)、钯(Pd)、金(Au)、铱(Ir)、铑(Rh)、钼(Mo)、钒(V)、铌(Nb)、和/或类似物；Ti氧化物、Ni氧化物、Al氧化物、Ta氧化物、W氧化物、Pt氧化物、Pd氧化物、Au氧化物、Ir氧化物、Rh氧化物、Mo氧化物、V氧化物、Nb氧化物、和/或类似物；Ti氮化物、Ni氮化物、Al氮化物、Ta氮化物、W氮化物、Pt氮化物、Pd氮化物、Au氮化物、Ir氮化物、Rh氮化物、Mo氮化物、V氮化物、Nb氮化物、和/或类似物；其组合；等。

根据至少一种实施方式，第一电极层和第二电极层可各自独立地具有约1nm至约30nm的厚度。例如，第一电极层和第二电极层可各自独立地具有约2nm至约20nm、约3nm至约15nm或约5nm至约10nm的厚度。

根据至少一种实施方式，提供电子器件，其包括晶体管、和电连接到所述晶体管的上述电容器的一种。

晶体管可包括：半导体基底，其包括源区域、漏区域以及设置在所述源区域与所述漏区域之间的沟道区域；以及栅堆叠体，其设置在所述半导体基底上以面向所述沟道区域并且包括栅绝缘层和栅电极。

晶体管可包括：半导体基底，其包括源区域、漏区域以及设置在所述源区域与所述漏区域之间的沟道区域；以及栅堆叠体，其设置在栅极线沟槽中以面向所述沟道区域并且包括栅绝缘层和栅电极，所述沟槽从所述半导体基底的表面凹陷(凹入)。

电子器件可包括：包括电容器和晶体管的存储单元，以及电连接到所述存储单元并控制所述存储单元的控制单元。

上述电容器可用于多种电子器件中。上述电容器也可与晶体管一起用作DRAM元件。此外，上述电容器可与其它电路元件一起形成电子电路的一部分，所述电子电路形成电子器件。

图6为示出包括根据一些实施方式的电容器的电子器件的示意性电路配置和操作的电路图。

电子器件1000的电路图示出动态随机存取存储器(DRAM)元件的一个单元，并且包括晶体管TR、电容器CA、字线WL和位线BL。电子器件1000可被提供为类似DRAM元件的阵列中的元件。电容器CA可为参照图1描述的电容器100。

通过字线WL将用于使晶体管TR成为“导通”状态的栅电压施加到栅电极，然后向位线BL施加作为待输入的数据电压值的VDD(高)或0(低)。当高电压被施加到字线和位线时，电容器CA被充电并且因此数据“1”被写入；当高电压被施加到字线并且低电压被施加到位线时，电容器CA被放电并且因此数据“0”被写入。

当读取数据时，向字线WL施加高电压以导通(开启)DRAM的晶体管TR，然后向位线BL施加VDD/2的电压。当在DRAM中的写入数据为“1”(即，电容器CA的电压为VDD)时，在电容器CA中的电荷缓慢地移动到位线BL时，位线BL的电压变得略高于VDD/2。相反，当在DRAM中的写入数据为“0”状态时，位线BL中的电荷移动到电容器CA，并且因此位线BL的电压变得略低于VDD/2。在位线BL中由此产生的电势差可通过感测放大器检测，并且所述值可被放大以确定相应的数据是“0”还是“1”。

图7为示出根据至少一种实施方式的电子器件的示意图。

参照图7，电子器件1001可包括其中电容器CA1和晶体管TR经由触头20电连接的结构。电容器CA1包括下部电极201、上部电极401以及提供在下部电极201与上部电极401之间的电介质薄膜301。电容器CA1可为如参考图1描述的电容器100。例如，下部电极201的描述可参考上述电容器100中的第一电极层110的描述，电介质薄膜301的描述可参考上述电容器100中的电介质层150和中间层130的描述，并且上部电极401的描述可参考上述第二电极层190的描述。

晶体管TR可为场效应晶体管。晶体管TR包括：半导体基底SU，其包括包括源区域SR、漏区域DR和沟道区域CH；和栅堆叠体GS，其设置在半导体基底SU上面向沟道区域CH并且包括栅绝缘层GI和栅电极GA。

沟道区域CH为在源区域SR和漏区域DR之间的区域，并且电连接到源区域SR和漏区域DR。源区域SR可电连接到沟道区域CH的一端或与其接触，并且漏区域DR可电连接到沟道区域CH的另一端或与其接触。沟道区域CH可在半导体基底SU中限定为在源区域SR和漏区域DR之间的基底区域。

半导体基底SU可包括半导体材料。半导体基底SU可包括，例如，元素(单质)和/或化合物半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)。此外，半导体基底SU可包括绝缘体上硅(SOI)基底。

源区域SR、漏区域DR和沟道区域CH可各自独立地通过例如向半导体基底SU的不同区域中注入杂质而形成，并且在这种情况下，源区域SR、沟道区域CH和漏区域DR可包括基底材料作为基础材料。源区域SR和漏区域DR可由导电材料形成。在这种情况下，源区域SR和漏区域DR可包括例如金属、金属化合物或导电聚合物。

与附图中所示不同，沟道区域CH可作为单独的材料层(薄膜)实施。在这些情况下，沟道区域CH可包括Si、Ge、SiGe、III-V族半导体、氧化物半导体、氮化物半导体、氧氮化物半导体、二维(2D)材料、量子点、有机半导体、和/或类似物中的至少一种。例如，氧化物半导体可包括InGaZnO和/或类似物，二维材料可包括过渡金属二硫属化物(TMD)、石墨烯、和/或类似物，并且量子点可包括胶体QD、纳米晶体结构体、和/或类似物。在至少一些实施方式中，单独的材料层可转移到基底或形成在基底上，并且源区域SR和/或漏区域DR区域可沉积在单独的材料层上和/或下方。

栅电极GA可设置在半导体基底SU上以与半导体基底SU间隔开并面向沟道区域CH。栅电极GA可包括金属、金属氮化物、金属碳化物、多晶硅、和/或类似物中的至少一种。例如，所述金属可包括铝(Al)、钨(W)、钼(Mo)、钛(Ti)和钽(Ta)中的至少一种，并且金属氮化物膜可包括钛氮化物膜(TiN膜)和钽氮化物膜(TaN膜)的至少一种。所述金属碳化物可包括掺杂有(或含有)铝和/或硅的金属碳化物的至少一种，并且其具体实例可包括TiAlC、TaAlC、TiSiC或TaSiC。

栅电极GA可具有其中堆叠多种材料的结构，并且可具有，例如，金属氮化物层/金属层(例如TiN/Al)的堆叠结构或金属氮化物层/金属碳化物层/金属层(例如TiN/TiAlC/W)的堆叠结构。然而，实例不限于此。

栅绝缘层GI可进一步设置在半导体基底SU和栅电极GA之间。栅绝缘层GI可包括顺电材料和/或高k介电材料，并且可具有约20至约70的介电常数。

例如，栅绝缘层GI可包括硅氧化物、硅氮化物、铝氧化物、铪氧化物、锆氧化物、和/或类似物的至少一种；和/或包括二维(2D)绝缘体例如六方氮化硼(h-BN)。例如，栅绝缘层GI可包括如下的至少一种：硅氧化物(SiO₂)、硅氮化物(SiN_x，其中x为实数)、铪氧化物(HfO₂)、铪硅氧化物(HfSiO₄)、镧氧化物(La₂O₃)、镧铝氧化物(LaAlO₃)、锆氧化物(ZrO₂)、铪锆氧化物(HfZrO₂或HfZrO₄)、锆硅氧化物(ZrSiO₄)、钽氧化物(Ta₂O₅)、钛氧化物(TiO₂)、锶钛氧化物(SrTiO₃)、钇氧化物(Y₂O₃)、铝氧化物(Al₂O₃)、铅钪钽氧化物(PbSc_0.5Ta_0.5O₃)、铅锌铌酸盐(PbZnNbO₃)、和/或类似物。另外，栅绝缘层GI可包括如下的至少一种：金属氮氧化物例如铝氧氮化物(AlON)、锆氧氮化物(ZrON)、铪氧氮化物(HfON)、镧氧氮化物(LaON)、钇氧氮化物(YON)；硅酸盐例如ZrSiON、HfSiON、YSiON、LaSiON；或铝酸盐例如ZrAlON、HfAlON、和/或类似物。栅绝缘层GI和栅电极GA可形成栅堆叠体。

电容器CA1中的电极201和401之一与晶体管TR中的源区域SR和漏区域DR之一可经由触头20电连接。在本文中，触头20可包括导电材料，例如钨、铜、铝、多晶硅等。在至少一种实施方式中，可省略触头20，并且电极201和401之一与源区域SR和漏区域DR之一可直接接触。

电容器CA1和晶体管TR的布置可不同地修改。例如，电容器CA1可设置在半导体基底SU上或掩埋在半导体基底SU中。

图7示出包括一个电容器CA1和一个晶体管TR的电子器件1001。然而，这为一种实例，并且电子器件1001可包括多个电容器和多个晶体管。

图8示出根据另外的实施方式的电子器件。

参考图8，电子器件1002可包括其中电容器CA2和晶体管TR经由触头21电连接的结构。

晶体管TR包括：半导体基底SU，其包括源区域SR、漏区域DR和沟道区域CH；以及栅堆叠体GS，其设置在半导体基底SU上以面向沟道区域CH并且包括栅绝缘层GI和栅电极GA。

可在半导体基底SU上以覆盖栅堆叠体GS的形式提供中间层绝缘膜25。中间层绝缘膜25可包括绝缘材料。例如，中间层绝缘膜25可包括Si氧化物(例如SiO₂)、Al氧化物(例如Al₂O₃)、高k介电材料(例如HfO₂)、和/或类似物。触头21穿过中间层绝缘膜25以电连接晶体管TR和电容器CA2。

电容器CA2包括下部电极202、上部电极402、以及提供在下部电极202和上部电极402之间的电介质薄膜302。下部电极202和上部电极402以能够使接触面积最大化的形状呈现，并且电容器CA2的材料与图1中的电容器100基本上相同。例如，下部电极202的描述可参考上述电容器100中的第一电极层110的描述，电介质薄膜302的描述可参考上述电容器100中的电介质层150和中间层130的描述，并且上部电极402的描述可参考上述第二电极层190的描述。

图9为示出根据另外的实施方式的电子器件的平面图。

参考图9，电子器件1003可包括其中重复地布置多个电容器和多个场效应晶体管的结构。电子器件1003可包括：包括半导体基底11'(其具有源、漏和沟道)和栅堆叠体12的场效应晶体管；设置在半导体基底11'上以不与栅堆叠体12重叠的触头结构体20'；和设置在触头结构体20'上的电容器CA3，并且可进一步包括使所述多个场效应晶体管电连接的位线结构体13。

图9示出其中触头结构体20'和电容器CA3二者沿着X方向和Y方向重复地布置的配置，但所述配置不限于此。例如，触头结构体20'可沿X方向和Y方向布置，并且电容器CA3可以六边形形状、例如蜂窝结构布置。

图10为沿图9中的线A-A'所取的横截面图。

参考图10，半导体基底11'可具有包括元件隔离膜14的浅沟槽隔离(STI)结构。元件隔离膜14可为由单一的绝缘膜形成的单层，或由两个或更多个绝缘膜的组合形成的多层。元件隔离膜14可包括在半导体基底11'中的元件隔离沟槽14T，并且元件隔离沟槽14T可用绝缘材料填充。所述绝缘材料可包括氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼-磷-硅酸盐玻璃(BPSG)、磷-硅酸盐玻璃(PSG)、可流动的氧化物(FOX)、等离子体增强的正硅酸四乙酯(PE-TEOS)或东燃硅氮烷(tonen silazene，TOSZ)的至少一种，但不限于此。

半导体基底11'可进一步包括通过元件隔离膜14限定的沟道区域CH、以及平行于半导体基底11'的上表面并且设置为沿X方向延伸的栅极线沟槽12T。沟道区域CH可具有相对长的岛形状，其具有短轴和长轴。如图10中所示，沟道区域CH的长轴可沿着与半导体基底11'的上表面平行的D3方向布置。

栅极线沟槽12T可设置成从半导体基底11'的上表面以预定的(和/或以其它方式确定的)深度与沟道区域CH交叉，和/或设置在沟道区域CH中。栅极线沟槽12T也可设置在元件隔离沟槽14T内，并且元件隔离沟槽14T中的栅极线沟槽12T可具有低于沟道区域CH中的栅极线沟槽12T的底表面。第一源/漏11'ab和第二源/漏11"ab可设置在位于栅极线沟槽12T两侧的沟道区域CH的上部部分上。

栅堆叠体12可设置在栅极线沟槽12T中。例如，栅绝缘层12a、栅电极12b和栅封盖层12c可顺序地设置在栅极线沟槽12T内。栅绝缘层12a和栅电极12b的描述可参考前述描述，并且栅封盖层12c可包括硅氧化物、硅氧氮化物、硅氮化物、和/或类似物中的至少一种。栅封盖层12c可设置在栅电极12b上以填充栅极线沟槽12T的剩余部分。

位线结构体13可设置在第一源/漏11'ab上。位线结构体13可设置为平行于半导体基底11'的上表面并且沿Y方向延伸。位线结构体13可电连接至第一源/漏11'ab，并且可在基底上顺序地包括位线触头13a、位线13b和位线封盖层13c。例如，位线触头13a可包括多晶硅，位线13b可包括金属材料，并且位线封盖层13c可包括绝缘材料例如硅氮化物或硅氧氮化物。

图10示出，位线触头13a具有与半导体基底11'的上表面共面的底表面。然而，这为一种实例，并且位线触头不限于此。例如，根据另外的实例，可进一步提供从半导体基底11'的上表面形成至预定的(或以其它方式确定的)深度的凹陷，位线触头13a延伸到所述凹陷的内部，并且因此位线触头13a的底表面可比半导体基底11'的上表面低。

位线结构体13可进一步包括在位线触头13a和位线13b之间的位线中间层(未示出)。所述位线中间层可包括金属硅化物例如钨硅化物、和金属氮化物例如钨氮化物。另外，位线间隔物(未示出)可进一步形成在位线结构体13的侧壁上。所述位线间隔物可具有单层结构或多层结构，并且可包括绝缘材料例如硅氧化物、硅氧氮化物或硅氮化物。另外，所述位线间隔物可进一步包括空气空间(空气间隔，air space)(未示出)。

触头结构体20'可设置在第二源/漏11"ab上。触头结构体20'和位线结构体13可分别不同地设置在基底上的源/漏上。触头结构体20'可为其中下部触头图案(未示出)、金属硅化物层(未示出)和上部触头图案(未示出)顺序地堆叠在第二源/漏11"ab上的结构体。触头结构体20'还可进一步包括围绕所述上部触头图案的侧表面和底表面的阻挡层(未示出)。例如，所述下部触头图案可包括多晶硅，所述上部触头图案可包括金属材料，并且所述阻挡层可包括具有导电性的金属氮化物。

电容器CA3可与触头结构体20'电连接并设置在半导体基底11'上。具体地，电容器CA3可包括电连接至触头结构体20'的下部电极203、设置为与下部电极203间隔开的上部电极403、以及在下部电极203和上部电极403之间的电介质薄膜303。下部电极203可具有拥有在底部封闭的内部空间的杯形状或圆柱形形状。上部电极403可具有梳状形状，其具有由下部电极203形成的内部空间以及延伸到相邻下部电极203之间的区域的梳齿。电介质薄膜303可设置在下部电极203和上部电极403之间以平行于其表面。

形成电容器CA3的下部电极203、电介质薄膜303和上部电极403的材料与图1中描述的电容器100的材料相同。例如，下部电极203的描述可参考上述电容器100中的第一电极层110的描述，电介质薄膜303的描述可参考上述电容器100中的电介质层150和中间层130的描述，并且上部电极403的描述可参考上述第二电极层190的描述。

可在电容器CA3和半导体基底11'之间进一步设置中间层绝缘膜15。中间层绝缘膜15可设置在其中在电容器CA3和半导体基底11'之间没有设置其它结构体的空间中。具体地，可设置中间层绝缘膜15以覆盖在基底上的布线和/或电极结构体例如位线结构体13、触头结构体20'和栅堆叠体12。例如，中间层绝缘膜15可围绕触头结构体20'的壁。中间层绝缘膜15可包括围绕位线触头13a的第一中间层绝缘膜15a、以及覆盖位线13b和位线封盖层13c的侧表面和/或上表面的第二中间层绝缘膜15b。

电容器CA3的下部电极203可设置在中间层绝缘膜15上，更具体地，在第二中间层绝缘膜15b上。此外，当设置多个电容器CA3时，多个下部电极203的底表面可通过蚀刻停止层16分开。换言之，蚀刻停止层16可包括开口16T，并且电容器CA3的下部电极203的底表面可设置在开口16T中。如所描述的，下部电极203可具有拥有在底部封闭的内部空间的杯形状或圆柱形形状。电容器CA3可进一步包括防止下部电极203倾斜或塌下的支撑部分(未示出)，并且所述支撑部分可设置在下部电极203的侧壁上。

图11为示出根据另外的实施方式的电子器件的横截面图。

根据至少一种实施方式的电子器件1004示出为对应于沿图9中的线A-A'所取的横截面图的横截面图，并且与图9中的电子器件的不同仅在于电容器CA4的形状。电容器CA4设置在半导体基底11'上以电连接到触头结构体20'，并且包括电连接到触头结构体20'的下部电极204、设置为与下部电极204间隔开的上部电极404、以及设置在下部电极204和上部电极404之间的电介质薄膜304。下部电极204、电介质薄膜304和上部电极404的材料与参考图1描述的电容器100的材料相同。例如，下部电极204的描述可参考上述电容器100中的第一电极层110的描述，电介质薄膜304的描述可参考上述电容器100中的电介质层150和中间层130的描述，并且上部电极404的描述可参考上述第二电极190的描述。

下部电极204可具有在竖直方向(Z方向)上延伸的柱形状，例如圆柱、四边形柱或多边形柱。上部电极404可具有梳状形状，其具有延伸到在相邻的下部电极204之间的区域的梳齿。电介质薄膜304可设置在下部电极204和上部电极404之间以平行于其表面。

上述电容器和电子器件可应用于多种应用领域。例如，根据实施方式的电子器件可应用作为逻辑元件或存储元件。根据实施方式的电子器件可用于在例如移动装置、计算机、膝上型电脑、传感器、网络装置、神经形态设备等装置上的算术运算、程序执行和临时数据存储。此外，根据实施方式的电子元件和电子器件可用于具有大的数据传输量并连续传输数据的电子装置中。

图12和13各自为示意性地示出可应用于根据至少一种实施方式的器件的元件架构的概念图。

参考图12，电子元件架构1100可包括存储单元1010、算术逻辑单元(ALU)1020和控制单元1030。存储单元1010、ALU 1020和控制单元1030可电连接。例如，电子元件架构1100可在包括存储单元1010、ALU 1020和控制单元1030的单个芯片中实施。

存储单元1010、ALU 1020和控制单元1030可通过片上金属线彼此连接以与彼此直接通信。存储单元1010、ALU 1020和控制单元1030可单片地集成在一个基底上以形成单个芯片。输入/输出设备2000可连接到电子元件架构(芯片)1100。此外，存储单元1010可包括主存储器和缓存(高速缓冲，cache)存储器两者。电子元件架构(芯片)1100可为片上存储器处理单元。存储单元1010可包括上述电容器和/或利用其的电子器件。此外，ALU 1020或控制单元1030可各自包括上述电容器。

参考图13，缓存存储器1510、ALU 1520和控制单元1530可配置中央处理单元(CPU)1500，并且缓存存储器1510可包括静态随机存取存储器(SRAM)(或被包括在其中)。除CPU1500以外，可提供主存储器1600和辅助存储器1700。主存储器1600可为动态随机存取存储器(DRAM)，并且可包括上述电容器。在一些情况下，电子元件架构可以如下形式实施：其中计算单元元件和存储单元元件在单个芯片中彼此相邻，而不区分子单元。

下文将通过实施例和比较例更详细地描述本公开内容。然而，提供实施例以说明本发明，并且本发明的范围不限于此。

[实施例]

实施例1：电容器的制造

准备TiN作为第一电极层(小于)。在小于约300℃的条件下使用原子层沉积(ALD)在第一电极上生长Ga₂O₃薄膜(小于)以形成中间层。在中间层上形成HfO₂的电介质层，并在约500℃的温度条件下退火。在电介质层上形成Pt的第二电极层(小于)以制造根据实施例1的电容器。

实施例2

除了使用In₂O₃代替Ga₂O₃以外，以与实施例1中相同的方式制造根据实施例2的电容器。

比较例1

除了不形成中间层以外，以与实施例1中相同的方式制造根据比较例1的电容器。

评价实施例1：电容特性的评价

测量根据实施例1和2以及比较例1制造的电容器的电容，并且测量结果显示在图2和4中。使用Keithley 4200A分析仪作为测量仪器，并且测量相对于电压变化(从-1V至1V)的电容。电介质层的厚度由等效氧化物厚度(T_oxeq))表示。

参照图2和图4，与根据比较例1的电容器相比，根据实施例1和2的电容器表现出显著优异的电容特性。

评价实施例2：漏电流特性的评价

测量根据实施例1和2以及比较例1制造的电容器的漏电流对等效氧化物厚度(T_oxeq)，并且测量结果显示在图3和5中。使用Keithley 4200A分析仪作为测量仪器，并且漏电流为当对电容器施加1V电压时的电流密度。电介质层的厚度表示为等效氧化物厚度。

参考图3和图5，可看出，与根据比较例1的电容器相比，根据实施例1和2的电容器具有相对较低的等效氧化物厚度(例如，表现出较高的介电常数和较低的漏电流特性)。

到此已经描述了至少一种实施方式，本公开内容不应限于这些实施方式，而是可由本领域技术人员从这些实施方式进行多种修改。

已经参考附图中所示的实例描述了上述电容器和包括其的电子器件，并且理解，本公开内容不应限于这些实施方式，而是可由本领域普通技术人员进行多种改变、修改和其它等同实施方式。因此，所公开的实施方式应从说明性而非限制性的角度考虑。本说明书的范围不由本公开内容的具体实施方式限定，而是由所附权利要求限定，并且范围内的所有差异将被解释为包括在本公开内容中。

根据至少一种实施方式的电容器可具有拥有优异的结构稳定性和介电特性的电介质层，并且具有高的电容和低的漏电流特性。因此，可使用电容器实施高品质的电子器件。

应理解，本文中描述的实施方式应仅在描述性的意义上考虑，且不用于限制的目的。各实施方式内的特征或方面的描述应当典型地被认为可用于其它实施方式中的其它类似特征或方面。虽然已经参考附图描述了一种或多种实施方式，但本领域普通技术人员将理解，在不背离由所附权利要求限定的精神和范围的情况下，可在其中进行形式和细节的多种改变。

Claims

1.电容器，包括：

第一电极层；

第二电极层；

在所述第一电极层和所述第二电极层之间的电介质层；以及

在所述第一电极层和所述电介质层之间的中间层，

其中所述中间层包括第一界面材料，并且所述第一界面材料包括除铝以外的至少一种第13族元素。

2.如权利要求1所述的电容器，其中包括在所述第一界面材料中的所述至少一种第13族元素为硼(B)、镓(Ga)、铟(In)或铊(Tl)的至少一种。

3.如权利要求1所述的电容器，其中所述第一界面材料包括所述至少一种第13族元素的氧化物。

4.如权利要求1所述的电容器，其中

包括在所述第一界面材料中的所述至少一种第13族元素为镓(Ga)或铟(In)的至少一种；和

所述第一界面材料包括镓氧化物、铟氧化物或其组合。

5.如权利要求1所述的电容器，其中所述中间层由包括所述第一界面材料的第一层组成。

6.如权利要求1所述的电容器，其中

所述中间层至少包括第一层和第二层，

所述第一层包括所述第一界面材料，

所述第二层包括第二界面材料，并且

所述第二界面材料包括至少一种第13族元素。

7.如权利要求6所述的电容器，其中所述第一界面材料和所述第二界面材料彼此不同。

8.如权利要求1所述的电容器，其中

所述中间层与所述第一电极层直接接触，并且

所述中间层与所述电介质层直接接触。

9.如权利要求1所述的电容器，其中所述中间层包括无定形结构。

10.如权利要求1所述的电容器，其中所述中间层具有或更小的厚度。

11.如权利要求1所述的电容器，其中

所述第一电极层包括第一电极材料，并且

所述第一电极材料包括金属、氧化物或氮化物的至少一种，并且包括钛(Ti)、镍(Ni)、铝(Al)、钽(Ta)、钨(W)、铂(Pt)、钯(Pd)、金(Au)、铱(Ir)、铑(Rh)、钼(Mo)、钒(V)或铌(Nb)的至少一种作为基础元素。

12.如权利要求11所述的电容器，其中所述中间层进一步包括所述第一电极材料的所述基础元素。

13.如权利要求11所述的电容器，其中所述中间层包括由下式表示的化合物

A_xM_yO_z

其中

A表示除铝以外的所述第13族元素，

M表示包括在所述第一电极材料中的所述基础元素，

O表示氧，并且

0<x≤5；0≤y≤5；和0<z≤5。

14.如权利要求11所述的电容器，其中

所述中间层至少包括与所述第一电极层直接接触的第一混合区域，并且

所述第一混合区域包括所述基础元素或所述基础元素的氧化物的至少一种与所述第一界面材料的混合物。

15.如权利要求1所述的电容器，其中

所述电介质层包括电介质材料，并且

所述电介质材料包括Zr、Hf、Ti或Al的至少一种作为基础元素。

16.如权利要求15所述的电容器，其中

所述中间层包括与所述电介质层直接接触的第二混合区域，并且

所述第二混合区域包括所述基础元素或所述基础元素的氧化物的至少一种与所述第一界面材料的混合物。

17.电子器件，包括：

晶体管；和

电连接到所述晶体管的根据权利要求1-16任一项所述的电容器。

18.如权利要求17所述的电子器件，其中所述晶体管包括

半导体基底，所述半导体基底包括源区域、漏区域、以及在所述源区域和所述漏区域之间的沟道区域，和

栅堆叠体，所述栅堆叠体面向所述沟道区域并包括栅绝缘层和栅电极。

19.如权利要求17所述的电子器件，其中所述晶体管包括

栅堆叠体，所述栅堆叠体在由所述半导体基底限定的沟槽中，使得所述栅堆叠体面向所述沟道区域，所述栅堆叠体包括栅绝缘层和栅电极。

20.如权利要求17所述的电子器件，包括：

包括所述电容器和所述晶体管的存储单元，以及

电连接到所述存储单元并且配置为控制所述存储单元的控制单元。