KR20220059878A - 반도체 소자 및 이를 포함하는 반도체 장치 - Google Patents

반도체 소자 및 이를 포함하는 반도체 장치 Download PDF

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KR20220059878A
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송정규
김윤수
김해룡
박보은
이은하
이주호
이향숙
조용희
조은애
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삼성전자주식회사
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Abstract

하부 전극, 하부 전극과 이격되어 배치되는 상부 전극, 및 하부 전극과 상부 전극 사이에 배치되고, 제 1 금속 산화물층, 제 2 금속 산화물 및 제 3 금속 산화물층을 포함하는 유전층을 포함하는 반도체 소자가 제공된다.

Description

반도체 소자 및 이를 포함하는 반도체 장치 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR APPARATUS INCLDUING THE SAME}
반도체 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
전자 장치가 다운-스케일링(down-scaling)되면서, 전자 장치 내에서 반도체 소자가 차지하는 공간도 축소되고 있다. 이에 따라 커패시터와 같은 반도체 소자의 크기 감소와 함께, 커패시터 유전층 두께의 감소도 동시에 요구된다. 그러나, 이러한 경우 커패시터의 유전층을 통해 누설 전류가 크게 발생하여, 소자 구동이 어려워질 수 있다.
높은 전기 용량을 가지면서, 누설 전류값이 낮은 반도체 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
3개 이상의 금속 산화물층을 포함하는 유전층을 갖는 반도체 소자에 관한 것이다.
일 실시예에 따른 반도체 소자는 하부 전극, 하부 전극과 이격되어 배치되는 상부 전극, 및 하부 전극과 상부 전극 사이에 배치되고, 제 1 금속 산화물층, 제 2 금속 산화물 및 제 3 금속 산화물층을 포함하는 유전층을 포함할 수 있다.
상기 제 1 금속 산화물층은 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로 이루어진 군에서 1종 이상 선택되는 금속 원소를 포함할 수 있다.
상기 제 2 금속 산화물층은 Y, Sc, 및 Ce 중 하나 이상 선택되는 금속 원소를 포함할 수 있다.
상기 제 3 금속 산화물층은 Al, Mg, 및 Be로 이루어진 군에서 하나 이상 선택되는 금속 원소를 포함할 수 있다.
상기 제 1 금속 산화물층, 제 2 금속 산화물층, 및 제 3 금속 산화물층은 하부 전극과 상부 전극 사이에 두께 방향으로 순차적으로 배치될 수 있다.
상기 제 2 금속 산화물층은 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로 이루어진 군에서 1종 이상 선택되는 금속 원소를 더 포함할 수 있다.
상기 제 2 금속 산화물층은 AxByOz로 표시되는 화합물(A는 Y, Sc, 및 Ce 중 하나 이상 선택되는 원소이고, B는 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로 이루어진 군에서 하나 이상 선택되는 원소, x+y+z=1이다)를 포함할 수 있다.
상기 제 2 금속 산화물층은 A 원소의 함량(x)이 B 원소의 함량(y) 대비 0.01 이상 1.0 이하일 수 있다.
상기 AxByOz로 표시되는 화합물은 x가 0.0 초과이고 0.2 이하일 수 있다.
상기 AxByOz로 표시되는 화합물은 y가 0.0 초과이고 0.5 이하일 수 있다.
상기 제 1 금속 산화물층은 하부 전극에 인접하여 배치되고, 제 1 금속 산화물층의 두께는 유전체층 총 두께의 40% 이상일 수 있다.
상기 제 2 금속 산화물층의 두께는 5Å이상이고 50Å 이하일 수 있다.
상기 유전체층의 두께는 20Å이상이고 100Å 이하일 수 있다.
상기 하부 전극, 상부 전극 또는 이들 모두는 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
상기 하부 전극, 상부 전극 또는 이들 모두는 MM'N(여기서, M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 하나 이상 선택되는 원소이고, M'은 M과 다르며 H, Li, As, Se, N, O, P, S, Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 하나 이상 선택되는 원소이고, N은 질소이다.)으로 표현되는 금속 질화물을 포함할 수 있다.
일 실시예에 따른 반도체 소자는 하부 전극; 상기 하부 전극과 이격되어 배치되는 상부 전극; 및 상기 하부 전극과 상부 전극 사이에 배치되고, AxByOz로 표시되는 화합물(A는 Y, Sc, 및 Ce 중 하나 이상 선택되는 원소, B는 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn 및 Lu로 이루어진 군에서 하나 이상 선택되는 원소이고, x+y+z=1이고, 0 < x ≤ 0.2, 0 < y ≤ 0.5이다)을 포함하는 금속 산화물층을 포함할 수 있다.
상기 금속 산화물층의 두께는 10Å이상이고 50Å 이하일 수 있다.
상기 AxByOz로 표시되는 화합물은 x가 0.0 초과이고 0.15 이하일 수 있다.
상기 AxByOz로 표시되는 화합물은 y가 0.2 이상이고 0.5 이하일 수 있다.
또한, 일 실시예에 따른 반도체 소자는 하부 전극; 상기 하부 전극과 이격되어 배치되는 상부 전극; 및 상기 하부 전극과 상부 전극 사이에 배치되고, Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 제 1 금속 원소, Y, Sc, 및 Ce 중 하나 또는 둘 이상 선택되는 제 2 금속 원소, 및 Al, Mg, 및 Be로 이루어진 군에서 선택되는 하나 또는 둘 이상의 제 3 금속 원소를 포함하는 유전층을 포함하고, 상기 제 2 금속 원소와 제 3 금속 원소는 유전층의 두께 방향으로 농도 구배를 갖고, 각각 다른 위치에서 최대 농도를 가질 수 있다.
상기 제 2 금속 원소는 하부 전극으로부터 유전층 두께의 40% 이상이고 90% 이하 떨어진 위치에서 최대 농도를 가질 수 있다.
상기 제 2 금속 원소의 함량은 유전층의 총 금속 원소 대비 0.0at% 초과이고 5.0at% 이하일 수 있다.
상기 제 3 금속 원소는 상부 전극으로부터 유전층 두께의 0% 초과이고 20% 이하 떨어진 위치에서 최대 농도를 가질 수 있다.
상기 제 3 금속 원소는 유전층의 총 금속 원소 대비 0.0at% 초과이고 5.0at% 이하일 수 있다.
상기 유전층은 제 2 금속 원소의 함량이 제 3 금속 원소 대비 10% 이상이고 200% 이하일 수 있다.
일 실시예에 따른 반도체 장치는 전계 효과 트랜지스터; 및 상기 전계 효과 트랜지스터와 전기적으로 연결된 것으로, 상술한 어느 하나의 반도체 소자를 포함하는 커패시터;를 포함한다.
상기 전계 효과 트랜지스터는 소스과 드레인을 포함하는 반도체층; 상기 반도체층상에 배치되는 게이트 절연층; 및 상기 게이트 절연층 상에 배치되는 게이트 전극을 포함할 수 있다.
높은 전기 용량을 가지면서, 누설 전류 차단/감소 특성이 우수한 반도체 소자 및 이를 포함하는 반도체 장치가 제공될 수 있다. 이러한 반도체 소자는 향상된 집적도를 구현할 수 있으며, 전자 장치의 소형화에 기여할 수 있다.
도 1,도 2 및 도 3은 실시예들에 따른 반도체 소자의 모식도이다.
도 4는 일 실시예에 따른 반도체 장치의 모식도이다.
도 5는 일 실시예에 따른 반도체 장치에 대한 레이아웃도이다.
도 6은도 5의 반도체 장치의 A-A' 선을 따라 자른 단면도이다.
도 7은 도 6의 변형예를 보이는 단면도이다.
도 8 및 도 9는 일 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 10은 일 실시예에 따른 유전층의 TEM-EDS(Transmission Electron Microscopy-Energy Dispersive Spectroscopy 분석 결과이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 기술적 사상을 한정하려는 의도가 아니다. "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가지다" 등의 용어는 특별히 반대되는 기재가 없는 한 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것이 존재함을 나타내려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"제 1", "제 2", "제 3" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소의 순서, 종류 등이 한정되는 것은 아니다. 또한, "유닛", "수단", "모듈", "..부" 등의 용어는 어떤 하나의 기능이나 동작을 처리하는 포괄적인 구성의 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성 요소를 지칭하며, 도면상에서 각 구성 요소의 크기(층, 영역 등의 폭, 두께 등)는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
일 측면에 따르면, 누설 전류가 적으면서 높은 전기 용량을 갖는 반도체 소자가 제공될 수 있다. 반도체 소자는 커패시터일 수 있다.
도 1은 일 실시예에 따른 커패시터의 모식도이다. 도 1을 참고하면, 커패시터(1)는 하부 전극(100), 하부 전극(100)과 이격되어 배치되는 상부 전극(200) 및 하부 전극(100)과 상부 전극(200) 사이에 배치되는 유전층(300)을 포함할 수 있다.
하부 전극(100)은 기판(미도시) 상에 배치될 수 있다. 기판은 커패시터를 지지하는 구조물의 일부이거나, 커패시터와 연결되는 소자의 일부일 수 있다. 기판은 반도체 물질 패턴, 절연 물질 패턴, 및/또는 전도성 물질 패턴을 포함할 수 있다. 기판은 예를 들어, 후술하는 도 5 및 도 6의 기판(11'), 게이트 스택(12), 층간 절연층(15), 컨택 구조물(20'), 및/또는 비트 라인 구조물(13)을 포함할 수 있다. 또한, 기판은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있고, 및/또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 절연성 물질을 포함할 수 있다.
상부 전극(200)은 하부 전극(100)과 이격되어 대향하도록 배치될 수 있다. 하부 전극(100) 및/또는 상부 전극(200)은 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 구체적으로, 하부 전극(100) 및/또는 상부 전극(200)은 각각 독립적으로 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 코발트 질화물(CoN) 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및/또는 백금 산화물(PtO), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 바륨 스트론튬 루테늄 산화물((Ba,Sr)RuO3), 칼슘 루테늄 산화물(CaRuO3), 란타늄 스트론튬 코발트 산화물 ((La,Sr)CoO3) 등의 도전성 금속 산화물을 포함할 수 있다.
예를 들어, 하부 전극(100) 및/또는 상부 전극(200)은 각각 독립적으로 MM'N으로 표현되는 금속 질화물을 포함할 수 있다. M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소이다. 이러한 금속 질화물은 원소 M'이 도핑된 MN 금속질화물을 포함할 수도 있다. M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 하나 또는 둘 이상의 원소일 수 있다. M'은 H, Li, As, Se, N, O, P, S, Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 하나 또는 둘 이상의 원소일 수 있다. 금속 질화물 MM'N에서 M, M', N의 조성비를 x:y:z이라 할 때, 0≤x≤2, 0≤y≤2, 0<z≤4일 수 있고, x와 y 둘 중 하나는 0이 아니다.
하부 전극(100) 및/또는 상부 전극(200)은 각각 독립적으로 단일 물질층 또는 복수의 물질층들의 적층 구조일 수 있다. 예를 들어, 하부 전극(100) 및/또는 상부 전극(200)은 각각 독립적으로 티타늄 질화물(TiN)의 단일층, 또는 니오븀 질화물(NbN)의 단일층일 수 있다. 또는, 하부 전극(100) 및/또는 상부 전극(200)은 티타늄 질화물(TiN)을 포함하는 제 1 전극층과 니오븀 질화물(NbN)을 포함하는 제 2 전극층을 포함하는 적층 구조를 가질 수 있다.
유전층(300)은 제 1 금속 산화물층(310), 제 2 금속 산화물층(320), 및 제 3 금속 산화물층(330)을 포함할 수 있다. 제 1 금속 산화물층(310)은 하부 전극(100)에 인접하여 배치될 수 있고, 제 3 금속 산화물층(330)은 제 1 금속 산화물층(310)과 이격되어 대향하고, 상부 전극(200)에 인접하여 배치될 수 있다. 제 2 금속 산화물층(320)은 제 1 금속 산화물층(310)과 제 3 금속 산화물층(330) 사이에 배치될 수 있다. 다시 말해, 제 1 금속 산화물층(310), 제 2 금속 산화물층(320), 및 제 3 금속 산화물층(330)이 유전층(300)의 두께 방향으로 순차적으로 배치될 수 있다.
제 1 금속 산화물층(310)은 고유전율을 가질 수 있다. 예를 들어, 제 1 금속 산화물층(310)은 각각 독립적으로 유전 상수가 20 이상이고 70 이하일 수 있다. 예를 들어, 제 1 금속 산화물층(310))은 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 금속을 포함할 수 있다. 구체적으로, 제 1 금속 산화물층(310은 각각 독립적으로 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 지르코늄옥사이드(ZrO2), 하프늄지르코늄옥사이드(HfZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. 또한, 제 1 금속 산화물층(310)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수 있다.
제 2 금속 산화물층(320)은 Y, Sc, 및 Ce 중에서 선택되는 하나 또는 둘 이상의 금속 원소를 포함할 수 있고, Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 금속 원소를 더 포함할 수도 있다. 구체적으로, 제 2 금속 산화물층(320)은 AxByOz로 표시되는 화합물(A는 Y, Sc, 및 Ce 중 하나 또는 둘 이상 선택되는 원소이고, B는 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로 이루어진 군에서 하나 또는 둘 이상 선택되는 원소이고, x+y+z=1이다)을 포함할 수 있다. A 원소의 함량(x)는 0.0 초과, 0.001 이상, 0.005 이상, 0.01 이상, 0.015 이상, 0.02 이상, 0.2 이하, 0.18 이하, 또는 0.15 이하일 수 있다. B 원소의 함량(y)는 0.0 초과, 0.05 이상, 0.10 이상, 0.15 이상, 0.18 이상, 0.20 이상, 0.22 이상, 0.50 이하, 0.45 이하, 0.40 이하, 또는 0.35 이하일 수 있다. 또한, A 원소의 함량(x)는 B 원소의 함량(y) 대비 0.01 이상, 0.02 이상, 0.05 이상, 0.07 이상, 0.10 이상, 1.0 이하, 0.9 이하, 0.8 이하, 또는 0.7 이하일 수 있다.
제 3 금속 산화물층(330)은 Al, Mg, 및 Be로 이루어진 군에서 선택되는 하나 또는 둘 이상의 금속 원소를 포함할 수 있다.
결과적으로, 유전층(300)은 3종 이상의 금속 원소를 포함한다. 구체적으로, 유전층(300)은 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 금속 원소, Y, Sc, 및 Ce 중 하나 또는 둘 이상 선택되는 금속 원소, 및 Al, Mg, 및 Be로 이루어진 군에서 선택되는 하나 또는 둘 이상의 금속 원소를 포함한다. 이러한 유전층(300)은 2종 금속 원소를 포함하는 유전층에 비해 커패시터의 전기 용량, 누설 전류 측면에서 우수한 효과를 보일 수 있다. 예를 들어, Zr, Al 및 Y의 3종 금속 원소를 포함하는 유전층은 Zr과 Al을 포함하는 유전층 및 Zr과 Y을 포함하는 유전층에 비해 높은 전기 용량을 나타낼 수 있다.
또한, 제 2 금속 산화물층(320)과 제 3 금속 산화물층(330)의 유전층 내 위치가 커패시터의 전기 용량, 누설 전류에 영향을 미칠 수 있다. 구체적으로, 제 3 금속 산화물층(330)이 제 2 금속 산화물층(320)보다 더 전극에 인접하게 배치되는 경우, 제 2 금속 산화물층(320)이 제 3 금속 산화물층(330)보다 더 전극에 인접하게 배치되는 경우보다 커패시터의 전기 용량은 더 높고, 누설 전류값은 더 작을 수 있다.
유전층(300)의 두께는 20
Figure pat00001
이상이고 100
Figure pat00002
이하일 수 있다. 구체적으로, 유전층(300)은 25
Figure pat00003
이상, 30
Figure pat00004
이상, 35
Figure pat00005
이상, 90
Figure pat00006
이하, 80
Figure pat00007
이하, 70
Figure pat00008
이하, 또는 60
Figure pat00009
이하의 두께를 가질 수 있다.
제 1 금속 산화물층(310)은 하부 전극과 인접하여 배치되고, 유전체층(300) 총 두께의 40% 이상의 두께를 가질 수 있다. 구체적으로, 제 1 금속 산화물층(310)의 두께는 유전체층(300) 총 두께의 45% 이상, 50% 이상, 55% 이상, 60% 이상, 65% 이상, 90% 이하, 85% 이하, 80% 이하, 또는 75% 이하일 수 있다. 예를 들어, 제 1 금속 산화물층(310)의 두께는 10
Figure pat00010
이상, 15
Figure pat00011
이상, 20
Figure pat00012
이상, 50
Figure pat00013
이하, 45
Figure pat00014
이하, 40
Figure pat00015
이하, 또는 35
Figure pat00016
이하일 수 있다.
제 2 금속 산화물층(320)의 두께는 5
Figure pat00017
이상, 10
Figure pat00018
이상, 15
Figure pat00019
이상, 20
Figure pat00020
이상, 50
Figure pat00021
이하, 45
Figure pat00022
이하, 40
Figure pat00023
이하, 또는 35
Figure pat00024
이하일 수 있다. 제 2 금속 산화물층(320)의 두께는 유전체층(300) 총 두께의 1% 이상, 3% 이상, 5% 이상, 8% 상, 10% 이상, 50% 이하, 40% 이하, 30% 이하, 20% 이하, 또는 10% 이하일 수 있다.
제 3 금속 산화물층(330)의 두께는 1
Figure pat00025
이상, 2
Figure pat00026
이상, 5
Figure pat00027
이상, 10
Figure pat00028
이상, 30
Figure pat00029
이하, 25
Figure pat00030
이하, 20
Figure pat00031
이하, 또는 15
Figure pat00032
이하일 수 있다. 제 3 금속 산화물층(330)의 두께는 유전체층(300) 총 두께의 0.1% 이상, 0.5% 이상, 1% 이상, 3% 이상, 5% 이상, 30% 이하, 25% 이하, 20% 이하, 15% 이하, 10% 이하, 또는 5% 이하일 수 있다.
한편, 제 1 금속 산화물층(310), 제 2 금속 산화물층(320), 및 제 3 금속 산화물층(330)간의 경계는 불명확할 수 있다. 구체적으로, 제 1 금속 산화물층(310)과 제 2 금속 산화물층(320) 사이, 제 2 금속 산화물층(320)과 제 3 금속 산화물층(330) 사이, 또는 이들 모두의 경계가 불명확할 수 있다. 예를 들어, 제 1 금속 산화물층(310), 제 2 금속 산화물층(320), 및 제 3 금속 산화물층(330)이 유사한 조성으로 제조되거나 두께가 작은 경우, 이들 간의 물질 확산에 의해 인접층과의 경계가 뚜렷하게 구분되지 않을 수 있다.
커패시터(1)는 하부 전극(100)과 유전층(300) 사이, 및/또는 상부 전극(200)과 유전층(300) 사이에 계면층(미도시)을 더 포함할 수 있다. 계면층은 하부 전극(100)과 유전층(300) 사이 및/또는 상부 전극(200)과 유전층(300) 사이의 불순물의 확산 및/또는 이동을 방지하는 배리어층으로 작용할 수 있다. 예를 들어, 계면층은 상/하부 전극(100,200)에 포함되는 일부 원자(예를 들어, 질소 원자)가 유전층(300) 내부로 침투하는 것을 방지할 수 있고, 유전층(300)에 포함되는 일부 원자(예를 들어, 산소 원자)가 상/하부 전극(100,200)으로 확산하는 것을 방지할 수도 있다. 계면층은 전기 전도성을 갖는 전이금속 산화물을 포함할 수 있으며, 예를 들어 티타늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 몰리브덴 산화물 등의 금속 산화물, 또는 티타늄 산화질화물(TiON), 탄탈륨 산화질화물(TaON), 니오븀 산화질화물(NbON), 몰리브덴 산화질화물(MoON) 등의 금속 산질화물을 포함할 수 있다. 구체적으로, 계면층은 하부 전극(100) 및/또는 상부 전극(200) 내에 포함된 금속의 산화물을 포함할 수 있다. 예를 들어, 하부 전극(100)은 MM'N 으로 표현되는 금속 질화물을 포함하고, 하부 전극(100)과 유전층(300) 사이의 계면층은 MM'ON으로 표현되는 금속 산질화물을 포함할 수 있다. 계면층은 유전층으로서의 역할은 수행하기 어려운 정도의 두께로 형성될 수 있고, 예를 들어 약 1Å 내지 10Å의 두께를 가질 수 있다.
(도 2 설명 다음으로 위치 이동함)
다른 실시예에 따른 커패시터는 상부 전극과 하부 전극 사이에 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 제 1 금속 원소, Y, Sc, 및 Ce 중 하나 또는 둘 이상 선택되는 제 2 금속 원소, 및 Al, Mg, 및 Be로 이루어진 군에서 선택되는 하나 또는 둘 이상의 제 3 금속 원소를 포함하는 유전층을 포함하고, 제 2 금속 원소와 제 3 금속 원소는 유전층의 두께 방향으로 농도 구배를 가질 수 있다. 도 2는 이러한 커패시터의 모식도이다. 도 2를 참고하면, 커패시터(2)는 하부 전극(100), 하부 전극(100)과 이격되어 배치되는 상부 전극(200) 및 하부 전극(100)과 상부 전극(200) 사이에 배치되는 유전층(302)을 포함하고, 유전층(302)은 서로 다른 위치에서 최대 농도를 갖는 제 2 금속 원소 및 제 3 금속 원소를 포함할 수 있다. 구체적으로, 제 2 금속 원소는 하부 전극(100)으로부터 유전층(302) 두께의 40% 이상, 45% 이상, 50% 이상, 55% 이상, 60% 이상, 65% 이상, 90% 이하, 85% 이하, 80% 이하, 또는 75% 이하 떨어진 위치(322)에서 최대 농도(함량)을 가질 수 있다. 또한, 제 3 금속 원소는 상부 전극(200)으로부터 유전층(302) 두께의 0% 초과, 1% 이상, 3% 이상, 5% 이상, 20% 이하, 15% 이하, 10% 이하, 또는 5% 이하 떨어진 위치(332)에서 최대 농도(함량)을 가질 수 있다.
제 1 금속 원소, 제 2 금속 원소, 및/또는 제 3 금속 원소는 원하는 유전층의 유전율, 커패시터의 누설 전류값 등에 따라 적절한 함량으로 유전층(302) 내에 포함될 수 있다. 예를 들어, 유전층(302) 내 제 2 금속 원소의 함량은 유전층의 총 금속 원소 대비 0.0at% 초과, 0.2at% 이상, 0.3at% 이상, 0.5at% 이상, 5.0at% 이하, 4.5at% 이하, 4.0at% 이하, 3.5at% 이하, 3.0at% 이하, 2.5at% 이하, 2.0at% 이하 또는 1.5at% 이하일 수 있다. 유전층(302) 내 제 3 금속 원소의 함량은 유전층의 총 금속 원소 대비 0.0at% 초과, 0.3at% 이상, 0.5at% 이상, 1.0at% 이상, 1.5at% 이상, 2.0at% 이상, 5.0at% 이하, 4.5at% 이하, 4.0at% 이하, 3.5at% 이하, 3.0at% 이하, 또는 1.5at% 이하일 수 있다. 유전층(301) 내 제 1 금속 원소의 함량은 유전층의 총 금속 원소 대비 80at% 이상, 85at% 이상, 90at% 이상, 92at% 이상, 94at% 이상, 95 at% 이상, 100at% 미만, 98at% 이하, 또는 96at% 이하일 수 있다. 또한, 유전층 내 제 2 금속 원소의 함량은 제 3 금속 원소 대비 10% 이상, 20% 이상, 30% 이상, 200% 이하, 170% 이하, 또는 150% 이하일 수 있다. .
하부 전극(100), 상부 전극(200), 계면층(미도시) 등은 앞서 설명한 내용과 같으며, 유전층(302)은 앞서 설명한 유전층(300)의 내용을 참고할 수 있다.
도 3을 참고하면, 또 다른 실시예에 따른 커패시터(3)는 상부 전극과 하부 전극 사이에, AxByOz로 표시되는 화합물(A는 Y, Sc, 및 Ce 중 하나 이상 선택되는 원소, B는 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn 및 Lu로 이루어진 군에서 하나 이상 선택되는 원소이고, x+y+z=1이고, 0 < x
Figure pat00033
0.2, 0 < y ≤ 0.5이다)을 포함하는 금속 산화물층(323)을 포함할 수 있다. AxByOz로 표시되는 화합물은 x가 0.0 초과이고 0.15 이하일 수 있고, y가 0.2 이상이고 0.5 이하, 0.4 이하일 수 있다. 또한, 이러한 금속 산화물(323)층의 두께는 10
Figure pat00034
이상, 15
Figure pat00035
이상, 20
Figure pat00036
이상, 50
Figure pat00037
이하, 45
Figure pat00038
이하, 또는 40
Figure pat00039
이하일 수 있다.
또한, 커패시터(3)는 상부 전극(200)과 금속 산화물(323)층 사이에, Al, Mg, 및 Be로 이루어진 군에서 하나 또는 둘 이상 선택되는 금속을 포함하는 금속 산화물층(333)을 더 포함할 수 있고, 금속 산화물층(323)과 하부 전극(100) 사이에는 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn 및 Lu로 이루어진 군에서 하나 또는 둘 이상 선택되는 금속을 포함하는 금속 산화물층(313)을 더 포함할 수도 있다.
커패시터(1,2,3)는 낮은 누설 전류값을 가질 수 있다. 구체적으로, 커패시터(1,2,3)는 1.0V의 전압 인가시 1.0 x 10-4A/cm2 이하, 5.0 x 10-5A/cm2 이하, 1.0 x 10-5A/cm2 이하, 5.0 x 10-6A/cm2 이하 또는 1.0 x 10-6A/cm2 이하의 누설 전류값을 나타낼 수 있다.
실시예들에 따른 반도체 소자(예를 들어, 커패시터)는 기판 상에 하부 전극(100)을 형성하고, 하부 전극 상에 원하는 조성과 두께를 갖는 금속 산화물층(310,320,330)을 포함하는 유전층(300)을 형성하고, 그 위에 상부 전극(200)을 형성하여 제조될 수 있다. 하부 전극(100), 유전층(300), 및 상부 전극(200)은 당업계에 알려진 방법을 통해 형성될 수 있다. 예를 들어, 이들은 각각 독립적으로 원자층 증착(ALD; Atomic Layer Depostion), 화학기상증착(CVD; Chemical Vapor Depostion), 물리 기상 증착(PVD; Physical Vapor Deposition), 또는 스퍼터링 등의 증착 방법들을 통하여 형성될 수 있다. 이 중, 원자층 증착(ALD) 방법은 원자 단위로 균일한 층을 형성할 수 있고, 비교적 낮은 온도에서 수행될 수 있다는 장점이 있다.
구체적으로, 하부 전극(100), 유전층(300), 및 상부 전극(200)은 각각 독립적으로 금속 전구체의 공급, 금속 전구체의 퍼징, 반응 가스(예를 들어, 질화제 또는 산소 공급원)의 공급 및 반응 가스의 퍼징 단계들로 이루어지는 증착 사이클을 1회 또는 복수 회 반복하여 형성될 수 있다.
예를 들어, 금속 질화물을 포함하는 하부 전극(100) 및/또는 상부 전극(200)은 금속 전구체와 질화제를 기판 또는 유전층 상에 공급하고 적절한 온도에서 이들을 반응시켜 제조될 수 있다. 공정 온도는 금속 전구체 및/또는 질화제의 열안정성을 따라 적절하게 조절될 수 있으며, 100℃ 이상이고 700℃ 이하일 수 있다.
금속 전구체는 MRx 또는 M`Rx로 표현되는 금속 유기 화합물일 수 있다. M 또는 M`은 전술한 바와 같고, R은 C1 내지 C10 알킬기, C2 내지 C10 알케닐기, 카르보닐기(C=O), 할라이드, C6 내지 C10 아릴기, C6 내지 C10 사이클로알킬기, C6 내지 C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1 내지 C10 알킬기임), C1 내지 C10 알콕시기, C1 내지 C10 아미디네이트(amidinate), C1 내지 C10 알킬아미드(alkylamides), C1 내지 C10 알킬이미드(alkylimides), -N(Q)(Q')(Q 및 Q'은 서로 독립적으로 C1 내지 C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1 내지 C10 알킬기임) 및 C1 내지 C10 β-디케토네이트(β-diketonates) 중에서 하나 또는 둘 이상일 수 있고, x는 0 초과 6 이하일 수 있다.
금속 전구체는 MHy 또는 M'Hy로 표현되는 금속 할로겐화물일 수 있다. M 또는 M`은 전술한 바와 같고, H는 F, Cl, Br, 및 I 중 하나 또는 둘 이상을 포함할 수 있다. y는 0 초과 6 이하일 수 있다.
질화제는 질소 원소를 포함하는 반응 가스로서, NH3, N2H2, N3H, 및/또는 N2H4를 포함할 수 있다.
기판 또는 유전층(300)에 공급된 후 반응하지 않은 금속 전구체, 반응 가스(예를 들어, 질화제), 및/또는 이들의 부산물은 퍼징에 의해 제거될 수 있다. 퍼징에는 Ar, He, Ne 등의 불활성 가스 및/또는 N2 가스가 이용될 수 있다.
하부 전극(100) 형성 후 하부 전극(100) 상에, 또는 유전층(300) 형성 후 유전층(300) 상에, 계면층(미도시)이 형성될 수 있다. 계면층은 이를 구성하는 원소의 전구체 및/또는 공급원을 하부 전극(100) 상에 또는 유전층(300) 상에 제공함으로써 형성될 수 있다. 또는, 계면층은 하부 전극(100)에 산소 공급원을 제공하여 하부 전극 표면의 일부를 산화시켜 형성될 수도 있다.
유전층(300, 302)은 제 1 금속 전구체, 제 2 금속 전구체, 제 3 금속 전구체, 및 산소 공급원을 하부 전극 상에 제공하고, 이들의 공급 순서, 공급 시간, 공급량 등을 조절하여 유전층(300, 302)이 원하는 조성, 농도, 및/또는 두께를 갖도록 제조될 수 있다. 예를 들어, 유전층(300, 302)은 하부 전극상에 제 1 금속 전구체(예를 들어, 지르코늄 전구체)와 산소 공급원을 제공하여 제 1 금속 산화물층(310)을 형성하는 단계, 제 1 금속 산화물층(310) 상에 제 1 금속 전구체(예를 들어, 지르코늄 전구체), 제 2 금속 전구체(예를 들어, 이트륨 전구체), 및 산소 공급원을 제공하여 제 2 금속 산화물층(320)을 형성하는 단계, 및 제 2 금속 산화물층(320) 상에 제 3 금속 전구체(예를 들어, 알루미늄 전구체)와 산소 공급원을 제공하여 제 3 금속 산화물층(330)을 형성하는 단계를 포함하여 제조될 수 있다. 제 1 금속 전구체, 제 2 금속 전구체, 제 3 금속 전구체, 및/또는 산소 공급원은 하부 전극 상에 동시에 제공되거나, 간헐적으로/교차하여 제공될 수 있다. 예를 들어, 둘 이상의 주입구를 통해 제 1 금속 전구체, 제 2 금속 전구체, 제 3 금속 전구체, 및 산소 공급원 중 둘 이상이 동시에 하부 전극 상에 제공되거나, 제 1 금속 전구체, 제 2 금속 전구체, 제 3 금속 전구체, 및 산소 공급원이 순차적으로 각각 하부 전극 상에 제공될 수도 있다.
유전층(300, 302)은 물질 확산에 의해 층 내부의 금속 원소의 조성, 농도, 및/또는 두께가 변화될 수 있다. 예를 들어, 제 3 금속 산화물층(330)은 인접한 제 2 금속 산화물층(320)의 물질 확산에 의해, Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로이루어진 군에서 선택되는 하나 또는 둘 이상의 금속 원소를 더 포함할 수도 있고, Al, Mg, 및/또는 베릴륨(Be) 의 함량, 농도, 및/또는 유전층 내 위치가 달라질 수 있다.
제 1 금속 전구체, 제 2 금속 전구체, 또는 제 3 금속 전구체와 같은 금속 전구체는 각각 독립적으로 ARx, BRx, 또는 CRx 로 표현되는 금속 유기 화합물일 수 있다. A는 제 1 금속 원소, B는 제 2 금속 원소, C는 제 3 금속 원소이며, R은 C1 내지 C10 알킬기, C2 내지 C10 알케닐기, 카르보닐기(C=O), 할라이드, C6 내지 C10 아릴기, C6 내지 C10 사이클로알킬기, C6 내지 C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1 내지 C10 알킬기임), C1 내지 C10 알콕시기, C1 내지 C10 아미디네이트(amidinate), C1 내지 C10 알킬아미드(alkylamides), C1 내지 C10 알킬이미드(alkylimides), -N(Q)(Q')(Q 및 Q'은 서로 독립적으로 C1 내지 C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1 내지 C10 알킬기임) 및 C1 내지 C10 β-디케토네이트(β-diketonates) 중에서 하나 또는 둘 이상일 수 있고, x는 0 초과 6 이하일 수 있다.
산소 공급원으로는 O3, H2O, O2, N2O, O2 및/또는 플라즈마가 사용될 수 있다. 유전층(300, 302) 또는 금속 산화물층(310,320,330)에는 열처리가 수행될 수도 있다. 구체적으로, 유전층(300,301) 및/또는 상부 전극(200) 형성 후 열처리가 수행될 수 있다. 다른 예로는, 제 1 금속 산화물층(310), 제 2 금속 산화물층(320), 및/또는 제 3 금속 산화물층(330) 형성 후 열처리가 수행될 수 있다. 열처리 과정 중, 유전층(300, 302) 내 금속 원소가 물질 확산될 수 있고, 유전층(300, 302) 또는 금속 산화물층(310,320,330) 내 금속 산화물의 일부 또는 전부가 결정화되거나, 결정립의 크기가 커질 수 있다.
열처리는 400
Figure pat00040
내지 1100
Figure pat00041
에서의 온도에서 수행될 수 있으나, 이에 제한되지 않는다. 열처리는 1 나노초(nano-second)이상, 1 마이크로초(micro-second) 이상, 0.001초 이상, 0.01초 이상, 0.05초 이상, 0.1초 이상, 0.5초 이상, 1초 이상, 3초 이상, 5초 이상, 10분 이하, 5분 이하, 1분 이하, 또는 30초 이하의 시간 동안 수행될 수 있으나, 이에 제한되지 않는다.
다른 측면에 따르면, 반도체 장치가 제공될 수 있다. 반도체 장치는 메모리 특성을 가질 수 있고, 예를 들어 DRAM일 수 있다. 또한, 반도체 장치는 전계 효과 트랜지스터와 커패시터가 전기적으로 연결된 형태일 수 있고, 커패시터는 전술한 반도체 소자일 수 있다.
도 4는 일 실시예에 따른 반도체 장치(커패시터와 전계 효과 트랜지스터의 연결 구조)를 보여주는 모식도이다. 도 3을 참고하면, 반도체 장치(D1)는 전술한 유전층(300)을 포함하는 커패시터(1)와 전계 효과 트랜지스터(10)가 컨택(20)에 의해 전기적으로 연결된 구조일 수 있다. 예를 들어, 커패시터(1)의 전극들(100,200) 중 하나와 트랜지스터(10)의 소스와 드레인(11a,11b) 중 하나가 컨택(20)에 의해 전기적으로 연결될 수 있다. 도 4는 도 1의 커패시터(1)를 포함하는 반도체 장치(D1)의 예를 도시하였으나, 반도체 장치(D1)에는 도 2의 커패시터(2) 또는 도 3의 커패시터(3)가 포함될 수도 있다.
전계 효과 트랜지스터(10)는 기판(11)과, 채널(11c)에 대향되도록 배치되는 게이트 전극(12b)을 포함할 수 있다. 기판(11)과 게이트 전극(12b) 사이에 게이트 절연층(12a)을 더 포함할 수 있다.
기판(11)은 반도체 물질을 포함할 수 있다. 기판(11)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있으며, silicon on insulator(SOI) 등과 같이 다양한 형태로 변형되어 사용될 수 있다.
기판(11)은 소스(11a), 드레인(11b), 및 소스(11a)와 드레인(11b)에 전기적으로 연결되는 채널(11c)을 포함할 수 있다. 소스(11a)는 채널(11c)의 일측 단부에 전기적으로 연결되거나 접촉될 수 있고, 드레인(11b)은 채널(11c)의 다른 일측 단부에 전기적으로 연결되거나 접촉될 수 있다. 다시 말해, 채널(11c)은 기판(11) 내 소스(11a)와 드레인(11b) 사이의 기판 영역으로 정의될 수 있다.
소스(11a), 드레인(11b) 및 채널(11c)은 각각 독립적으로 기판(11)의 서로 다른 영역에 불순물을 주입하여 형성될 수 있고, 이 경우 소스(11a), 채널(11c), 및 드레인(11b)은 기판 물질을 베이스 물질로 포함할 수 있다.
또한, 소스(11a)와 드레인(11b)은 도전성 물질로 형성될 수 있으며, 예를 들어, 각각 독립적으로 금속, 금속 화합물, 또는 도전성 폴리머를 포함할 수 있다.
채널(11c)은 별개의 물질층(박막)으로 구현될 수도 있다(미도시). 이 경우, 예를 들어, 채널(11c)은 Si, Ge, SiGe, Ⅲ-Ⅴ족 등과 같은 반도체 물질뿐 아니라, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot), 및/또는 유기 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 InGaZnO 등을 포함할 수 있고, 이차원 물질은 TMD(transition metal dichalcogenide) 또는 그래핀(graphene)을 포함할 수 있고, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조를 포함할 수 있다.
게이트 전극(12b)은 기판(11) 상에 기판(11)과 이격되어 채널(11c)에 대향하도록 배치될 수 있다. 게이트 전극(12b)은 1Mohm/square 이하의 전도성을 가질 수 있다. 게이트 전극(12b)은 금속, 금속 질화물, 금속 카바이드, 및/또는 폴리실리콘을 포함할 수 있다. 예를 들어, 금속은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 및/또는 탄탈륨(Ta)을 포함할 수 있으며, 금속 질화막은 티타늄 질화막(TiN film) 및/또는 탄탈 질화막(TaN film)을 포함할 수 있다. 금속 카바이드는 알루미늄 및/또는 실리콘이 도핑된(또는 함유된) 금속 카바이드일 수 있고, 구체적인 예로서 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다. 게이트 전극(12b)은 복수개의 물질이 적층된 구조를 가질 수도 있으며, 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조 또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 게이트 전극(12b)은 티타늄 질화막(TiN) 또는 몰리브덴(Mo)를 포함할 수 있으며, 위 예시가 다양하게 변형된 형태로 사용될 수 있다.
기판(11)과 게이트 전극(12b) 사이에 게이트 절연층(12a)이 더 배치될 수 있다. 게이트 절연층(12a)은 상유전 물질 또는 고유전 물질을 포함할 수 있으며, 20 내지 70의 유전 상수를 가질 수 있다. 게이트 절연층(12a)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함하거나 h-BN (hexagonal boron nitride)과 같은 이차원 절연체(2D insulator)를 포함할 수도 있다. 예를 들어, 게이트 절연층(12a)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx) 등을 포함할 수 있고, 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 하프늄지르코늄옥사이드(HfZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수도 있다. 또한, 게이트 절연층(12a)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, YSiON, LaSiON 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수도 있다. 또한, 게이트 절연층(12a)은 전술한 유전층(300, 302)을 포함할 수도 있다. 게이트 절연층(12a)은 게이트 전극(12b)과 함께 게이트 스택(gate stack)을 구성할 수 있다.
컨택(20)은 적절한 전도성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다.
커패시터(1)와 전계 효과 트랜지스터(10)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(1)는 기판(11) 위에 배치될 수도 있고, 기판(11) 내에 매립되는 구조일 수도 있다.
도 4는 1개의 커패시터(1)와 1개의 전계 효과 트랜지스터(10)를 갖는 반도체 장치(1)를 모식화하였으나, 도 5와 같이 반도체 장치(D10)가 복수 개의 커패시터와 복수 개의 전계 효과 트랜지스터가 반복적으로 배열된 구조를 가질 수 있다. 도 5를 참고하면, 반도체 장치(D10)은 소스, 드레인, 및 채널을 포함하는 기판(11')과 게이트 스택(12)을 포함하는 전계 효과 트랜지스터, 게이트 스택(12)과 중첩되지 않도록 기판(11') 상에 배치되는 컨택 구조물(20'), 및 컨택 구조물(20') 상에 배치되는 커패시터(1')을 포함하고, 복수 개의 전계 효과 트랜지스터를 전기적으로 연결하는 비트 라인 구조물(13)을 더 포함할 수 있다. 도 5는 컨택 구조물(20')과 커패시터(1')가 모두 X 방향 및 Y 방향을 따라 반복적으로 배열되는 반도체 장치(D10)를 예시하였으나, 이에 제한되지 않는다. 예를 들어, 컨택 구조물(20')은 X 방향 및 Y 방향을 따라 배열되고, 커패시터(1')는 허니콤 구조와 같은 육각형 형상으로 배열될 수도 있다.
도 6은 도 5의 반도체 장치(D10)에 대해 A-A' 선을 따라 자른 단면도의 예시이다. 도 7은 도 6의 변형된 예를 보인다.
도 6 및 도 7을 참고하면, 기판(11')은 소자 분리막(14)을 포함하는 STI (shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(14)은 1 종류의 절연막으로 이루어지는 단일층, 또는 2 종 이상의 절연막들의 조합으로 이루어지는 다중층일 수 있다. 소자 분리막(14)은 기판(11') 내에 소자 분리 트렌치(14T)를 포함할 수 있으며, 소자 분리 트렌치(14T)는 절연 물질로 채워질 수 있다. 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 및/또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한, 기판(11')은 소자 분리막(14)에 의해 정의되는 활성 영역(AC)과, 기판(11') 상면과 평행하고 X 방향을 따라 연장되도록 배치되는 게이트 라인 트렌치(12T)를 더 구비할 수 있다. 활성 영역(AC)은 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 활성 영역(AC)의 장축은 도 5에 예시적으로 도시된 것과 같이 기판(11')의 상면에 평행한 D3 방향을 따라 배열될 수 있다. 게이트 라인 트렌치(12T)는 기판(11') 상면으로부터 소정의 깊이로 활성 영역(AC)과 교차되도록 또는 활성 영역(AC) 내에 배치될 수 있다. 게이트 라인 트렌치(12T)는 소자 분리 트렌치(14T) 내부에도 배치될 수 있으며, 소자 분리 트렌치(14T) 내부의 게이트 라인 트렌치(12T)는 활성 영역(AC)의 게이트 라인 트렌치(12T)보다 낮은 바닥면을 가질 수 있다.
제 1 소스/드레인(11'ab) 및 제 2 소스/드레인(11''ab)은 게이트 라인 트렌치(12T)의 양측에 위치하는 활성 영역(AC)의 상부(upper portion)에 배치될 수 있다.
게이트 라인 트렌치(12T)의 내부에는 게이트 스택(12)이 배치될 수 있다. 구체적으로, 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)이 게이트 라인 트렌치(12T)의 내부에 순차적으로 배치될 수 있다. 게이트 절연층(12a)과 게이트 전극(12b)은 전술한 내용을 참고할 수 있으며, 게이트 캡핑층(12c)은 실리콘 산화물, 실리콘 산질화물 및/또는 실리콘 질화물을 포함할 수 있다. 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 채우도록 게이트 전극(12b) 상에 배치될 수 있다.
또한, 제 1 소스/드레인(11'ab) 상에 비트 라인 구조물(13)이 배치될 수 있다. 비트 라인 구조물(13)은 기판(11')의 상면에 평행하고 Y 방향을 따라 연장되도록 배치될 수 있다. 비트 라인 구조물(13)은 제 1 소스/드레인(11'ab)과 전기적으로 연결되고, 비트 라인 컨택(13a), 비트 라인(13b), 및 비트 라인 캡핑층(13c)을 기판 상에 순차적으로 포함할 수 있다. 예를 들어, 비트 라인 컨택(13a)은 폴리실리콘을 포함할 수 있고, 비트 라인(13b)은 금속 물질을 포함할 수 있으며, 비트 라인 캡핑층(13c)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 도 6 및 도 7은 비트 라인 컨택(13a)이 기판(11') 상면과 동일한 레벨의 바닥면을 갖는 것이 예시되었으나, 비트 라인 컨택(13a)이 기판(11')의 상면으로부터 소정의 깊이로 형성된 리세스(미도시) 내부까지 연장되어, 비트 라인 컨택(13a)의 바닥면이 기판(11')의 상면보다 낮을 수도 있다.
선택적으로, 비트 라인 구조물(13)은 비트 라인 컨택(13a)과 비트 라인(13b) 사이에 비트 라인 중간층(미도시)을 포함할 수 있다. 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 및/또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 또한, 비트 라인 스페이서(미도시)가 비트 라인 구조물(13)의 측벽 상에 더 형성될 수도 있다. 비트 라인 스페이서는 단일층 구조 또는 다중층 구조를 가질 수 있고, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질을 포함할 수도 있다. 또한, 비트 라인 스페이서는 에어 스페이스(미도시)를 더 포함할 수도 있다.
컨택 구조물(20')은 제 2 소스/드레인(11''ab) 상에 배치될 수 있다. 컨택 구조물(20')과 비트 라인 구조물(13)은 기판 상의 각각 다른 소스/드레인 상에 배치될 수 있다. 컨택 구조물(20')은 하부 컨택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 컨택 패턴(미도시)이 제 2 소스/드레인(11''ab) 상에 순차적으로 적층된 구조일 수 있다. 또한, 컨택 구조물(20')은 상부 컨택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 더 포함할 수 있다. 예를 들어, 하부 컨택 패턴은 폴리실리콘을 포함하고, 상부 컨택 패턴은 금속 물질을 포함하고, 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
커패시터(1')는 컨택 구조물(20')과 전기적으로 연결되어 기판(11')상에 배치될 수 있다. 구체적으로, 커패시터(1')는 컨택 구조물(20')과 전기적으로 연결되는 하부 전극(100), 하부 전극(100) 상에 배치되는 유전층(300), 유전층(300) 상에 배치되는 상부 전극(200)을 포함할 수 있다. 유전층(300)은 하부 전극의 표면과 평행하도록 하부 전극 상에 배치될 수 있다.
층간 절연층(15)이 커패시터(1')와 기판(11') 사이에 더 배치될 수 있다. 층간 절연층(15)은 다른 구조물이 배치되지 않은 커패시터(1')와 기판(11') 사이의 공간에 배치될 수 있다. 구체적으로, 층간 절연층(15)은 기판 상의 비트 라인 구조물(13), 컨택 구조물(20'), 게이트 스택(12) 등의 배선 및/또는 전극 구조를 커버하도록 배치될 수 있다. 예를 들어, 층간 절연층(15)은 컨택 구조물(20')의 벽을 둘러쌀 수 있다. 층간 절연층(15)은 비트 라인 컨택(13a)를 둘러싸는 제 1 층간 절연층(15a)과 비트 라인(13b) 및 비트 라인 캡핑층(13c)의 측면 및/또는 상면을 커버하는 제 2 층간 절연층(15b)을 포함할 수 있다.
커패시터(1')의 하부 전극(100)은 층간 절연층(15) 상에, 구체적으로는 제 2 층간 절연층(15b) 상에 배치될 수 있다. 또한, 복수 개의 커패시터(1')가 배치되는 경우, 복수 개의 하부 전극(100)은 식각 정지층(16)에 의해 바닥면이 분리될 수도 있다. 다시 말해, 식각 정지층(16)은 개구부(16T)를 포함할 수 있고, 이러한 개구부(16T) 내에 커패시터(1')의 하부 전극(100)의 바닥면이 배치될 수 있다.
하부 전극(100)은 도 6과 같이 컵 형상을 가질 수 있다. 또 다른 예로는 하부 전극(100)은 도 7과 같이 수직 방향(Z 방향)을 따라 연장되는 원기둥, 사각 기둥, 또는 다각형 기둥과 같은 필라 형상을 가질 수 있다.
또한, 커패시터(1')는 하부 전극(100)의 기울어짐 또는 쓰러짐을 방지하는 지지부(미도시)를 더 포함할 수 있고, 지지부는 하부 전극(100)의 측벽 상에 배치될 수 있다.
반도체 장치(D10,D30)는 당업계에 알려진 통상적인 방법을 참고하여 제조될 수 있다. 구체적으로, 반도체 장치(D10,D30)는 아래 i) 내지 xvi)의 단계들을 포함하여 제조될 수 있다.
i) 기판(11')에 소자 분리 트렌치(14T)를 형성하고, 소자 분리 트렌치(14T) 내에 소자 분리막(14)을 형성하는 단계, (소자 분리막(14) 및/또는 소자 분리 트렌치(14T)에 의해 기판(102)의 활성 영역(AC)을 정의하는 단계)
ii) 소자 분리 트렌치(14T) 내부를 절연 물질로 채우는 단계,
iii) 기판(11')에 불순물 이온을 주입하여 활성 영역(AC)의 상부 영역에 제 1 소스/드레인(11'ab) 및 제 2 소스/드레인(11''ab)을 형성하는 단계,
iv) 기판(11')에 게이트 라인 트렌치(12T)를 형성하는 단계,
v) 게이트 라인 트렌치(12T)의 내부에 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)를 형성하는 단계,
vi) 기판(11') 상에 제 1 층간 절연층(15a)을 형성하고, 제 1 소스/드레인(11'ab)의 상면을 노출하는 개구부(미도시)를 형성하는 단계,
vii) vi)의 개구부 상에 제 1 소스/드레인(11'ab)과 전기적으로 연결되는 비트 라인 구조물(13)을 형성하는 단계,
viii) 비트 라인 구조물(13)의 상면과 측면을 커버하는 제 2 층간 절연층(15b)을 형성하는 단계,
ix) 제 1 및 제2 층간 절연층(15a,15b)에 제 2 소스/드레인(11''ab)의 상면이 노출되도록 개구부(미도시)를 형성하는 단계,
x) ix)의 개구부 상에 제 2 소스/드레인(11''ab)과 전기적으로 연결되는 컨택 구조물(20')을 형성하는 단계,
xi) 제2 층간 절연막(15b) 및 컨택 구조물(20') 상에 식각 정지층(16) 및 몰드층(미도시)을 형성하는 단계,
xii) 식각 정지층(16) 및 몰드층(미도시)에 콘택 구조물(20')의 상면이 노출되도록 개구부(미도시)를 형성하는 단계,
xiii) xii)의 개구부의 내벽을 덮도록(바닥면 및 측면을 커버하도록) 하부 전극(100)을 형성하는 단계,
xiv) 몰드층(미도시)을 제거하는 단계
xv) 하부 전극(100) 상에 유전층(300)을 형성하는 단계, 및
xvi) 유전층(300) 상에 상부 전극(200)을 형성하는 단계.
전술한 각 단계의 종류 및/또는 순서는 제한되지 않으며, 적절하게 조정될 수 있고, 일부 생략되거나 추가될 수 있다. 또한, 각 단계에서 구성 요소를 형성하는 데에는 당업계에 알려진 증착 공정, 패터닝 공정, 식각 공정 등이 이용될 수 있다. 예를 들어, 전극 형성시 에치백 공정이 적용될 수 있다. v)단계에서, 게이트 전극(12b)은 게이트 절연층(12a) 상에 도전층을 형성한 후 에치백 공정을 통해 도전층 상부를 소정의 높이만큼 제거하여 형성될 수 있다. 또한, xiii)에서, 하부 전극(100)은 몰드층의 상면, 개구부의 바닥면과 측면을 모두 덮도록 전극을 형성한 후, 에치백 공정에 의해 몰드층 상면 상의 전극의 일부를 제거하여 복수의 하부 전극(100)을 갖는 구조를 제조할 수도 있다. 다른 예로, 평탄화 공정이 적용될 수도 있다. 예를 들어, v)단계에서, 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 절연 물질을 채운 후, 기판(11')의 상면이 노출될 때까지 절연 물질을 평탄화하여 형성될 수 있다.
반도체 소자 및 반도체 장치는 다양한 전자 장치에 적용될 수 있다. 구체적으로, 위에서 설명한 반도체 소자 및/또는 반도체 장치는 다양한 전자 장치에서 논리 소자 또는 메모리 소자로 적용될 수 있다. 구체적으로, 반도체 소자 및 반도체 장치는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 전자 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다. 실시예들에 따른 반도체 소자 및 반도체 장치는 데이터 전송량이 크고 데이터 전송이 연속적으로 이루어지는 전자 장치에 유용할 수 있다.
도 8 및 도 9는 실시예들에 따라 전자 장치에 적용될 수 있는 전자 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 10을 참고하면, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다. 구체적으로, 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1000)에는 입출력 소자(2000)가 연결될 수 있다. 또한, 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다.
메모리 유닛 (1010), ALU (1020) 및/또는 제어 유닛 (1030)은 각각 독립적으로 앞서 설명한 반도체 소자를 포함할 수 있다. 도 8을 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)일 수 있으며 앞서 설명한 반도체 소자를 포함할 수 있다.
경우에 따라, 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
이하 구현한 실시예를 통하여 반도체 소자의 기술적 내용을 보다 상세하게 설명한다. 다만 하기의 실시예는 단지 설명의 목적을 위한 것이며 권리범위를 제한하는 것은 아니다.
실시예 1
DC 스퍼터나 ALD 방법을 통해 하부 전극을 형성하였다.
하부 전극 위에 원자층 증착(ALD)을 통해 유전층을 형성하였다. 구체적으로, 지르코늄 산화물(ZrO2)을 포함하는 제 1 금속 산화물층을 형성한 후, 제 1 금속 산화물층 위에 지르코늄(Zr)과 이트륨(Y)를 포함하는 제 2 금속 산화물층을 형성하고, 제 2 금속 산화물층 위에 알루미늄(Al)을 포함하는 제 3 금속 산화물층을 형성하였다. 또한, 제 2 금속 산화물층 내 지르코늄(Zr), 이트륨(Y), 산소(O)의 비율이 각각 0.09, 0.26, 0.65을 갖도록, 제 2 금속 산화물층 형성시 지르코늄(Zr) 전구체와 이트륨(Y) 전구체의 양을 조절하였다.
DC 스퍼터나 ALD를 통해 유전층 위에 상부 전극을 형성하였다.
이렇게 형성된 층들과 전극들을 400℃ 내지 1000℃ 사이의 온도로 급속열처리(rapid thermal annealing, RTA)하여 커패시터를 제조하였다.
한편, 제조된 유전층에 대해 TEM-EDS 분석 결과를 도 9에 나타내었다. 도 9를 참고하면, 제조된 유전층 내에서 이트륨(Y)과 알루미늄(Al)이 두께 방향으로 농도 구배를 가지며, 이들이 각각 다른 위치에서 최대 농도를 가지는 것을 확인할 수 있다.
실시예 2 내지 실시예 5
제 2 금속 산화물층 형성시 지르코늄(Zr) 전구체과 이트륨(Y) 전구체의 양을 달리하여, 제 2 금속 산화물층 내 원소 비율을 조절한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
비교예 1
제 2 금속 산화물층과 제 3 금속 산화물층 대신, 제 1 금속 산화물층 위에 이트륨(Y)을 포함하는 금속 산화물층을 형성한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
비교예 2
제 2 금속 산화물층과 제 3 금속 산화물층 대신, 제 1 금속 산화물층 위에 지르코늄(Zr)과 알루미늄(Al)를 포함하는 금속 산화물층을 형성한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
전기적 특성 평가 1
실시예 1과 비교예 1 내지 비교예 2의 방법으로 제조된 커패시터에 1.0V를 인가하여 전기 용량(capacitance)를 측정하고, 비교예 1의 커패시터의 전기 용량을 기준으로 노멀라이즈하여 각 커패시터의 전기 용량을 표 1에 기재하였다.
표 1을 참고하면, 유전층에 지르코늄(Zr), 알루미늄(Al), 및 이트륨(Y)의 3종의 금속 원소 또는 3개의 금속 산화물층을 포함하는 실시예 1의 커패시터는 2종의 금속 원소 또는 2개의 금속 산화물층을 포함하는 비교예 1 및 비교예 2에 비해 높은 전기 용량을 보였다.
조성 전기 용량
실시예 1 ZrO/ YZrO/ AlO 105%
비교예 1 ZrO/ AlZrO 100%
비교예 2 ZrO/ YO 65%
전기적 특성 평가 2실시예 1 내지 실시예 5와 비교예 1의 방법으로 제조된 커패시터에 1.0V를 인가하여 전기 용량(capacitance)를 측정하고, 비교예 1의 커패시터의 전기 용량을 기준으로 노멀라이즈하여 각 커패시터의 전기 용량을 표 2에 기재하였다.
또한, 실시예 1 내지 실시예 5와 비교예 1에 1.0V를 인가하여 누설 전류값을 측정하고, 표 2에 기재하였다.
표 2를 참고하면, 유전층에 이트륨(Y), 알루미늄(Al), 및 지르코늄(Zr)의 3종의 금속 원소 또는 3개의 금속 산화물층을 포함하는 실시예 1 내지 실시예 5의 커패시터는 알루미늄(Al)과 지르코늄(Zr)의 2종의 금속 원소 또는 2개의 금속 산화물층을 포함하는 비교예 1에 비해 낮은 누설 전류값을 보였다. 또한, 제 2 금속 산화물층 내 이트륨(Y)의 원소 비율이 0.15 이하인 실시예 1 내지 실시예 4의 커패시터는 비교예 1에 비해 높은 전기 용량을 보였다.
제 2 금속산화물층 원소비
YxZryOz (x+y+z=1)		 유전층
원소비		 전기용량 누설전류
Y (x) Zr(y) Y(at%) Al(at%) % (A/cm2)
실시예 1 ZrO/ YZrO/ AlO 0.09 0.26 2 4 105 7.7x10-7
실시예 2 ZrO/ YZrO/ AlO 0.032 0.31 4 4 106 1.2x10-6
실시예 3 ZrO/ YZrO/ AlO 0.063 0.28 6 4 106 9.7x10-7
실시예 4 ZrO/ YZrO/ AlO 0.12 0.24 8 4 101 1.4x10-6
실시예 5 ZrO/ YZrO/ AlO 0.16 0.2 12 4 82 1.3x10-6
비교예 1 ZrO/ AlZrO - - - 8 100 2.6x10-6
실시예 6 알루미늄(Al) 전구체와 이트륨(Y) 전구체의 도입 순서를 변경하여 유전층 내 알루미늄(Al)과 이트륨(Y)의 위치를 변경한 것을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다. 구체적으로, 제 1 금속 산화물층 위에 지르코늄(Zr)과 알루미늄(Al)를 포함하는 제 3 금속 산화물층을 포함하고, 제 3 금속 산화물층 위에 이트륨(Y)을 포함하는 제 2 금속 산화물층을 포함하는 커패시터를 제조하였다.
전기적 특성 평가 3
실시예 1 및 실시예 6의 커패시터에 1.0V를 인가하고 전기 용량(capacitance) 및 1.0V 인가시 누설 전류값을 측정하여 표 3에 기재하였다. 전기 용량은 실시예 1의 커패시터의 전기 용량을 기준으로 노멀라이즈하였다.
표 3을 참고하면, 실시예 1 및 실시예 6의 커패시터는 유사한 수준의 전기 용량을 가지지만, 이트륨(Y)이 알루미늄(Al)보다 상부 전극에 인접하여 배치된 실시예 6의 커패시터는 실시예 1에 비해 높은 누설 전류값을 보였다.
전기 용량 누설 전류값(A/cm2)
실시예 1 ZrO/ YZrO/ AlO 100% 7.7x10-7
실시예 6 ZrO/ AlZrO/ YO 96% 4.3x10-5
실시예 7 및 실시예 8제 1 금속 산화물층, 제 2 금속 산화물층, 및 제 3 금속 산화물층의 두께를 조절하여, 제 2 금속 산화물층이 하부 전극으로부터 유전층 전체 두께의 40% 이상에 위치하도록 조절하거나(실시예 7), 하부 전극으로부터 유전층 전체 두께의 40% 미만에 위치하도록 조절한 것(실시예 8)을 제외하고는, 실시예 1과 동일한 방법으로 커패시터를 제조하였다. 결과적으로, 실시예 7의 유전층은 하부 전극으로부터 유전층 두께의 40% 이상이 떨어진 위치에서 이트륨(Y)이 최대 농도를 갖고, 실시예 8의 유전층은 하부 전극으로부터 유전층 두께의 40% 미만으로 떨어진 위치에서 이트륨(Y)이 최대 농도를 가질 수 있다.
전기적 특성 평가 4
실시예 7 및 실시예 8의 커패시터에 1.0V를 인가하고 전기 용량(capacitance) 및 1.0V 인가시 누설 전류값을 측정하여 표 4에 기재하였다. 전기 용량은 실시예 7의 커패시터의 전기 용량을 기준으로 노멀라이즈하였다.
표 4를 참고하면, 제 2 금속 산화물층이 하부 전극으로부터 유전층 전체 두께의 40% 이상에 떨어진 위치에 배치된 실시예 7의 커패시터는 실시예 8에 비해 높은 전기 용량과 낮은 누설 전류값을 나타내었다.
제 2 금속 산화물층 위치 전기 용량 누설 전류값(A/cm2)
실시예 7 유전층 전체 두께의 40% 이상 100% 7.7x10-7
실시예 8 유전층 전체 두께의 40% 미만 76% 2.7x10-5
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리범위에 속하는 것이다.
1, 2, 3, 1' 반도체 소자
100 하부 전극 200 상부 전극
300, 302 유전층 310 제 1 금속 산화물층
320 제 2 금속 산화물층 330 제 3 금속 산화물층
D1, D10, D30 반도체 장치

Claims (26)

  1. 하부 전극;
    상기 하부 전극과 이격되어 배치되는 상부 전극; 및
    상기 하부 전극과 상부 전극 사이에 배치되고,
    Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로 이루어진 군에서 1종 이상 선택되는 금속 원소를 포함하는 제 1 금속 산화물층,
    Y, Sc, 및 Ce 중 하나 이상 선택되는 금속 원소를 포함하는 제 2 금속 산화물층, 및
    Al, Mg, 및 Be로 이루어진 군에서 하나 이상 선택되는 금속 원소를 포함하는 제 3 금속 산화물층을 포함하는 유전층을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 금속 산화물층, 제 2 금속 산화물층, 및 제 3 금속 산화물층은 하부 전극과 상부 전극 사이에 두께 방향으로 순차적으로 배치되는 반도체 소자.
  3. 제 1항에 있어서,
    상기 제 2 금속 산화물층은 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로 이루어진 군에서 1종 이상 선택되는 금속 원소를 더 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 제 2 금속 산화물층은 AxByOz로 표시되는 화합물(A는 Y, Sc, 및 Ce 중 하나 이상 선택되는 원소이고, B는 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, Sr, 및 Lu로 이루어진 군에서 하나 이상 선택되는 원소, x+y+z=1이다)를 포함하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 제 2 금속 산화물층은 A 원소의 함량(x)이 B 원소의 함량(y) 대비 0.01 이상 1.0 이하인 반도체 소자.
  6. 제 4항에 있어서,
    상기 AxByOz로 표시되는 화합물은 x가 0.0 초과이고 0.2 이하인 반도체 소자.
  7. 제 4항에 있어서,
    상기 AxByOz로 표시되는 화합물은 x가 0.0 초과이고 0.15 이하인 반도체 소자.
  8. 제 4항에 있어서,
    상기 AxByOz로 표시되는 화합물은 y가 0.0 초과이고 0.5 이하인 반도체 소자.
  9. 제 4항에 있어서,
    상기 AxByOz로 표시되는 화합물은 y가 0.2 이상이고 0.5 이하인 반도체 소자.
  10. 제 1항에 있어서,
    상기 제 1 금속 산화물층은 하부 전극에 인접하여 배치되고,
    제 1 금속 산화물층의 두께는 유전체층 총 두께의 40% 이상인 반도체 소자.
  11. 제 1항에 있어서,
    상기 제 2 금속 산화물층의 두께는 5
    Figure pat00042
    이상이고 50Å 이하인 반도체 소자.
  12. 제 1항에 있어서,
    상기 유전체층의 두께는 20
    Figure pat00043
    이상이고 100Å 이하인 반도체 소자.
  13. 제 1항에 있어서,
    상기 하부 전극, 상부 전극 또는 이들 모두는 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함하는 반도체 소자.
  14. 제 1항에 있어서,
    상기 하부 전극, 상부 전극 또는 이들 모두는 MM'N(여기서, M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 하나 이상 선택되는 원소이고, M'은 M과 다르며 H, Li, As, Se, N, O, P, S, Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 하나 이상 선택되는 원소이고, N은 질소이다.)으로 표현되는 금속 질화물을 포함하는 반도체 소자.
  15. 하부 전극;
    상기 하부 전극과 이격되어 배치되는 상부 전극; 및
    상기 하부 전극과 상부 전극 사이에 배치되고,
    AxByOz로 표시되는 화합물(A는 Y, Sc, 및 Ce 중 하나 이상 선택되는 원소, B는 Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn 및 Lu로 이루어진 군에서 하나 이상 선택되는 원소이고, x+y+z=1이고, 0 < x ≤ 0.2, 0 < y ≤ 0.5이다)을 포함하는 금속 산화물층을 포함하는 반도체 소자.
  16. 제 15항에 있어서,
    상기 금속 산화물층의 두께는 10Å이상이고 50Å 이하인 반도체 소자.
  17. 제 15항에 있어서,
    상기 AxByOz로 표시되는 화합물은 x가 0.0 초과이고 0.15 이하인 반도체 소자.
  18. 제 15항에 있어서,
    상기 AxByOz로 표시되는 화합물은 y가 0.2 이상이고 0.5 이하인 반도체 소자.
  19. 하부 전극;
    상기 하부 전극과 이격되어 배치되는 상부 전극; 및
    상기 하부 전극과 상부 전극 사이에 배치되고, Hf, Zr, Nb, Ta, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Si, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 제 1 금속 원소, Y, Sc, 및 Ce 중 하나 또는 둘 이상 선택되는 제 2 금속 원소, 및 Al, Mg, 및 Be로 이루어진 군에서 선택되는 하나 또는 둘 이상의 제 3 금속 원소를 포함하는 유전층을 포함하고,
    상기 제 2 금속 원소와 제 3 금속 원소는 유전층의 두께 방향으로 농도 구배를 갖고, 각각 다른 위치에서 최대 농도를 갖는 반도체 소자.
  20. 제 19항에 있어서,
    상기 제 2 금속 원소는 상기 하부 전극으로부터 상기 유전층 두께의 40% 이상이고 90% 이하 떨어진 위치에서 최대 농도를 갖는 반도체 소자.
  21. 제 19항에 있어서,
    상기 제 2 금속 원소의 함량은 상기 유전층의 총 금속 원소 대비 0.0at% 초과이고 5.0at% 이하인 반도체 소자.
  22. 제 19항에 있어서,
    상기 제 3 금속 원소는 상기 상부 전극으로부터 상기 유전층 두께의 0% 초과이고 20% 이하 떨어진 위치에서 최대 농도를 갖는 반도체 소자.
  23. 제 19항에 있어서,
    상기 제 3 금속 원소는 상기 유전층의 총 금속 원소 대비 0.0at% 초과이고 5.0at% 이하인 반도체 소자.
  24. 제 19항에 있어서,
    상기 유전층은 상기 제 2 금속 원소의 함량이 상기 제 3 금속 원소 대비 10% 이상이고 200%이하인 반도체 소자.
  25. 전계 효과 트랜지스터; 및
    상기 전계 효과 트랜지스터와 전기적으로 연결된 것으로, 제 1항 내지 제 24항 중 어느 한 항의 반도체 소자를 포함하는 커패시터;를 포함하는 반도체 장치.
  26. 제 25항에 있어서,
    상기 전계 효과 트랜지스터는
    소스과 드레인을 포함하는 반도체층; 상기 반도체층상에 배치되는 게이트 절연층; 및 상기 게이트 절연층 상에 배치되는 게이트 전극을 포함하는 반도체 장치.

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