JP7497896B2 - キャパシタ、及びそれを含む電子装置 - Google Patents
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Description
本発明は、キャパシタ、及びそれを含む電子装置に関する。
電子装置がダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）されながら、電子装置内において、電子素子が占める空間も縮小されている。それにより、キャパシタのような電子素子のサイズ縮小と共に、キャパシタの誘電体層厚の縮小も、同時に要求される。しかしながら、所望するキャパシタンスに適切な誘電体層厚を有しながら、漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）基準値を満足させる構造を具現するのに困難さが伴い、解決方案が持続的に模索されている。
本発明が解決しようとする課題は、漏れ電流特性が改善されたキャパシタと、それを含む電子装置とを提供することである。
一実施形態によれば、下部電極と、前記下部電極と離隔配置された上部電極と、前記下部電極と前記上部電極との間に位置し、ＴｉＯ２を含む誘電層と、前記誘電層内に挿入され、ＧｅＯ２を含む漏れ電流低減層と、を含む誘電体薄膜と、を含むキャパシタが提供される。
前記下部電極は、ルチル（ｒｕｔｉｌｅ）相を有しうる。
前記下部電極は、金属または金属酸化物を含むドーパントがドーピングされたＳｎＯ２を含むものでもある。
前記ドーパントは、ＲｕＯ２、ＩｒＯ２、ＭｏＯ２、Ｎｂ、Ｔａ、Ｓｂ、Ｍｎ、またはＦを含み、前記ドーパントの含量は、０．０１ａｔ％以上１０ａｔ％以下でもある。
前記誘電層は、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、またはＹを、０ａｔ％以上１０ａｔ％以下で含むものでもある。
前記漏れ電流低減層は、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、Ｙ、Ｔｉ、Ｚｒ、またはＨｆを、０ａｔ％以上５０ａｔ％以下で含むものでもある。
前記漏れ電流低減層は、ルチル相または非晶質相を有しうる。
前記誘電層は、ルチル相を有しうる。
前記誘電体薄膜の厚みは、２００Å以下でもある。
前記漏れ電流低減層の厚みは、０Åを超過し、５０Å以下でもある。
前記誘電体薄膜の総厚に対する前記漏れ電流低減層の厚み比は、０．５％ないし４０％の範囲でもある。
前記誘電体薄膜の誘電定数は、５０以上であり、ＣＢＯ（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ ｏｆｆｓｅｔ）は、０．６ｅＶ以上でもある。
一実施形態によれば、下部電極；前記下部電極と離隔配置された上部電極；及び前記下部電極と前記上部電極との間に位置し、ＴｉＯ２を含む第１誘電層と、前記第１誘電層上に配され、ＧｅＯ２を含む漏れ電流低減層と、前記漏れ電流低減層上に配され、ＴｉＯ２を含む第２誘電層と、を含む誘電体薄膜；を含むキャパシタが提供される。
前記下部電極は、ルチル相を有しうる。
前記第１誘電層と前記第２誘電層は、ルチル相を有しうる。
前記第１誘電層及び前記第２誘電層は、それぞれ独立して、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、またはＹをドーパントとして、０ａｔ％以上１０ａｔ％以下で含むものでもある。
前記第１誘電層に含まれたドーパントと、前記第２誘電層に含まれたドーパントは、含量または種類が互いに異なりうる。
前記漏れ電流低減層は、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、Ｙ、Ｔｉ、Ｚｒ、またはＨｆを、０ａｔ％以上５０ａｔ％以下で含むものでもある。
前記誘電体薄膜の総厚に対する前記漏れ電流低減層の厚み比は、０．５％ないし４０％の範囲でもある。
一実施形態によれば、トランジスタと、前記トランジスタと電気的に連結された、前述のいずれか１つのキャパシタと、を含む電子装置が提供される。
前記トランジスタは、ソース領域及びドレイン領域、並びに前記ソース領域と前記ドレイン領域との間に位置するチャネル領域を含む半導体基板と、前記半導体基板上に、前記チャネル領域と対向するように配され、ゲート絶縁層とゲート電極とを具備するゲートスタックと、を含むものでもある。
前記トランジスタは、ソース領域及びドレイン領域、並びに前記ソース領域と前記ドレイン領域との間に位置するチャネル領域を含む半導体基板と、前記半導体基板表面から所定深さに引き込まれたトレンチ内に、前記チャネル領域と対向するように配され、ゲート絶縁層とゲート電極とを具備するゲートスタックと、を含むものでもある。
前記電子装置は、前記キャパシタ及び前記トランジスタを含むメモリユニットと、前記メモリユニットと電気的に連結され、前記メモリユニットを制御する制御ユニットと、を含むものでもある。
本発明によるキャパシタは、高い電気容量を有しながら、漏れ電流遮断／低減特性にすぐれている。
そのようなキャパシタを具備する電子素子は、高い集積度を具現するのに容易であり、電子装置の小型化に寄与することができる。
以下、添付された図面を参照し、本実施形態について詳細に説明する。説明される実施形態は、単に例示的なものに過ぎず、そのような実施形態から、多様な変形が可能である。以下の図面において、同一参照符号は、同一構成要素を称し、図面上において、各構成要素の大きさは、説明の明瞭性さと便宜さとのために誇張されてもいる。
以下において、「上部」や「上」と記載されたところは、接触して真上にあるものだけではなく、非接触で上にあるものも含むものでもある。
第１、第２のような用語は、多様な構成要素についての説明に使用されうるが、１つの構成要素を他の構成要素から区別する目的のみに使用される。そのような用語は、構成要素の物質または構造が異なることを限定するものではない。
単数の表現は、文脈上明白に異なって意味しない限り、複数の表現を含む。また、ある部分がある構成要素を「含む」とするとき、それは、特別に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。
また、明細書に記載された「・・・部」、「モジュール」のような用語は、少なくとも１つの機能や動作を処理する単位を意味し、それらは、ハードウェアまたはソフトウェアによって具現されるか、あるいはハードウェアとソフトウェアとの結合によっても具現される。
「前記」の用語、及びそれと類似した指示用語の使用は、単数及び複数のいずれにも該当するものでもある。
方法を構成する段階は、説明された順に行われなければならないという明白な言及がなければ、適切な順序によっても遂行される。また、全ての例示的な用語（例：など）の使用は、単に技術的思想について詳細に説明するためのものであり、請求項によって限定されない以上、そのような用語により、権利範囲が限定されるものではない。
図１は、一実施形態によるキャパシタの概略的な構造を示す断面図であり、図２は、図１のキャパシタに含まれた誘電体薄膜が有するルチル（ｒｕｔｉｌｅ）相の結晶構造を、一部領域を拡大して詳細に示した概念図である。
キャパシタ１００は、互いに離隔配置された下部電極１１０及び上部電極１９０、下部電極１１０と上部電極１９０との間に配された誘電体薄膜１７０を含む。誘電体薄膜１７０は、ＴｉＯ２を含む誘電層１５０と、誘電層１５０内に挿入され、ＧｅＯ２を含む漏れ電流低減層１６０と、を含む。
下部電極１１０の材質は、電極としての伝導性を確保し、また、キャパシタ１００製造過程において、高温工程後にも、安定したキャパシタンス性能を維持するようにも選択される。また、下部電極１１０上に形成される誘電層１５０が良好に形成されるように（例えば、高い誘電率を示し、下部電極１１０と良好に接合されたルチル相ＴｉＯ２を含む誘電層１５０になり、かつ／あるいは界面で起きうる不一致（ｍｉｓｍａｔｃｈ）によるストレスが低減ないし除去されるように）、ルチル相を示す伝導性物質を含むものでもある。
下部電極１１０は、例えば、金属または金属酸化物を含むドーパントがドーピングされたＳｎＯ２を含むものでもある。該ドーパントは、ＲｕＯ２、ＩｒＯ２、ＭｏＯ２、Ｎｂ、Ｔａ、Ｓｂ、Ｍｎ、またはＦを含むものでもあり、該ドーパントの含量は、約０．０１ａｔ％以上１０ａｔ％以下でもある。一部実施形態において、該ドーパントは、ルチル相に影響を与えず、下部電極１１０物質のバンドギャップを低くすることができる物質としても選択され、または、下部電極１１０のルチル相を安定化させる物質としても選択される。
誘電体薄膜１７０に含まれる誘電層１５０は、ルチル相のＴｉＯ２を含むものでもある。ＴｉＯ２は、相によって誘電定数に違いがある。アナターゼ（ａｎａｔａｓｅ）相のＴｉＯ２が、約４０の誘電定数を示すのに反し、ルチル相のＴｉＯ２は、成長方向により、およそ８０から１７０に至る大きい誘電定数値を示しうる。一実施形態によるキャパシタ１００は、下部電極１１０をルチル相で形成し、その上に形成されるＴｉＯ２がまたルチル相として成長されうる。例えば、一部実施形態において、下部電極１１０は、下部電極１１０上に成長されるルチル相ＴｉＯ２の開始（ｉｎｉｔｉａｔｉｏｎ）や成長を促進させるシード（ｓｅｅｄ）層として機能することができる。誘電層１５０は、ＴｉＯ２のみを含むか、あるいは所定のドーパントが含有されたＴｉＯ２を含むものでもある。例えば、誘電層１５０は、ＴｉＯ２と共に、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、またはＹをドーパントとして、０ａｔ％以上１０ａｔ％以下で含むものでもある。
一方、ルチル相ＴｉＯ２は、高誘電率を示すが、バンドギャップが約３ｅＶほどと小さいために、ルチル相ＴｉＯ２だけでは、漏れ電流が多く、キャパシタ１００に要求される漏れ電流仕様を充足し難い。一実施形態のキャパシタ１００は、漏れ電流特性を向上させることができるように、ＧｅＯ２を含む漏れ電流低減層１６０を、誘電層１５０内に挿入する構造を採用している。ＧｅＯ２は、ＴｉＯ２に比べて大きい約４．７ｅＶのバンドギャップを有しており、誘電体薄膜１７０の漏れ電流性能を改善させることができる。また、ＧｅＯ２を含む漏れ電流低減層１６０は、ルチル相または非晶質相を有することができ、ＴｉＯ２のルチル相成長を妨害しない。誘電層１５０は、漏れ電流低減層１６０形成の以前及び以後、言い換えれば、漏れ電流低減層１６０の下部位置及び上部位置において、いずれもルチル相が良好に維持されうる。漏れ電流低減層１６０の上部及び下部に位置する誘電層１５０の厚みは、図１に図示されているところと異なりうる。例えば、漏れ電流低減層１６０は、誘電層１５０と電極（例えば、上部電極１９０）との間にも配される。漏れ電流低減層１６０は、ＧｅＯ２のみを含むか、あるいは所定のドーパントが含有されたＧｅＯ２を含むものでもある。例えば、漏れ電流低減層１６０は、ＧｅＯ２と共に、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、Ｙ、Ｔｉ、ＺｒまたはＨｆを、０ａｔ％以上５０ａｔ％以下で含むものでもある。
誘電体薄膜１７０の総厚は、２００Å以下でもある。または、１５０Å以下、１００Å以下でもある。
漏れ電流低減層１６０の厚みは、０Åを超過し、５０Å以下でもある。または、１０Å以下でもあり、２Åないし８Åの範囲でもある。
誘電体薄膜１７０の総厚に対する漏れ電流低減層１６０の厚み比は、０．５％ないし４０％の範囲でもある。
誘電体薄膜１７０は、漏れ電流低減層１６０を含むことにより、漏れ電流低減層１６０が具備されていない場合に比べ、誘電率は、若干低下するが、低下量は、微々たるものである一方、漏れ電流改善の効果が大きく示される。例えば、誘電体薄膜１７０の誘電定数は、５０以上であり、ＣＢＯ（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ ｏｆｆｓｅｔ）は、０．６ｅＶ以上でもある。
上部電極１９０は、伝導性物質を含み、材質は、特別に限定されるものではない。上部電極１９０は、下部電極１１０と同様に、ルチル相を有するものでもあるが、それと異なる相を有する多様な伝導性物質を含むものでもある。上部電極１９０は、金属、金属窒化物、金属酸化物、またはそれらの組み合わせを含むものでもある。例えば、上部電極１９０は、ＴｉＮ、ＭｏＮ、ＣｏＮ、ＴａＮ、Ｗ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、Ｉｒ、ＩｒＯ２、Ｐｔ、ＰｔＯ、ＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ，Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ３）、またはそれらの組み合わせを含むものでもある。
図３は、図１のキャパシタに具備される、実際に作製した誘電体薄膜のＨＲ－ＴＥＭ（ｈｉｇｈ－ｒｅｓｏｌｕｔｉｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）写真を示す。
ＴｉＯ２基板上に、ＰＬＤ（ｐｕｌｓｅｄ ｌａｓｅｒ ｄｅｐｏｓｉｔｉｏｎ）法によってＴａドーピングされたＳｎＯ２を成長させ、ＴａドーピングされたＳｎＯ２上に、ＴｉＯ２、ＧｅＯ２、ＴｉＯ２を順にＰＬＤ法によって蒸着した。該実験において、ＴｉＯ２の総厚は、１５ｎｍにし、ＧｅＯ２は、０．５ｎｍにした。ＧｅＯ２は、ルチル相ＴｉＯ２上に、エピタキシャル（ｅｐｉｔａｘｉａｌ）またはセミエピタキシャル（ｓｅｍｉ－ｅｐｉｔａｘｉａｌ）で成長が可能であり、ＧｅＯ２が成長された後にも、整合性が崩れず、ＧｅＯ２がルチル相ＴｉＯ２に良好に成長されることが確認された。
図４は、比較例によるキャパシタの概略的な構造を示す。
比較例によるキャパシタ１は、下部電極１１、ルチル相ＴｉＯ２を含む誘電層１５、上部電極１９を含む。下部電極１１は、ＴａドーピングされたＳｎＯ２を含み、そのような下部電極１１上に形成されたルチル相ＴｉＯ２は、高い誘電率を示しうるが、本実施形態に比べ、漏れ電流が大きく示されうる。
図５は、一実施形態によるキャパシタと、比較例によるキャパシタとに係わるＣ－Ｖ（ｃａｐａｃｉｔａｎｃｅ－ｖｏｌｔａｇｅ）曲線を比較して示す。
該グラフにおいて、左側縦軸は、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）を示し、右側縦軸は、損失率（ｄｉｓｓｉｐａｔｉｏｎ ｆａｃｔｏｒ）を示す。損失率が大きいほど、漏れ電流が多いということを意味し、比較例の場合、電圧に沿い、損失率上昇が急激に示されている。一実施形態のキャパシタは、比較例のキャパシタに比べ、若干低いキャパシタンスを示すが、電圧上昇による損失率上昇が非常に小さい向上された漏れ電流特性を示している。
図６は、他の比較例によるキャパシタの概略的な構造を示す。
キャパシタ２は、下部電極１１、ＡｌドーピングされたＴｉＯ２を含む誘電層１６、上部電極１９を含む。誘電層１６は、ルチル相ＴｉＯ２構造を維持するために、Ａｌ２Ｏ３のような挿入膜形態の代わりに、ドーパントＡｌを約４ａｔ％で含んでいる。そのような誘電層１６は、図４のキャパシタ１に具備された誘電層１５よりは、低い誘電率を示すものであるが、漏れ電流特性は、改善されると予想される。
図７は、図４及び図６の２つの比較例によるキャパシタに係わるＣ－Ｖ（ｃａｐａｃｉｔａｎｃｅ－ｖｏｌｔａｇｅ）曲線を比較して示す。
該グラフにおいて、左側縦軸は、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）を示し、右側縦軸は、損失率（ｄｉｓｓｉｐａｔｉｏｎ ｆａｃｔｏｒ）を示す。
比較例２の場合、比較例１と比較すると、キャパシタンスは、若干低減されるが、電圧上昇による損失率上昇の傾きは、多少低減され、漏れ電流特性が改善されるということを見ることができる。
該グラフを、さらに図５のグラフと比較すれば、一実施形態の場合、比較例１に比べ、改善された効果は、比較例２が比較例１に比べて改善された効果よりはるかに大きいということが分かる。キャパシタンスは、比較例１の場合に最も大きく、次に、本実施形態、比較例２の順序で少しずつ小さく示されている。また、電圧による損失率上昇の傾きは、比較例１が最も大きく、次に、比較例２、本実施形態の順序で小さくなっている。すなわち、本実施形態のキャパシタにおいて、ルチル相ＴｉＯ２だけで誘電層を構成した比較例１と比較したキャパシタンス低減は、非常に小さく、一方、損失率上昇の傾きは、最も低く示されており、ＡｌドーピングされたＴｉＯ２を使用した場合よりも、漏れ電流低減効果が高く示されるということが分かる。
図８は、一実施形態、及び２つの比較例による漏れ電流特性を比較したグラフである。
該グラフにおいて、横軸はＥＯＴ（ｅｆｆｅｃｔｉｖｅ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を示し、縦軸は、漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を示している。比較例２及び本実施形態において、ＥＯＴは、Ａｌ，Ｇｅ含量によって変わり、ＥＯＴが大きくなるほど、漏れ電流は、小さく示され、そのような負勾配の絶対値が大きいほど、漏れ電流特性にすぐれると評価されうる。そのような傾向を示す傾きは、比較例２と本実施形態とにおいて異なるように示されており、本実施形態の場合、比較例２の場合よりも大きい絶対値の負勾配が示されている。一実施形態のデータは、ＧｅＯ２層の厚みを、０．３ｎｍ～０．７ｎｍの範囲に変更した場合に係わるものである。ＧｅＯ２層の厚み増大により、ＥＯＴ側面における損失（ＥＯＴ増大）は、およそ１０％と示されるが、それに比べ、漏れ電流は、約１／１００～１／１，０００に低減されており、効果が非常に大きいということが分かる。
図９は、ＴｉＯ２に追加されるＡｌ、Ｇｅのドーピング含量による誘電定数変化をシミュレートして示したグラフである。
そのようなドーパントが含有されたＴｉＯ２は、ＴｉＯ２より低い誘電定数を示し、ドーパント含量に比例し、誘電定数が小さくなる。同量のドーパントを基準にして比較すれば、Ｇｅを使用する場合、Ａｌを使用する場合よりも誘電率低下量が少ないということが確認される。例えば、１０ａｔ％基準Ａｌ＿（１１０）の場合、約４３の誘電定数、Ｇｅ＿（１１０）の場合、約７０の誘電定数を示す。そのように、Ｇｅが含有された場合、Ａｌが含有された場合よりも大きい誘電定数を示すということが分かる。
図１０は、比較例と本実施形態とによるキャパシタにつき、ＬＤＯＳ（ｌｏｃａｌ ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）をシミュレートした分布図である。
左側は、ＴｉＯ２誘電層を具備した比較例に係わるものであり、右側は、ＧｅＯ２が挿入されたＴｉＯ２誘電層を具備した本実施形態に係わるものである。ＬＤＯＳ（ｌｏｃａｌ ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）の分布図から抽出されるＣＢＯ（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ ｏｆｆｓｅｔ）は、本実施形態の場合、約０．７５ｅＶであり、比較例の０．３５ｅＶに比べ、高い値を示すということが確認される。
該実験結果及びコンピュータシミュレーション結果から、ＧｅＯ２層を漏れ電流低減層として活用した場合、誘電率低下は、小さくしながらも、漏れ電流を大きく低減させることができるということが確認される。
図１１は、他の実施形態によるキャパシタの概略的な構造を示す断面図である。
キャパシタ１０１は、互いに離隔配置された下部電極１１０及び上部電極１９０、並びに下部電極１１０と上部電極１９０との間に配された誘電体薄膜１７１を含む。誘電体薄膜１７１は、ＴｉＯ２を含む第１誘電層１５１、ＴｉＯ２を含む第２誘電層１５２、及び第１誘電層１５１と第２誘電層１５２との間に位置し、ＧｅＯ２を含む漏れ電流低減層１６０を含む。
キャパシタ１０１の各材質は、図１のキャパシタ１００と実質的に同一でもある。すなわち、下部電極１１０は、ルチル相を有する伝導性材質を含み、第１誘電層１５１と第２誘電層１５２は、ルチル相のＴｉＯ２を含むものでもある。漏れ電流低減層１６０は、ルチル相または非晶質のＧｅＯ２を含むものでもある。重複される詳細な説明は、省略する。
本実施形態のキャパシタ１０１では、漏れ電流低減層１６０以前に形成される第１誘電層１５１と、漏れ電流低減層１６０以後に形成される第２誘電層１５２とが互いに異なりうる。例えば、第１誘電層１５１及び第２誘電層１５２は、いずれもＴｉＯ２を含み、それぞれ独立して、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、またはＹを、０ａｔ％以上１０ａｔ％以下で含むものでもある。第１誘電層１５１及び第２誘電層１５２に含まれるドーパントの種類や含量は互いに異なりうる。
第１誘電層１５１、第２誘電層１５２の厚みは、互いに異なり、漏れ電流低減層１６０は、下部電極１１０にさらに近く配されうるが、それに限定されるものではない。
前述のキャパシタは、多様な電子装置にも採用される。前述のキャパシタは、トランジスタと共に、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）素子にも活用される。また、その他回路要素と共に、電子装置を構成する電子回路の一部をなすことができる。
図１２は、一実施形態によるキャパシタを採用した電子装置の概略的な回路構成と、動作とについて説明する回路図である。
電子装置１０００の回路図は、ＤＲＡＭ素子の１セルに係わるものであり、１つのトランジスタＴＲ、１つのキャパシタＣＡ、ワードラインＷＬ、及びビットラインＢＬを含む。キャパシタＣＡは、図１ないし図１１で説明したキャパシタ１００，１０１でもある。
ＤＲＡＭにデータを書き込む（ｗｒｉｔｅ）方法は、次の通りである。ワードラインＷＬを介し、トランジスタＴＲを「ＯＮ」状態にする電圧（ｈｉｇｈ）をゲート電極に印加した後、ビットラインＢＬに入力するデータ電圧値であるＶＤＤ（ｈｉｇｈ）や０（ｌｏｗ）を印加する。ワードラインとビットラインとにハイ電圧が印加されれば、キャパシタＣＡが充電され、データ「１」が記録され、ワードラインにハイ電圧が印加され、ビットラインにロー電圧が印加されれば、キャパシタＣＡが放電され、データ「０」が記録される。
データを読み取るときは、ＤＲＡＭのトランジスタＴＲをオン（ｏｎ）にするために、ワードラインＷＬにハイ電圧を印加した後、ビットラインＢＬにＶＤＤ／２の電圧を印加する。ＤＲＡＭのデータが「１」であるならば、すなわち、キャパシタＣＡ電圧がＶＤＤである場合、キャパシタＣＡにある電荷が、ビットラインＢＬに徐々に移動しながら、ビットラインＢＬの電圧はＶＤＤ／２より若干高くなる。反対に、キャパシタＣＡのデータが「０」である状態であるならば、ビットラインＢＬの電荷がキャパシタＣＡに移動し、ビットラインＢＬの電圧は、ＶＤＤ／２より若干低くなる。そのように生じるビットラインの電位差を、センス増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）で感知し、値を増幅させ、当該データが「０」であるか「１」であるかということを判断することができる。
図１３は、例示的な実施形態による電子装置を図示した模式図である。
図１３を参照すれば、電子装置１００１は、キャパシタＣＡ１とトランジスタＴＲとがコンタクト２０によって電気的に連結された構造体を含むものでもある。キャパシタＣＡ１は、下部電極２０１、上部電極４０１、及び下部電極２０１と上部電極４０１との間に設けられる誘電体薄膜３０１を含む。キャパシタＣＡ１は、図１ないし図１１で説明したような、キャパシタ１００，１０１でもあるが、それについては、説明されているので、それに係わる説明は、省略する。
トランジスタＴＲは、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）でもある。トランジスタＴＲは、ソース領域ＳＲ、ドレイン領域ＤＲ、チャネル領域ＣＨを具備する半導体基板ＳＵ、及び半導体基板ＳＵ上にチャネル領域ＣＨと対向するように配され、ゲート絶縁層ＧＩとゲート電極ＧＡとを具備するゲートスタックＧＳを含む。
チャネル領域ＣＨは、ソース領域ＳＲとドレイン領域ＤＲとの間の領域であり、ソース領域ＳＲ、ドレイン領域ＤＲと電気的に連結される。ソース領域ＳＲは、チャネル領域ＣＨの一側端部に電気的に連結されるか、あるいは接触され、ドレイン領域ＤＲは、チャネル領域ＣＨの他の一側端部に電気的に連結されるか、あるいは接触されうる。チャネル領域ＣＨは、半導体基板ＳＵ内のソース領域ＳＲとドレイン領域ＤＲとの間の基板領域とも定義される。
半導体基板ＳＵは、半導体物質を含むものでもある。半導体基板ＳＵは、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、インジウムヒ素（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）のような半導体物質を含むものでもある。また、半導体基板ＳＵは、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を含んでもよい。
ソース領域ＳＲ、ドレイン領域ＤＲ及びチャネル領域ＣＨは、それぞれ独立して、半導体基板ＳＵの互いに異なる領域に不純物を注入しても形成され、その場合、ソース領域ＳＲ、チャネル領域ＣＨ及びドレイン領域ＤＲは、基板物質をベース物質として含むものでもある。ソース領域ＳＲとドレイン領域ＤＲは、導電性物質によっても形成され、その場合、ソース領域ＳＲとドレイン領域ＤＲは、例えば、金属、金属化合物または導電性ポリマーを含むものでもある。
チャネル領域ＣＨは、図示されたところと異なり、別個の物質層（薄膜）によっても具現される。その場合、例えば、チャネル領域ＣＨは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族半導体、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質（２Ｄ（ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ） ｍａｔｅｒｉａｌ）、量子点（ＱＤ：ｑｕａｎｔｕｍ ｄｏｔ）及び有機半導体のうち少なくとも一つを含むものでもある。例えば、該酸化物半導体は、ＩｎＧａＺｎＯなどを含むものでもあり、該二次元物質は、ＴＭＤ（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）またはグラフェンを含むものでもあり、該量子点は、コロイダル量子点（ｃｏｌｌｏｉｄａｌ ＱＤ）またはナノ結晶構造体を含むものでもある。
ゲート電極ＧＡは、半導体基板ＳＵ上に、半導体基板ＳＵと離隔され、チャネル領域ＣＨに対向するようにも配される。ゲート電極ＧＡは、金属、金属窒化物、金属カーバイド及びポリシリコンのうち少なくとも一つを含むものでもある。例えば、該金属は、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のうち少なくとも一つを含むものでもあり、金属窒化膜は、チタン窒化膜（ＴｉＮ ｆｉｌｍ）及びタンタル窒化膜（ＴａＮ ｆｉｌｍ）のうち少なくとも一つを含むものでもある。該金属カーバイドは、アルミニウム及びシリコンがドーピングされた（または、含有された）金属カーバイドのうち少なくとも一つを含むものでもあり、具体的な例として、ＴｉＡｌＣ、ＴａＡｌＣ、ＴｉＳｉＣまたはＴａＳｉＣを含むものでもある。
ゲート電極ＧＡは、複数個の物質が積層された構造を有することもでき、例えば、ＴｉＮ／Ａｌのように、金属窒化物層／金属層の積層構造、またはＴｉＮ／ＴｉＡｌＣ／Ｗのように、金属窒化物層／金属カーバイド層／金属層の積層構造を有しうる。しかしながら、以上で言及された物質は、単に例示的なものである。
半導体基板ＳＵとゲート電極ＧＡとの間に、ゲート絶縁層ＧＩがさらに配されうる。ゲート絶縁層ＧＩは、常誘電物質（ｐａｒａｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）または高誘電物質（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）を含むものでもあり、およそ２０ないし７０の誘電定数を有しうる。
ゲート絶縁層ＧＩは、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物などを含むか、あるいはｈ－ＢＮ（ｈｅｘａｇｏｎａｌ ｂｏｒｏｎ ｎｉｔｒｉｄｅ）のような二次元絶縁体（２Ｄ ｉｎｓｕｌａｔｏｒ）を含んでもよい。例えば、ゲート絶縁層ＧＩは、シリコンオキサイド（ＳｉＯ２）、シリコンナイトライド（ＳｉＮｘ）などを含むものでもあり、ハフニウムオキサイド（ＨｆＯ２）、ハフニウムシリコンオキサイド（ＨｆＳｉＯ４）、ランタンオキサイド（Ｌａ２Ｏ３）、ランタンアルミニウムオキサイド（ＬａＡｌＯ３）、ジルコニウムオキサイド（ＺｒＯ２）、ハフニウムジルコニウムオキサイド（ＨｆＺｒＯ２）、ジルコニウムシリコンオキサイド（ＺｒＳｉＯ４）、タンタルオキサイド（Ｔａ２Ｏ５）、チタンオキサイド（ＴｉＯ２）、ストロンチウムチタンオキサイド（ＳｒＴｉＯ３）、イットリウムオキサイド（Ｙ２Ｏ３）、アルミニウムオキサイド（Ａｌ２Ｏ３）、鉛スカンジウムタンタルオキサイド（ＰｂＳｃ０．５Ｔａ０．５Ｏ３）、ニオブ酸鉛亜鉛（ＰｂＺｎＮｂＯ３）などを含んでもよい。また、ゲート絶縁層ＧＩは、アルミニウムオキシナイトライド（ＡｌＯＮ）、ジルコニウムオキシナイトライド（ＺｒＯＮ）、ハフニウムオキシナイトライド（ＨｆＯＮ）、ランタンオキシナイトライド（ＬａＯＮ）、イットリウムオキシナイトライド（ＹＯＮ）のような金属酸窒化物；ＺｒＳｉＯＮ、ＨｆＳｉＯＮ、ＹＳｉＯＮ、ＬａＳｉＯＮのようなシリケート；またはＺｒＡｌＯＮ、ＨｆＡｌＯＮのようなアルミネートを含んでもよい。また、ゲート絶縁層ＧＩは、前述の誘電体薄膜１７０，１７１を含んでもよい。ゲート絶縁層ＧＩは、ゲート電極ＧＡと共に、ゲートスタックを構成することができる。
キャパシタＣＡ１の電極２０１，４０１のうち一つと、トランジスタＴＲのソース領域ＳＲ、ドレイン領域ＤＲのうち一つとが、コンタクト２０によって電気的に連結されうる。ここで、コンタクト２０は、適切な伝導性材料、例えば、タングステン、銅、アルミニウム、ポリシリコンなどを含むものでもある。
キャパシタＣＡ１とトランジスタＴＲとの配置は、多様に変形されうる。例えば、キャパシタＣＡ１は、半導体基板ＳＵ上にも配され、半導体基板ＳＵ内に埋め込まれる構造でもある。
図１３は、１個のキャパシタＣＡ１と１個のトランジスタＴＲとを含む電子装置１００１として図示されているが、それは、例示的なものであり、電子装置１００１は、複数個のキャパシタと、複数個のトランジスタと、を含んでもよい。
図１４は、他の例示的な実施形態による電子装置を図示したものである。
図１４を参照すれば、電子装置１００２は、キャパシタＣＡ２とトランジスタＴＲとがコンタクト２１によって電気的に連結された構造体を含むものでもある。
トランジスタＴＲは、ソース領域ＳＲ、ドレイン領域ＤＲ、チャネル領域ＣＨを具備する半導体基板ＳＵ、及び半導体基板ＳＵ上にチャネル領域ＣＨと対向するように配され、ゲート絶縁層ＧＩとゲート電極ＧＡとを具備するゲートスタックＧＳを含む。
層間絶縁膜２５は、半導体基板ＳＵ上に、ゲートスタックＧＳを覆う形態にも設けられる。層間絶縁膜２５は、絶縁物質を含むものでもある。例えば、層間絶縁膜２５は、Ｓｉ酸化物（例えば、ＳｉＯ２）、Ａｌ酸化物（例えば、Ａｌ２Ｏ３）、または高誘電物質（例えば、ＨｆＯ２）を含むものでもある。コンタクト２１は、層間絶縁膜２５を貫通し、トランジスタＴＲとキャパシタＣＡ２とを電気的に連結する。
キャパシタＣＡ２は、下部電極２０２、上部電極４０２、及び下部電極２０２と上部電極４０２との間に設けられる誘電体薄膜３０２を含む。下部電極２０２、上部電極４０２は、誘電体薄膜３０２との接触面積を最大限広くすることができる形状として提示されており、キャパシタＣＡ２の材質は、図１ないし図１１で説明したようなキャパシタ１００，１０１と実質的に同一である。
図１５は、さらに他の例示的な実施形態による電子装置を図示した平面図である。
図１５を参照すれば、電子装置１００３は、複数個のキャパシタと、複数個の電界効果トランジスタとが反復して配列された構造体を含むものでもある。電子装置１００３は、ソース、ドレイン及びチャネルを含む半導体基板１１’とゲートスタック１２とを含む電界効果トランジスタ、ゲートスタック１２と重畳されないように、半導体基板１１’上に配されるコンタクト構造物２０’、及びコンタクト構造物２０’上に配されるキャパシタＣＡ３を含み、複数個の電界効果トランジスタを電気的に連結するビットライン構造物１３をさらに含むものでもある。
図１５は、コンタクト構造物２０’とキャパシタＣＡ３とが、いずれもＸ方向及びＹ方向に沿って反復して配列される形態を例示的に図示しているが、それに限定されるものでない。例えば、コンタクト構造物２０’は、Ｘ方向及びＹ方向に沿って配列され、キャパシタＣＡ３は、ハニカム（ｈｏｎｅｙｃｏｍｂ）構造のような六角形状にも配列される。
図１６は、図１５のＡ－Ａ’線に沿って見た断面図である。
図１６を参考すれば、半導体基板１１’は、素子分離膜１４を含むＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を有しうる。素子分離膜１４は、１種類の絶縁膜によってなる単一層、または２種以上の絶縁膜の組み合わせによってなる多重層でもある。素子分離膜１４は、半導体基板１１’内に、素子分離トレンチ１４Ｔを含むものでもあり、素子分離トレンチ１４Ｔは、絶縁物質によっても充填される。該絶縁物質は、ＦＳＧ（ｆｌｕｏｒｉｄｅ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、ＰＥ－ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ－ｅｔｈｙｌ－ｏｒｔｈｏ－ｓｉｌｉｃａｔｅ）及びＴＯＳＺ（ｔｏｎｅｎ ｓｉｌａｚｅｎｅ）のうち少なくとも一つを含むものでもあるが、それらに限定されるものではない。
半導体基板１１’は、素子分離膜１４によって定義されるチャネル領域ＣＨと、半導体基板１１’上面と平行にＸ方向に沿って延長されるように配されるゲートライントレンチ１２Ｔと、をさらに含むものでもある。チャネル領域ＣＨは、短軸及び長軸を有する比較的長いアイランド形状を有しうる。チャネル領域ＣＨの長軸は、図１５に例示的に図示されたように、半導体基板１１’の上面に平行なＤ３方向に沿っても配列される。
ゲートライントレンチ１２Ｔは、半導体基板１１’上面から所定深さに、チャネル領域ＣＨと交差されるように、あるいはチャネル領域ＣＨ内に配されうる。ゲートライントレンチ１２Ｔは、素子分離トレンチ１４Ｔ内部にも配され、素子分離トレンチ１４Ｔ内部のゲートライントレンチ１２Ｔは、チャネル領域ＣＨのゲートライントレンチ１２Ｔより低い底面を有しうる。第１ソース／ドレイン１１’ａｂ及び第２ソース／ドレイン１１’’ａｂは、ゲートライントレンチ１２Ｔの両側に位置するチャネル領域ＣＨの上部にも配される。
ゲートライントレンチ１２Ｔの内部には、ゲートスタック１２が配されうる。具体的には、ゲート絶縁層１２ａ、ゲート電極１２ｂ及びゲートキャッピング層１２ｃが、ゲートライントレンチ１２Ｔの内部に順次に配されうる。ゲート絶縁層１２ａとゲート電極１２ｂは、前述の内容を参照することができ、ゲートキャッピング層１２ｃは、シリコン酸化物、シリコン酸窒化物及びシリコン窒化物のうち少なくとも一つを含むものでもある。ゲートキャッピング層１２ｃは、ゲートライントレンチ１２Ｔの残余部分を充填するように、ゲート電極１２ｂ上にも配される。
第１ソース／ドレイン１１’ａｂ上に、ビットライン構造物１３が配されうる。ビットライン構造物１３は、半導体基板１１’の上面に平行にＹ方向に沿って延長されるようにも配される。ビットライン構造物１３は、第１ソース／ドレイン１１’ａｂと電気的に連結され、ビットラインコンタクト１３ａ、ビットライン１３ｂ及びビットラインキャッピング層１３ｃを基板上に順次に含むものでもある。例えば、ビットラインコンタクト１３ａは、ポリシリコンを含むものでもあり、ビットライン１３ｂは、金属物質を含むものでもあり、ビットラインキャッピング層１３ｃは、シリコン窒化物またはシリコン酸窒化物のような絶縁物質を含むものでもある。
図１６は、ビットラインコンタクト１３ａが、半導体基板１１’上面と同一レベルの底面を有する場合として図示されているが、それは、例示的なものであり、それに限定されるものでない。例えば、他の実施形態において、半導体基板１１’の上面から所定深さに形成されたリセスがさらに具備され、ビットラインコンタクト１３ａが、リセス内部まで延長され、ビットラインコンタクト１３ａの底面が、半導体基板１１’の上面より低く形成されうる。
ビットライン構造物１３は、ビットラインコンタクト１３ａとビットライン１３ｂとの間に、ビットライン中間層（図示せず）をさらに含んでもよい。該ビットライン中間層は、タングステンシリサイドのような金属シリサイド、またはタングステン窒化物のような金属窒化物を含むものでもある。また、ビットラインスペーサ（図示せず）が、ビットライン構造物１３の側壁上にさらに形成されうる。該ビットラインスペーサは、単一層構造または多重層構造を有し、シリコン酸化物、シリコン酸窒化物またはシリコン窒化物のような絶縁物質を含むものでもある。また、該ビットラインスペーサは、エアスペース（図示せず）をさらに含んでもよい。
コンタクト構造物２０’は、第２ソース／ドレイン１１’’ａｂ上にも配される。コンタクト構造物２０’とビットライン構造物１３は、基板上のそれぞれ異なるソース／ドレイン上にも配される。コンタクト構造物２０’は、下部コンタクトパターン（図示せず）、金属シリサイド層（図示せず）及び上部コンタクトパターン（図示せず）が、第２ソース／ドレイン１１’’ａｂ上に順次に積層された構造でもある。コンタクト構造物２０’は、該上部コンタクトパターンの側面と底面とを取り囲むバリア層（図示せず）をさらに含んでもよい。例えば、該下部コンタクトパターンは、ポリシリコンを含み、該上部コンタクトパターンは、金属物質を含み、該バリア層は、導電性を有する金属窒化物を含むものでもある。
キャパシタＣＡ３は、コンタクト構造物２０’と電気的に連結され、半導体基板１１’上にも配される。具体的には、キャパシタＣＡ３は、コンタクト構造物２０’と電気的に連結される下部電極２０３、下部電極２０３と離隔配置される上部電極４０３、下部電極２０３と上部電極４０３との間に配される誘電体薄膜３０３を含む。下部電極２０３は、下が塞がれた内部空間を有するシリンダ形状またはコップ形状を有しうる。上部電極４０３は、下部電極２０３が形成する内部空間、及び隣接した下部電極２０３間の領域に延長された櫛歯を有する櫛（ｃｏｍｂ）形状を有しうる。誘電体薄膜３０３は、下部電極２０３と上部電極４０３との間に、それらの表面と平行になるようにも配される。
キャパシタＣＡ３をなす下部電極２０３、誘電体薄膜３０３及び上部電極４０３の材質は、図１ないし図１１で述べられたキャパシタ１００，１０１と実質的に同一であるので、それらに係わる説明は、省略する。
層間絶縁膜１５が、キャパシタＣＡ３と半導体基板１１’との間にさらに配されうる。層間絶縁膜１５は、他の構造物が配されていない、キャパシタＣＡ３と半導体基板１１’との間の空間にも配される。具体的には、層間絶縁膜１５は、基板上のビットライン構造物１３、コンタクト構造物２０’、ゲートスタック１２のような配線及び／または電極構造をカバーするようにも配される。例えば、層間絶縁膜１５は、コンタクト構造物２０’の壁を取り囲むことができる。層間絶縁膜１５は、ビットラインコンタクト１３ａを取り囲む第１層間絶縁膜１５ａと、ビットライン１３ｂ及びビットラインキャッピング層１３ｃの側面及び／または上面をカバーする第２層間絶縁膜１５ｂと、を含むものでもある。
複数個のキャパシタＣＡ３が配される場合、複数個の下部電極２０３は、エッチング停止層１６により、底面が分離されうる。言い換えれば、エッチング停止層１６は、開口部１６Ｔを含むものでもあり、そのような開口部１６Ｔ内に、キャパシタＣＡ３の下部電極２０３の底面が配されうる。下部電極２０３は、図示されているように、下が塞がれた内部空間を有するシリンダ形状またはコップ形状を有しうる。キャパシタＣＡ３は、下部電極２０３の傾きまたは倒れを防止する支持部（図示せず）をさらに含むものでもあり、該支持部は、下部電極２０３の側壁上にも配される。
図１７は、さらに他の例示的な実施形態による電子装置を図示した断面図である。
本実施形態の電子装置１００４は、図１５のＡ－Ａ’断面図に対応する断面図として図示され、キャパシタＣＡ４の形状においてのみ、図１６と違いがある。キャパシタＣＡ４は、コンタクト構造物２０’と電気的に連結され、半導体基板１１’上に配され、コンタクト構造物２０’と電気的に連結される下部電極２０４、下部電極２０４と離隔配置される上部電極４０４、下部電極２０４と上部電極４０４との間に配される誘電体薄膜３０４を含む。下部電極２０４、誘電体薄膜３０４及び上部電極４０４の材質は、図１ないし図１１で述べられたキャパシタ１００，１０１と実質的に同一である。
下部電極２０４は、垂直方向（Ｚ方向）に沿って延長される円柱、四角柱または多角形柱のようなピラー形状を有しうる。上部電極４０４は、隣接した下部電極２０４間の領域に延長された櫛歯を有する櫛形状を有しうる。誘電体薄膜３０４は、下部電極２０４と上部電極４０４との間に、それら表面と平行になるようにも配される。
以上で説明された実施形態によるキャパシタ、電子装置は、多様な応用分野にも適用される。例えば、本実施形態による電子装置は、論理素子またはメモリ素子にも適用される。一実施形態による電子装置は、モバイルデバイス、コンピュータ、ノート型パソコン、センサ、ネットワーク装置、ニューロモルフィック素子（ｎｅｕｒｏｍｏｒｐｈｉｃ ｄｅｖｉｃｅ）のような装置において、算術演算、プログラム実行、一時的データ維持などのためにも使用される。また、本実施形態による電子素子及び電子装置は、データ伝送量が多く、データ伝送が連続してなされる装置にも有用である。
図１８及び図１９は、例示的な実施形態による装置に適用されうる素子アーキテクチャを概略的に示す概念図である。
図１８を参照すれば、電子素子アーキテクチャ１１００は、メモリユニット（ｍｅｍｏｒｙ ｕｎｉｔ）１０１０、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１０２０及び制御ユニット（ｃｏｎｔｒｏｌ ｕｎｉｔ）１０３０を含むものでもある。メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、電気的に連結されうる。例えば、電子素子アーキテクチャ１１００は、メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０を含む１つのチップとしても具現される。
メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、オンチップ（ｏｎ－ｃｈｉｐ）でメタルラインに相互連結され、直接通信することができる。メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、１枚の基板上にモノリシック（ｍｏｎｏｌｉｔｈｉｃ）に集積され、１つのチップを構成することもできる。電子素子アーキテクチャ（チップ）１１００には、入出力素子２０００が連結されうる。また、メモリユニット１０１０は、メインメモリ及びキャッシュメモリをいずれも含むものでもある。そのような電子素子アーキテクチャ（チップ）１１００は、オンチップメモリ処理ユニット（ｏｎ－ｃｈｉｐ ｍｅｍｏｒｙ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）でもある。メモリユニット１０１０は、前述のキャパシタ、それを活用する電子装置を含むものでもある。ＡＬＵ １０２０または制御ユニット１０３０も、それぞれ前述のキャパシタを含むものでもある。
図１９を参照すれば、キャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）１５１０、ＡＬＵ １５２０及び制御ユニット１５３０がＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１５００を構成することができ、キャッシュメモリ１５１０は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）によってもなる。ＣＰＵ １５００と別個に、メインメモリ１６００及び補助ストレージ１７００が具備されうる。メインメモリ１６００は、ＤＲＡＭでもあり、前述のキャパシタを含むものでもある。場合によっては、該電子素子アーキテクチャは、サブユニット（ｓｕｂ－ｕｎｉｔｓ）の区分なしに、１つのチップでもって、コンピューティング単位素子とメモリ単位素子とが相互隣接する形態にも具現される。
以上において、本実施形態について説明されたが、それらは、例示的なものに過ぎず、当該分野において当業者であるならば、それらから多様な変形が可能であろう。
前述のキャパシタ、それを含む電子装置は、図面に図示された実施形態を参照に説明されたが、それらは、例示的なものに過ぎず、当該分野において当業者であるならば、それらから、多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、開示された実施形態は、限定的な観点ではなく、説明的な観点から考慮されなければならない。本明細書の範囲は、前述の説明ではなく、特許請求の範囲に示されており、それと同等な範囲内にある全ての違いが含まれたものであると解釈されなければならないのである。
１００，１０１，ＣＡ，ＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４ キャパシタ
１１０ 下部電極
１５０，１５１，１５２ 誘電層
１７０，１７１ 誘電体薄膜
１９０ 上部電極
１０００，１００１，１００２，１００３，１００４ 電子装置
１１０ 下部電極
１５０，１５１，１５２ 誘電層
１７０，１７１ 誘電体薄膜
１９０ 上部電極
１０００，１００１，１００２，１００３，１００４ 電子装置
Claims (21)
- 下部電極と、
前記下部電極と離隔配置された上部電極と、
前記下部電極と前記上部電極との間に位置し、
ＴｉＯ２を含む誘電層と、前記誘電層内に挿入され、ＧｅＯ２を含む漏れ電流低減層と、を含む誘電体薄膜と、を含み、
前記下部電極は、ルチル相を含む、キャパシタ。 - 前記下部電極は、金属または金属酸化物を含むドーパントがドーピングされたＳｎＯ２を含む、請求項１に記載のキャパシタ。
- 前記ドーパントは、
ＲｕＯ２、ＩｒＯ２、ＭｏＯ２、Ｎｂ、Ｔａ、Ｓｂ、Ｍｎ、またはＦを含み、
前記ドーパントの含量は、０．０１ａｔ％以上１０ａｔ％以下である、請求項２に記載のキャパシタ。 - 前記誘電層は、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、またはＹを、０ａｔ％以上１０ａｔ％以下で含む、請求項１に記載のキャパシタ。
- 前記漏れ電流低減層は、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、Ｙ、Ｔｉ、Ｚｒ、またはＨｆを、０ａｔ％以上５０ａｔ％以下で含む、請求項１に記載のキャパシタ。
- 前記漏れ電流低減層は、ルチル相または非晶質相を有する、請求項１に記載のキャパシタ。
- 前記誘電層は、ルチル相を有する、請求項１に記載のキャパシタ。
- 前記誘電体薄膜の厚みは、２００Å以下である、請求項１に記載のキャパシタ。
- 前記漏れ電流低減層の厚みは、０Åを超過し、５０Å以下である、請求項１に記載のキャパシタ。
- 前記誘電体薄膜の総厚に対する前記漏れ電流低減層の厚み比は、０．５％ないし４０％の範囲である、請求項１に記載のキャパシタ。
- 前記誘電体薄膜の誘電定数は、５０以上であり、ＣＢＯ（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ ｏｆｆｓｅｔ）は、０．６ｅＶ以上である、請求項１に記載のキャパシタ。
- 下部電極と、
前記下部電極と離隔配置された上部電極と、
前記下部電極と前記上部電極との間に位置し、ＴｉＯ２を含む第１誘電層と、前記第１誘電層上に配され、ＧｅＯ２を含む漏れ電流低減層と、前記漏れ電流低減層上に配され、ＴｉＯ２を含む第２誘電層と、を含む誘電体薄膜と、を含み、
前記下部電極は、ルチル相を含む、キャパシタ。 - 前記第１誘電層と前記第２誘電層は、ルチル相を有する、請求項１２に記載のキャパシタ。
- 前記第１誘電層及び前記第２誘電層は、それぞれ独立して、
Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、またはＹをドーパントとして、０ａｔ％以上１０ａｔ％以下で含む、請求項１２に記載のキャパシタ。 - 前記第１誘電層に含まれたドーパントと、前記第２誘電層に含まれたドーパントは、含量または種類が互いに異なる、請求項１４に記載のキャパシタ。
- 前記漏れ電流低減層は、Ｇａ、Ａｌ、Ｌａ、Ｂ、Ｉｎ、Ｓｃ、Ｙ、Ｔｉ、Ｚｒ、またはＨｆを、０ａｔ％以上５０ａｔ％以下で含む、請求項１２に記載のキャパシタ。
- 前記誘電体薄膜の総厚に対する前記漏れ電流低減層の厚み比は、０．５％ないし４０％の範囲である、請求項１２に記載のキャパシタ。
- トランジスタと、
前記トランジスタと電気的に連結された請求項１ないし１２のうちいずれか１項に記載のキャパシタと、を含む、電子装置。 - 前記トランジスタは、
ソース領域及びドレイン領域、並びに前記ソース領域と前記ドレイン領域との間に位置するチャネル領域を含む半導体基板と、
前記半導体基板上に、前記チャネル領域と対向するように配され、ゲート絶縁層とゲート電極とを具備するゲートスタックと、を含む、請求項１８に記載の電子装置。 - 前記トランジスタは、
ソース領域及びドレイン領域、並びに前記ソース領域と前記ドレイン領域との間に位置するチャネル領域を含む半導体基板と、
前記半導体基板表面から所定深さに引き込まれたトレンチ内に、前記チャネル領域と対向するように配され、ゲート絶縁層とゲート電極とを具備するゲートスタックと、を含む、請求項１８に記載の電子装置。 - 前記キャパシタ及び前記トランジスタを含むメモリユニットと、
前記メモリユニットと電気的に連結され、前記メモリユニットを制御する制御ユニットと、を含む、請求項１８に記載の電子装置。
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