JP2022042499A - 電気デバイス及びそれを含む半導体装置 - Google Patents

電気デバイス及びそれを含む半導体装置 Download PDF

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Abstract

【課題】電気デバイス及びそれを含む半導体装置。【解決手段】下部電極、下部電極と離隔して配置される上部電極、及び下部電極と上部電極との間に配置され、第１金属酸化物層、第２金属酸化物層、及び第３金属酸化物層を含む誘電層を含む電気デバイスが提供される。第３金属酸化物層は、第１金属酸化物層と第２金属酸化物層との間に配置され、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１つまたは２つ以上選択される金属元素とホウ素（Ｂ）を含む。第３金属酸化物層は、ホウ素（Ｂ）の含量が、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及び／またはベリリウム（Ｂｅ）金属元素の含量よりも少ない。【選択図】図１

Description

本発明は、電気デバイス及びそれを含む半導体装置に関する。
電子装置がダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）されつつ、電子装置内で電気デバイスが占める空間も縮小されている。これにより、キャパシタのような電気デバイスのサイズ減少と共に、キャパシタ誘電層の厚さ減少も同時に要求される。しかし、そのような場合、キャパシタの誘電層を通じて漏れ電流が大きく発生して素子駆動が困難になる。
本発明が解決しようとする課題は、高い電気容量を有しながら、漏れ電流値の低い電気デバイス及びそれを含む半導体装置を提供する。
本発明はまた、３つ以上の金属酸化物層を含む誘電層を有する電気デバイスを提供する。
本発明はまた、３種以上の金属元素を含む金属酸化物層を含む誘電層を有する電気デバイスを提供する。
一実施例による電気デバイスは、下部電極、下部電極と離隔して配置される上部電極、及び下部電極と上部電極との間に配置され、第１金属酸化物層、第２金属酸化物層及び第３金属酸化物層を含む誘電層を含んでもよい。
第１金属酸化物層と第２金属酸化物層は、それぞれ独立して誘電定数が２０以上７０以下でもある。
第３金属酸化物層は、第１金属酸化物層と第２金属酸化物層との間に配置され、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１つまたは２つ以上選択される金属元素とホウ素（Ｂ）とを含む。
第１金属酸化物層、第３金属酸化物層、及び第２金属酸化物層は、誘電層の厚さ方向に順次に配置されうる。
第３金属酸化物層は、ホウ素（Ｂ）の含量がアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、及び／またはベリリウム（Ｂｅ）金属元素の含量より少ないか、同一である。
第３金属酸化物層は、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１つまたは２つ以上選択される金属元素をさらに含んでもよい。
第３金属酸化物層は、ＡＢａＣ１－ａＯで表現される金属酸化物を含んでもよい。Ａは、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１つまたは２つ以上選択され、Ｂは、ホウ素（Ｂ）であり、Ｃは、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、及びベリリウム（Ｂｅ）からなる群から１つまたは２つ以上選択され、ａは、０．００超過０．５０以下である。
第１金属酸化物層は、下部電極に隣接して配置され、第１金属酸化物層の厚さは、誘電体層の総厚さの４０％以上でもある。
第１金属酸化物層厚さに対する第３金属酸化物層厚さの比率は、０．３以上１．０未満でもある。
他の実施例による電気デバイスは、下部電極、下部電極と離隔して配置される上部電極、及び下部電極と上部電極との間に配置され、３種以上の金属元素を含む誘電層を含んでもよい。
誘電層は、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１つまたは２つ以上選択される第１金属元素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１つまたは２つ以上選択される第２金属元素、及びホウ素（Ｂ）を含んでもよい。
誘電層内のホウ素（Ｂ）の含量は、第２金属元素の含量より少ないか、同一である。
ホウ素（Ｂ）の含量は、誘電層の総金属元素対比で０．０ａｔ％超過３．０ａｔ％以下でもある。第１金属元素の含量は、誘電層の総金属元素対比で９２ａｔ％以上１００ａｔ％未満でもある。第２金属元素の含量は、誘電体層の総金属元素対比で０．０ａｔ％超過５．０ａｔ％以下でもある。
ホウ素（Ｂ）は、誘電層の厚さ方向に濃度勾配を有することができる。誘電層は、厚さ方向に下部電極と対面する下部面、下部面上に位置する内部領域、内部領域上に位置し、上部電極と対面する上部面を順次に有し、内部領域でのホウ素含量が下部面、上部面、またはそれら両面でのホウ素含量より大きくなる。ホウ素（Ｂ）は、下部電極から誘電層厚さの４０％以上９０％以下離れた位置で最大濃度を有する。
実施例による電気デバイスは、１．０Ｖ電圧印加時、１．０×１０－４Ａ／ｃｍ２以下の漏れ電流値を示す。
本発明の実施例によれば、高い電気容量を有しながら、漏れ電流遮断／減少特性に優れた電気デバイス及びそれを含む半導体装置が提供されうる。このような電気デバイスは、向上した集積度を具現し、電子装置の小型化に寄与する。
実施例による電気デバイスの模式図である。 実施例による電気デバイスの模式図である。 実施例による電気デバイスの模式図である。 一実施例による半導体装置の模式図である。 一実施例による半導体装置に係わるレイアウト図である。 図５の半導体装置のＡ－Ａ’線に沿って切った断面図である。 図５の半導体装置のＡ－Ａ’線に沿って切った断面図である。 一実施例による電子装置に適用される素子アーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）を概略的に示す概念図である。 一実施例による電子装置に適用される素子アーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）を概略的に示す概念図である。
本明細書で使用される用語は、ただ特定の実施例を説明するために使用されたものであって、技術的思想を限定しようとする意図ではない。「上部」や「上」という記載は、接触して直ぐ上／下／左／右にあるものだけではなく、非接触式で上／下／左／右にあるものも含む。
単数の表現は、文脈上明白に異なるものではない限り、複数の表現を含む。「含む」または「有する」などの用語は、特に反対となる記載がない限り、明細書上に記載の特徴、数、段階、動作、構成要素、部品、成分、材料、またはそれらの組合物が存在することを示すものであって、１つまたはそれ以上の他の特徴や、数、段階、動作、構成要素、部品、成分、材料、またはそれらを組み合わせたものなどの存在または付加可能性を予め排除するものではないということを理解せねばならない。
「第１」、「第２」、「第３」などの用語は、多様な構成要素を説明するのに使用されるが、１つの構成要素を他の構成要素から区別する目的だけで使用され、構成要素の順序、種類などが限定されるものではない。また、「ユニット」、「手段」、「モジュール」、「．．．部」などの用語は、ある１つの機能や動作を処理する包括的な構成の単位を意味し、これは、ハードウェアまたはソフトウェアによって具現されるか、ハードウェアとソフトウェアとの結合によっても具現される。
以下、添付された図面を参照して実施例について詳細に説明する。以下、図面において同じ参照符号は、同じ構成要素を指称し、図面上において各構成要素の大きさ（そう、領域などの幅、厚さなど）は、説明の明瞭性及び便宜性のために、誇張されてもいる。一方、以下に説明される実施例は、単に例示に過ぎず、そのような実施例から多様な変形が可能である。
一側面によれば、漏れ電流が少なく、かつ高い電気容量を有する電気デバイスが提供されうる。電気デバイスは、キャパシタでもある。
図１は、一実施例によるキャパシタの模式図である。図１を参照すれば、キャパシタ１は、下部電極１００、下部電極１００と離隔して配置される上部電極２００及び下部電極１００と上部電極２００との間に配置される誘電層３００を含んでもよい。
下部電極１００は、基板（図示せず）上に配置されうる。基板は、キャパシタを支持する構造物の一部であるか、キャパシタと連結される素子の一部でもある。基板は、半導体物質パターン、絶縁物質パターン、及び／または伝導性物質パターンを含んでもよい。基板は、例えば、後述する図６及び図７の基板１１’、ゲートスタック１２、層間絶縁層１５、コンタクト構造物２０’、及び／またはビットライン構造物１３を含んでもよい。また、基板は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）などの半導体物質を含んでもよく、及び／またはシリコン酸化物、シリコン窒化物、または、シリコン酸窒化物などの絶縁性物質を含んでもよい。
上部電極２００は、下部電極１００と離隔して対向するように配置されうる。下部電極１００及び／または上部電極２００は、それぞれ独立して金属、金属窒化物、金属酸化物、またはそれらの組合わせを含んでもよい。具体的に、下部電極１００及び／または上部電極２００は、それぞれ独立してルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、白金（Ｐｔ）などの金属、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ニオブ窒化物（ＮｂＮ）、モリブデン窒化物（ＭｏＮ）、コバルト窒化物（ＣｏＮ）、タングステン窒化物（ＷＮ）などの導電性金属窒化物、及び／または白金酸化物（ＰｔＯ）、イリジウム酸化物（ＩｒＯ２）、ルテニウム酸化物（ＲｕＯ２）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）、バリウム・ストロンチウム・ルテニウム酸化物（（Ｂａ、Ｓｒ）ＲｕＯ３）、カルシウムルテニウム酸化物（ＣａＲｕＯ３）、ランタンストロンチウムコバルト酸化物（（Ｌａ、Ｓｒ）ＣｏＯ３）などの導電性金属酸化物を含んでもよい。
例えば、下部電極１００及び／または上部電極２００は、それぞれ独立してＭＭ’Ｎで表現される金属窒化物を含んでもよい。Ｍは、金属元素であり、Ｍ’は、Ｍと異なる元素であり、Ｎは、窒素である。このような金属窒化物は、元素Ｍ’がドーピングされたＭＮ金属窒化物を含んでもよい。Ｍは、Ｂｅ、Ｂ、Ｎａ、Ｍｇ、Ａｌ、Ｓｉ、Ｋ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｒｂ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｃｓ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｐｏ、Ｆｒ、Ｒａ、Ａｃ、Ｔｈ、Ｐａ、及びＵのうち、選択される１つまたは２つ以上の元素である。Ｍ’は、Ｈ、Ｌｉ、Ｂｅ、Ｂ、Ｎ、Ｏ、Ｎａ、Ｍｇ、Ａｌ、Ｓｉ、Ｐ、Ｓ、Ｋ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ａｓ、Ｓｅ、Ｒｂ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｃｓ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｐｏ、Ｆｒ、Ｒａ、Ａｃ、Ｔｈ、Ｐａ、及びＵのうち、選択される１つまたは２つ以上の元素である。金属窒化物ＭＭ’ＮにおいてＭ、Ｍ’、Ｎの組成比をｘ：ｙ：ｚとするとき、０≦ｘ≦２、０≦ｙ≦２、０＜ｚ≦４でもあり、ｘとｙのうち、１つは、０ではない。
下部電極１００及び／または上部電極２００は、それぞれ独立して単一物質層または、複数の物質層の積層構造である。例えば、下部電極１００及び／または上部電極２００は、それぞれ独立してチタン窒化物（ＴｉＮ）の単一層、またはニオブ窒化物（ＮｂＮ）の単一層である。または、下部電極１００及び／または上部電極２００は、チタン窒化物（ＴｉＮ）を含む第１電極層と、ニオブ窒化物（ＮｂＮ）を含む第２電極層と、を含む、積層構造を有する。
誘電層３００は、第１金属酸化物層３１０、第２金属酸化物層３３０、及び第３金属酸化物層３２０を含む。第１金属酸化物層３１０は、下部電極１００に隣接して配置され、第２金属酸化物層３３０は、第１金属酸化物層３１０と離隔して対向するように配置され、第３金属酸化物層３２０は、第１金属酸化物層３１０と第２金属酸化物層３３０との間に配置されうる。すなわち、第１金属酸化物層３１０、第３金属酸化物層３２０、及び第２金属酸化物層３３０が誘電層３００の厚さ方向に順次に配置されうる。
第１金属酸化物層３１０及び／または第２金属酸化物層３３０は、高誘電率を有する。例えば、第１金属酸化物層３１０及び／または第２金属酸化物層３３０は、それぞれ独立して誘電定数が２０以上７０以下である。例えば、第１金属酸化物層３１０及び／または第２金属酸化物層３３０は、それぞれ独立してＣａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕのうち、選択される１つまたは２つ以上の金属を含んでもよい。具体的に、第１金属酸化物層３１０及び／または第２金属酸化物層３３０は、それぞれ独立して酸化ハフニウム（ＨｆＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、酸化ランタン（Ｌａ２Ｏ３）、アルミン酸ランタン（ＬａＡｌＯ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ２）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、５酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化セリウム（ＣｅＯ２）、タンタル酸スカンジウム鉛（ＰｂＳｃＴａＯ３）、ニオブ酸鉛亜鉛（ＰｂＺｎＮｂＯ３）などを含んでもよい。また、第１金属酸化物層３１０及び／または第２金属酸化物層３３０は、それぞれ独立して、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ランタン（ＬａＯＮ）、酸窒化イットリウム（ＹＯＮ）などの金属窒化酸化物、ＺｒＳｉＯＮ、ＨｆＳｉＯＮ、ＹＳｉＯＮ、ＬａＳｉＯＮなどのシリケート、またはＺｒＡｌＯＮ、ＨｆＡｌＯＮなどのアルミネートを含んでもよい。
第３金属酸化物層３２０は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ベリリウム（Ｂｅ）からなる群から選択される１つまたは２つ以上の金属元素を含み、ホウ素（Ｂ）をさらに含んでもよい。第３金属酸化物層３２０は、キャパシタ１内に流れる漏れ電流を減少または遮断する漏れ電流減少層でもある。例えば、第３金属酸化物層３２０を含まず、第１金属酸化物層３１０及び／または第２金属酸化物層３３０のみを含むキャパシタは、キャパシタ内に過度な漏れ電流が流れて、キャパシタ作動が困難になる。一方、第１金属酸化物層３１０と第２金属酸化物層３３０との間に、ホウ素（Ｂ）は含まず、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ベリリウム（Ｂｅ）からなる群から１つまたは２つ以上の金属元素を含む金属酸化物層を含む場合、キャパシタ内の漏れ電流は減少するが、キャパシタの電気容量が低くなる。一方、第１金属酸化物層３１０と第２金属酸化物層３３０との間に、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ベリリウム（Ｂｅ）からなる群から選択される１つまたは２つ以上の金属元素と共に、ホウ素（Ｂ）を含有する金属酸化物層を含む場合、キャパシタ内の漏れ電流も減少し、同時にキャパシタの電気容量は保持されるか、減少幅が小さくなる。
また、第３金属酸化物層３２０は、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１つまたは２つ以上選択される金属元素をさらに含んでもよい。
第３金属酸化物層３２０は、ホウ素（Ｂ）の含量がアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ベリリウム（Ｂｅ）からなる群から選択される１つまたは２つ以上の金属元素の含量よりも少ないか、同一である。例えば、第３金属酸化物層３２０内のホウ素（Ｂ）の含量は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ベリリウム（Ｂｅ）からなる群から選択される１つまたは２つ以上の金属元素の含量対比で０．９５以下、０．９０以下、０．８０以下、０．７５以下、０．７０以下、０．０１以上、０．０５以上、０．１０以上、０．１５以上、０．２０以上、０．２５以上、または０．３０以上である。
第３金属酸化物層３２０は、ＡＢａＣ１－ａＯで表現される金属酸化物を含んでもよい。Ａは、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１つまたは２つ以上選択される金属元素であり、Ｂは、ホウ素（Ｂ）であり、Ｃは、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１つまたは２つ以上選択される金属元素である。ホウ素（Ｂ）とＣ金属元素との比率（ａ）は、０．００超過、０．１０以上、０．１５以上、０．２０以上、０．５０以下、または、０．４５以下である。また、第３金属酸化物層３２０内のＡ金属元素、Ｃ金属元素、及び／またはホウ素（Ｂ）は、所望の誘電層の誘電率、キャパシタの漏れ電流値などによって適切な含量で含まれる。例えば、第３金属酸化物層３２０内のホウ素（Ｂ）の含量は、第３金属酸化物層３２０内の全体金属元素含量対比で０．０ａｔ％超過、０．３ａｔ％以上、０．５ａｔ％以上、０．７ａｔ％以上、１．０ａｔ％以上、１０．０ａｔ％以下、７．０ａｔ％以下、５．０ａｔ％以下、４．０ａｔ％以下、３．０ａｔ％以下、２．５ａｔ％以下、２．０ａｔ％以下、または１．５ａｔ％以下である。第３金属酸化物層３２０内のＡ金属元素の含量は、第３金属酸化物層３２０内の金属元素の総含量対比で８０ａｔ％以上、８５ａｔ％以上、９０ａｔ％以上、１００ａｔ％未満、９８ａｔ％以下、または９６ａｔ％以下である。第３金属酸化物層３２０内のホウ素（Ｂ）の含量は、第３金属酸化物層３２０内の金属元素の総含量対比で０．０ａｔ％超過、０．５ａｔ％以上、１．０ａｔ％以上、１．５ａｔ％以上、２．０ａｔ％以上、１０．０ａｔ％以下、７．０ａｔ％以下、５．０ａｔ％以下、４．０ａｔ％以下、３．０ａｔ％以下、２．５ａｔ％以下、または、２．０ａｔ％以下である。また、ＡＢａＣ１－ａＯで表現される金属酸化物において、金属元素Ａ、ホウ素（Ｂ）、及び金属元素Ｃの間の元素の比率は、第３金属酸化物での各金属元素の含量によって決定され、酸素（Ｏ）元素の含量は、金属元素Ａ、Ｃとホウ素（Ｂ）との含量及び化学量論によって決定されうる。
誘電層３００の厚さは、２０Å以上１００Å以下である。具体的に、誘電層３００は、２５Å以上、３０Å以上、３５Å以上、９０Å以下、８０Å以下、７０Å以下、または６０Å以下の厚さを有することができる。
第１金属酸化物層３１０は、下部電極１００と隣接して配置され、誘電体層３００の総厚さの４０％以上の厚さを有することができる。具体的に、第１金属酸化物層３１０の厚さは、誘電体層３００の総厚さの４５％以上、５０％以上、５５％以上、６０％以上、６５％以上、９０％以下、８５％以下、８０％以下、または７５％以下である。例えば、第１金属酸化物層３１０の厚さは、１０Å以上、１５Å以上、２０Å以上、５０Å以下、４５Å以下、４０Å以下、または３５Å以下である。
また、第２金属酸化物層３３０の厚さは、１０Å以上、１５Å以上、２０Å以上、５０Å以下、４５Å以下、４０Å以下、または３５Å以下である。
第３金属酸化物層３２０の厚さは、５Å以上、１０Å以上、１５Å以上、２０Å以上、５０Å以下、４５Å以下、４０Å以下、または３５Å以下である。第３金属酸化物層３２０の厚さは、第１金属酸化物層３１０厚さの０．１以上、０．２以上、０．３以上、１．０未満、０．９以下、０．８以下、０．７以下、または、０．５以下である。
一方、第１金属酸化物層３１０、第２金属酸化物層３３０、及び第３金属酸化物層３２０の間の境界は、不明確でもある。具体的に、第１金属酸化物層３１０と第３金属酸化物層３２０との間、第２金属酸化物層３３０と第３金属酸化物層３２０との間、またはそれら全ての境界が不明確である。例えば、第１金属酸化物層３１０、第２金属酸化物層３３０、及び第３金属酸化物層３２０が類似した組成によって製造されるか、厚さが薄い場合、それらの間の物質拡散によって、隣接層との境界が明確には区分されない。
誘電層３００は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１つまたは２つ以上選択される金属元素を含有する第４金属酸化物層（図示せず）をさらに含んでもよい。第４金属酸化物層は、ホウ素（Ｂ）を含まないか、第３金属酸化物層３２０よりも少ない含量でホウ素（Ｂ）を含んでもよい。第４金属酸化物層は、上部電極２００と第２金属酸化物層３３０との間に配置されうる。第４金属酸化物層の厚さは、５Å以上、１０Å以上、１５Å以上、２０Å以上、５０Å以下、４５Å以下、４０Å以下、または３５Å以下でもある。
キャパシタ１は、下部電極１００と誘電層３００との間、及び／または上部電極２００と誘電層３００との間に界面層（図示せず）をさらに含んでもよい。界面層は、下部電極１００と誘電層３００との間、及び／または上部電極２００と誘電層３００との間の不純物の拡散及び／または移動を防止するバリア層として作用することができる。例えば、界面層は、上／下部電極１００、２００に含まれる一部原子（例えば、窒素原子）が誘電層３００の内部に浸透することを防止し、誘電層３００に含まれる一部原子（例えば、酸素原子）が上／下部電極１００、２００に拡散することを防止することができる。界面層は、導電性を有する遷移金属酸化物を含んでもよく、例えば、チタン酸化物、タンタル酸化物、ニオブ酸化物、モリブデン酸化物、イリジウム酸化物などの金属酸化物、またはチタン酸窒化物（ＴｉＯＮ）、タンタル酸窒化物（ＴａＯＮ）、ニオブ酸窒化物（ＮｂＯＮ）、モリブデン酸窒化物（ＭｏＯＮ）などの金属酸窒化物を含んでもよい。具体的に、界面層は、下部電極１００及び／または上部電極２００内に含まれた金属の酸化物を含んでもよい。例えば、下部電極１００は、ＭＭ’Ｎで表現される金属窒化物を含み、下部電極１００と誘電層３００との界面層は、ＭＭ’ＯＮで表現される金属酸窒化物を含んでもよい。界面層は、誘電層としての役割は遂行し難い程度の厚さに形成され、例えば、約１Å～１０Åの厚さを有することができる。
他の実施例によるキャパシタは、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１つまたは２つ以上選択される第１金属元素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１つまたは２つ以上選択される第２金属元素、及びホウ素（Ｂ）を含む誘電層を含んでもよい。図２は、そのようなキャパシタの模式図である。図２を参照すれば、キャパシタ２は、下部電極１００、下部電極１００と離隔して配置される上部電極２００及び下部電極１００と上部電極２００の間に配置される誘電層３０１を含み、誘電層３０１は、第１金属元素、第２金属元素及びホウ素（Ｂ）を含んでもよく、ホウ素（Ｂ）の含量は、第２金属元素の含量よりも少ないか、同一である。
第１金属元素、第２金属元素、及び／またはホウ素（Ｂ）は、所望の誘電層の誘電率、キャパシタの漏れ電流値などによって適切な含量で誘電層３０１内に含まれうる。例えば、誘電層３０１内のホウ素（Ｂ）の含量は、誘電層３０１内の総金属元素含量対比で０．０ａｔ％超過、０．２ａｔ％以上、０．３ａｔ％以上、０．５ａｔ％以上、３．０ａｔ％以下、２．５ａｔ％以下、２．０ａｔ％以下、または１．５ａｔ％以下である。また、誘電層３０１内の第１金属元素の含量は、誘電層の総金属元素対比で９２ａｔ％以上、９４ａｔ％以上、９５ａｔ％以上、１００ａｔ％未満、９８ａｔ％以下、または９６ａｔ％以下でもある。誘電層３０１内の第２金属元素の含量は、誘電層の総金属元素対比で０．０ａｔ％超過、０．３ａｔ％以上、０．５ａｔ％以上、１．０ａｔ％以上、１．５ａｔ％以上、２．０ａｔ％以上、５．０ａｔ％以下、４．５ａｔ％以下、４．０ａｔ％以下、３．５ａｔ％以下、３．０ａｔ％以下、または１．５ａｔ％以下である。誘電層３０１は、第１金属元素の金属酸化物、第２金属元素の金属酸化物、及び／またはホウ素酸化物を含んでもよい。例えば、誘電層３０１は、ＡＢａＣ１－ａＯで表現される金属酸化物を含んでもよい。Ａは、第１金属元素で、Ｂは、ホウ素（Ｂ）であり、Ｃは、第２金属元素である。ａは、０．００超過、０．１０以上、０．１５以上、または０．２０以上であり、０．５０以下または０．４５以下でもある。また、ＡＢａＣ１－ａＯで表現される金属酸化物であり、第１金属元素（Ａ）、ホウ素（Ｂ）、及び第２金属元素（Ｃ）の間の元素の比率は、誘電層３０１内の各金属元素含量によって決定され、酸素（Ｏ）元素の含量は、第１金属元素（Ａ）、第２金属元素（Ｃ）、及びホウ素（Ｂ）の含量と化学量論によって決定されうる。
一方、ホウ素（Ｂ）は、誘電層３０１の厚さ方向に濃度勾配を有することができる。具体的に、誘電層３０１は、厚さ方向に下部電極１００と対面する下部面３１１、下部面３１１上に位置する内部領域３２１、内部領域３２１上に位置し、上部電極２００と対面する上部面３３１を順次に有し、内部領域３２１でのホウ素含量が下部面３１１及び／または上部面３３１のホウ素含量よりも多くもある。さらに他の例としては、図３のように、誘電層３０２は、内部領域３２２の上／下に一定厚さの下部領域３１２と上部領域３３２を有し、内部領域３２２でのホウ素含量が下部領域３１２及び／または上部領域３３２のホウ素含量より多くもある。例えば、内部領域３２１、３２２でのホウ素含量が下部面／下部領域３１１、３１２、上部面／上部領域３３１、３３２またはそれら全てのホウ素含量よりも５倍以上、１０倍以上、１５倍以上、２０倍以上、５０倍以上、または１００倍以上大きくもある。また、ホウ素（Ｂ）は、下部電極１００から誘電層３０１、３０２厚さの４０％以上離れた位置で最大濃度（含量）を有することができる。ホウ素（Ｂ）が最大濃度（含量）を有する位置は、例えば、下部電極１００から誘電層３０１、３０２厚さの４５％以上、５０％以上、５５％以上、６０％以上、９０％以下、８５％以下、８０％以下、または７５％以下離れた位置でもある。
下部電極１００、上部電極２００、界面層（図示せず）などは、前述した内容のようであり、誘電層３０１、３０２は、前述した誘電層３００の内容を参考にすることができる。
前述したキャパシタ１、２、３は、低い漏れ電流値を有することができる。具体的に、キャパシタ１、２、３は、１．０Ｖの電圧印加時、１．０×１０－４Ａ／ｃｍ２以下、５．０×１０－５Ａ／ｃｍ２以下、または、１．０×１０－５Ａ／ｃｍ２以下の漏れ電流値を示すことができる。
実施例による電気デバイス（キャパシタ）は、基板上に下部電極１００を形成し、下部電極１００上に所望の組成と厚さを有する金属酸化物層３１０、３２０、３３０を含む誘電層３００を形成し、その上に上部電極２００を形成して製造されうる。下部電極１００、誘電層３００、及び上部電極２００は、当技術分野において知られた方法を通じて形成されうる。例えば、それらは、それぞれ独立して原子層蒸着（ＡＬＤ； Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｔｉｏｎ）、化学気相蒸着（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）、物理気相蒸着（ＰＶＤ； Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、またはスパッタリングなどの蒸着方法を通じて形成されうる。その中、原子層蒸着（ＡＬＤ）方法は、原子単位で均一な層を形成し、比較的低い温度で遂行されうるという長所がある。
具体的に、下部電極１００、誘電層３００、及び上部電極２００は、それぞれ独立して金属前駆体の供給、金属前駆体のパージング、反応ガス（例えば、窒化剤または酸素供給源）の供給及び反応ガスのパージング段階からなる蒸着サイクルを１回または、複数回繰り返して形成されうる。
例えば、金属窒化物を含む下部電極１００及び／または上部電極２００は、金属前駆体と窒化剤とを基板または誘電層上に供給し、適切な温度でそれらを反応させて製造されうる。工程温度は、金属前駆体及び／または窒化剤の熱安定性によって適切に調節され、１００℃以上７００℃以下でもある。
金属前駆体は、ＭＲｘまたは、Ｍ’Ｒｘで表現される金属有機化合物でもある。ＭまたはＭ’は、前述した通りであり、Ｒは、Ｃ１―Ｃ１０アルキル基、Ｃ２―Ｃ１０アルケニル基、カルボニル基（Ｃ＝Ｏ）、ハライド、Ｃ６―Ｃ１０アリール基、Ｃ６―Ｃ１０シクロアルキル基、Ｃ６―Ｃ１０シクロアルケニル基、（Ｃ＝Ｏ）Ｒ（Ｒは、水素またはＣ１―Ｃ１０アルキル基）、Ｃ１―Ｃ１０アルコキシ基、Ｃ１―Ｃ１０アミジナート（ａｍｉｄｉｎａｔｅ）、Ｃ１―Ｃ１０アルキルアミド（ａｌｋｙｌａｍｉｄｅｓ）、Ｃ１―Ｃ１０アルキルイミド（ａｌｋｙｌｉｍｉｄｅｓ）、－Ｎ（Ｑ）（Ｑ’）（Ｑ及びＱ’は、互いに独立してＣ１―Ｃ１０アルキル基または水素）、Ｑ（Ｃ＝Ｏ）ＣＮ（Ｑは、水素またはＣ１―Ｃ１０アルキル基）及びＣ１―Ｃ１０β－ジケトナート（β－ｄｉｋｅｔｏｎａｔｅｓ）のうち、１つまたは２つでもあり、ｘは、０超過６以下でもある。
金属前駆体は、ＭＨｙまたはＭ’Ｈｙで表現される金属ハロゲン化物でもある。ＭまたはＭ’は、前述した通りであり、Ｈは、Ｆ、Ｃｌ、Ｂｒ、及びＩのうち、１つまたは２つ以上を含んでもよい。ｙは、０超過６以下でもある。
窒化剤は、窒素元素を含む反応ガスとして、ＮＨ３、Ｎ２Ｈ２、Ｎ３Ｈ、及び／またはＮ２Ｈ４を含んでもよい。
基板または誘電層３００に供給された後、反応していない金属前駆体、反応ガス（例えば、窒化剤）、及び／またはそれらの副産物は、パージングによって除去されうる。パージングには、Ａｒ、Ｈｅ、Ｎｅなどの不活性ガス及び／またはＮ２ガスが利用されうる。
下部電極１００の形成後、下部電極１００上に、または誘電層３００の形成後、誘電層３００上に、界面層（図示せず）が形成されうる。界面層は、それを構成する元素の前駆体及び／または供給源を下部電極１００上に、または誘電層３００上に提供することで形成されうる。または、界面層は、下部電極１００に酸素供給源を提供して下部電極１００表面の一部を酸化させて形成されうる。
誘電層３００、３０１、３０２は、第１金属前駆体、第２金属前駆体、ホウ素前駆体、及び酸素供給源を下部電極１００上に提供し、それらの供給順序、供給時間、供給量などを調節して誘電層３００、３０１、３０２が所望の組成、濃度、及び／または厚さを有するように製造されうる。例えば、誘電層３００、３０１、３０２は、下部電極上に第１金属前駆体（例えば、ジルコニウム前駆体）と酸素供給源を提供して第１金属酸化物層３１０を形成する段階、第１金属酸化物層３１０上に第１金属前駆体（例えば、ジルコニウム前駆体）、第２金属前駆体（例えば、アルミニウム前駆体）、ホウ素前駆体及び酸素供給源を提供して第３金属酸化物層３２０を形成する段階、及び第３金属酸化物層３２０上に第１金属前駆体（例えば、ジルコニウム前駆体）と酸素供給源を提供して第２金属酸化物層３３０を形成する段階を含んで製造されうる。第１金属前駆体、第２金属前駆体、ホウ素前駆体、及び／または酸素供給源は、下部電極１００上に同時に提供されるか、または間歇的に／交互に提供される。例えば、２つ以上の注入口を通じて第１金属前駆体、第２金属前駆体、ホウ素前駆体、及び酸素供給源のうち、２つ以上が同時に下部電極１００上に提供されるか、または第１金属前駆体、第２金属前駆体、ホウ素前駆体、及び酸素供給源が順次にそれぞれ下部電極１００上に提供される。
誘電層３００、３０１、３０２は、物質拡散によって層内部の金属元素の組成、濃度、及び／または厚さが変化されうる。例えば、第３金属酸化物層３２０は、隣接した第１金属酸化物層３１０及び／または第２金属酸化物層３３０の物質拡散によって、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から選択される１つまたは２つ以上の金属元素をさらに含み、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ベリリウム（Ｂｅ）、及び／またはホウ素（Ｂ）の含量、濃度、及び／または誘電層内の位置が異なってもいる。
第１金属前駆体、第２金属前駆体、ホウ素前駆体のような金属前駆体は、それぞれ独立してＡＲｘ、ＣＲｘ、またはＢＲｘで表現される金属有機化合物でもある。Ａは、第１金属元素、Ｃは、第２金属元素、Ｂは、ホウ素であり、Ｒは、Ｃ１―Ｃ１０アルキル基、Ｃ２―Ｃ１０アルケニル基、カルボニル基（Ｃ＝Ｏ）、ハライド、Ｃ６―Ｃ１０アリール基、Ｃ６―Ｃ１０シクロアルキル基、Ｃ６―Ｃ１０シクロアルケニル基、（Ｃ＝Ｏ）Ｒ（Ｒは、水素またはＣ１―Ｃ１０アルキル基）、Ｃ１―Ｃ１０アルコキシ基、Ｃ１―Ｃ１０アミジナート（ａｍｉｄｉｎａｔｅ）、Ｃ１―Ｃ１０アルキルアミド（ａｌｋｙｌａｍｉｄｅｓ）、Ｃ１―Ｃ１０アルキルイミド（ａｌｋｙｌｉｍｉｄｅｓ）、－Ｎ（Ｑ）（Ｑ’）（Ｑ及びＱ’は、互いに独立してＣ１―Ｃ１０アルキル基または水素）、Ｑ（Ｃ＝Ｏ）ＣＮ（Ｑは、水素またはＣ１―Ｃ１０アルキル基）及びＣ１―Ｃ１０β－ジケトナート（β－ｄｉｋｅｔｏｎａｔｅｓ）のうち、１つまたは２つでもあり、ｘは、０超過６以下でもある。
酸素供給源としては、Ｏ３、Ｈ２Ｏ、Ｏ２、Ｎ２Ｏ、Ｏ２及び／またはプラズマが使用されうる。誘電層３００、３０１、３０２、または金属酸化物層３１０、３２０、３３０には、熱処理が遂行される。具体的に、誘電層３００、３０１及び／または上部電極２００形成後、熱処理が遂行される。他の例としては、第１金属酸化物層３１０、第３金属酸化物層３２０、及び／または第２金属酸化物層３３０の形成後、熱処理が遂行される。熱処理過程において、誘電層３００、３０１、３０２内の金属元素が物質拡散し、誘電層３００、３０１、３０２、または金属酸化物層３１０、３２０、３３０内の金属酸化物の一部または全部が結晶化されるか、結晶粒のサイズが大きくもなる。
熱処理は、４００℃～１１００℃における温度で遂行可能であるが、それに制限されない。熱処理は、１ナノ秒（ｎａｎｏ－ｓｅｃｏｎｄ）以上、１μ秒（ｍｉｃｒｏ－ｓｅｃｏｎｄ）以上、０．００１秒以上、０．０１秒以上、０．０５秒以上、０．１秒以上、０．５秒以上、１秒以上、３秒以上、５秒以上、１０分以下、５分以下、１分以下、または３０秒以下の時間の間遂行されるが、その限りではない。
他の側面によれば、半導体装置が提供されうる。半導体装置は、メモリ特性を有し、例えば、ＤＲＡＭでもある。また、半導体装置は、電界効果トランジスタとキャパシタが電気的に連結された形態でもあり、キャパシタは、前述した電気デバイスでもある。
図４は、一実施例による半導体装置（キャパシタと電界効果トランジスタとの連結構造）を示す模式図である。図４を参照すれば、半導体装置Ｄ１は、前述した誘電層３００を含むキャパシタ１と電界効果トランジスタ１０がコンタクト２０によって電気的に連結された構造でもある。例えば、キャパシタ１の電極１００、２００のうち１つと、電界効果トランジスタ１０のソースとドレイン１１ａ、１１ｂのうち１つが、コンタクト２０によって電気的に連結されうる。図４は、図１のキャパシタ１を含む半導体装置Ｄ１の例を図示したが、半導体装置Ｄ１には、図２または図３のキャパシタ２、３が含まれる。
電界効果トランジスタ１０は、基板１１と、チャネル１１ｃに対向されるように配置されるゲート電極１２ｂを含んでもよい。基板１１とゲート電極１２ｂとの間にゲート絶縁層１２ａをさらに含んでもよい。
基板１１は、半導体物質を含んでもよい。基板１１は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）などの半導体物質を含んでもよく、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）のように多様な形態に変形されて使用されうる。
基板１１は、ソース１１ａ、ドレイン１１ｂ、及びソース１１ａとドレイン１１ｂに電気的に連結されるチャネル１１ｃを含んでもよい。ソース１１ａは、チャネル１１ｃの一側端部に電気的に連結されるか接触され、ドレイン１１ｂは、チャネル１１ｃの他側端部に電気的に連結されるか接触されうる。すなわち、チャネル１１ｃは、基板１１内のソース１１ａとドレイン１１ｂとの間の基板領域と定義されうる。
ソース１１ａ、ドレイン１１ｂ、及びチャネル１１ｃは、それぞれ独立して基板１１の互いに異なる領域に不純物を注入して形成され、その場合、ソース１１ａ、チャネル１１ｃ、及びドレイン１１ｂは、基板物質をベース物質として含んでもよい。
また、ソース１１ａとドレイン１１ｂは、導電性物質によって形成され、例えば、それぞれ独立して金属、金属化合物、または導電性ポリマーを含んでもよい。
チャネル１１ｃは、別個の物質層（薄膜）によっても具現される（図示せず）。その場合、例えば、チャネル１１ｃは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族半導体のような半導体物質だけではなく、酸化物（ｏｘｉｄｅ）半導体、窒化物（ｎｉｔｒｉｄｅ）半導体、酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）半導体、二次元物質（ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｍａｔｅｒｉａｌ）（２Ｄ ｍａｔｅｒｉａｌ）、量子点（ｑｕａｎｔｕｍｄｏｔ）（ＱＤ）、及び／または有機半導体を含んでもよい。例えば、酸化物半導体は、ＩｎＧａＺｎＯなどを含んでもよく、二次元物質は、ＴＭＤ（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）またはグラフェン（ｇｒａｐｈｅｎｅ）を含んでもよく、量子点は、コロイダル量子点（ｃｏｌｌｏｉｄａｌ ＱＤ）またはナノ結晶（ｎａｎｏｃｒｙｓｔａｌ）構造体を含んでもよい。
ゲート電極１２ｂは、基板１１上に、基板１１と離隔してチャネル１１ｃに対向するように配置されうる。ゲート電極１２ｂは、１Ｍｏｈｍ／ｓｑｕａｒｅ以下の伝導性を有する。ゲート電極１２ｂは、金属、金属窒化物、金属カーバイド、及び／またはポリシリコンを含んでもよい。例えば、金属は、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及び／またはタンタル（Ｔａ）を含んでもよく、金属窒化膜は、チタン窒化膜（ＴｉＮ ｆｉｌｍ）及び／またはタンタル窒化膜（ＴａＮ ｆｉｌｍ）を含んでもよい。金属カーバイドは、アルミニウム及び／またはシリコンがドーピングされた（または含有された）金属カーバイドでもあり、具体例として、ＴｉＡｌＣ、ＴａＡｌＣ、ＴｉＳｉＣまたはＴａＳｉＣを含んでもよい。ゲート電極１２ｂは、複数個の物質が積層された構造を有し、例えば、ＴｉＮ／Ａｌのように金属窒化物層／金属層の積層構造またはＴｉＮ／ＴｉＡｌＣ／Ｗのように金属窒化物層／金属カーバイド層／金属層の積層構造を有することができる。ゲート電極１２ｂは、チタン窒化膜（ＴｉＮ）またはモリブデン（Ｍｏ）を含んでもよく、前記例示が多様に変形された形で使用されうる。
基板１１とゲート電極１２ｂとの間にゲート絶縁層１２ａがさらに配置されうる。ゲート絶縁層１２ａは、常誘電（ｐａｒａｅｌｅｃｔｒｉｃ）物質または高誘電物質を含んでもよく、２０～７０の誘電定数を有することができる。ゲート絶縁層１２ａは、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物などを含むか、ｈ－ＢＮ（ｈｅｘａｇｏｎａｌ ｂｏｒｏｎ ｎｉｔｒｉｄｅ）などの二次元絶縁体（２Ｄ ｉｎｓｕｌａｔｏｒ）を含んでもよい。例えば、ゲート絶縁層１２ａは、シリコンオキサイド（ＳｉＯ２）、シリコンナイトライド（ＳｉＮｘ）などを含み、酸化ハフニウム（ＨｆＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、酸化ランタン（Ｌａ２Ｏ３）、アルミン酸ランタン（ＬａＡｌＯ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ２）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、５酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、タンタル酸スカンジウム鉛（ＰｂＳｃ０．５Ｔａ０．５Ｏ３）、ニオブ酸鉛亜鉛（ＰｂＺｎＮｂＯ３）などを含んでもよい。また、ゲート絶縁層１２ａは、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ランタン（ＬａＯＮ）、酸窒化イットリウム（ＹＯＮ）のような金属窒化酸化物、ＺｒＳｉＯＮ、ＨｆＳｉＯＮ、ＹＳｉＯＮ、ＬａＳｉＯＮのなどのシリケート、またはＺｒＡｌＯＮ、ＨｆＡｌＯＮなどのアルミネートを含んでもよい。また、ゲート絶縁層１２ａは、前述した誘電体層３００、３０１、３０２を含んでもよい。ゲート絶縁層１２ａは、ゲート電極１２ｂのようにゲートスタック（ｇａｔｅ ｓｔａｃｋ）を構成することができる。
コンタクト２０は、適切な伝導性材料、例えば、タングステン、銅、アルミニウム、ポリシリコンなどを含んでもよい。
キャパシタ１と電界効果トランジスタ１０の配置は、多様に変形されうる。例えば、キャパシタ１は、基板１１上に配置され、基板１１内に埋め込まれる構造でもある。
図４は、１つのキャパシタ１と１つの電界効果トランジスタ１０を有する半導体装置１を模式化したが、図５のように半導体装置Ｄ１０が複数個のキャパシタと複数個の電界効果トランジスタが繰り返して配列された構造を有することができる。図５を参照すれば、半導体装置Ｄ１０は、ソース、ドレイン、及びチャネルを含む基板１１’とゲートスタック１２を含む電界効果トランジスタ、ゲートスタック１２と重畳されないように、基板１１’上に配置されるコンタクト構造物２０’、及びコンタクト構造物２０’上に配置されるキャパシタ１’を含み、複数個の電界効果トランジスタを電気的に連結するビットライン構造物１３をさらに含んでもよい。図５は、コンタクト構造物２０’とキャパシタ１’がいずれもＸ方向及びＹ方向に沿って繰り返して配列される半導体装置Ｄ１０を例示したが、それに制限されない。例えば、コンタクト構造物２０’は、Ｘ方向及びＹ方向に沿って配列され、キャパシタ１’は、ハニカム構造のような六角形の形状にも配列される。
図６は、図５の半導体装置Ｄ１０に対してＡ－Ａ’線に沿って切った断面図の例示である。図６を参照すれば、基板１１’は、素子分離膜１４を含むＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を有してもよい。素子分離膜１４は、１種の絶縁膜からなる単一層、または２種以上の絶縁膜の組合わせからなる多重層でもある。素子分離膜１４は、基板１１’内に素子分離トレンチ１４Ｔを含んでもよく、素子分離トレンチ１４Ｔは、絶縁物質で充填されうる。絶縁物質は、ＦＳＧ（ｆｌｕｏｒｉｄｅ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、ＰＥ－ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ－ｅｔｈｙｌ－ｏｒｔｈｏ－ｓｉｌｉｃａｔｅ）、及び／またはＴＯＳＺ（ｔｏｎｅｎ ｓｉｌａｚｅｎｅ）を含むが、それらに限定されるものではない。
また、基板１１’は、素子分離膜１４によって定義される活性領域ＡＣと、基板１１’上面と平行であり、Ｘ方向に沿って延びるように配置されるゲートライントレンチ１２Ｔをさらに備えることができる。活性領域ＡＣは、短軸及び長軸を有する比較的長いアイランド形状を有することができる。活性領域ＡＣの長軸は、図５に例示的に図示されたように基板１１’の上面に平行なＤ３方向に沿って配列されうる。ゲートライントレンチ１２Ｔは、基板１１’上面から所定の深さで活性領域ＡＣと交差されるように、または活性領域ＡＣ内に配置される。ゲートライントレンチ１２Ｔは、素子分離トレンチ１４Ｔ内部にも配置され、素子分離トレンチ１４Ｔ内部のゲートライントレンチ１２Ｔは、活性領域ＡＣのゲートライントレンチ１２Ｔよりも低い底面を有してもよい。
第１ソース／ドレイン１１’ａｂ及び第２ソース／ドレイン１１’’ａｂは、ゲートライントレンチ１２Ｔの両側に位置する活性領域ＡＣの上部（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）に配置されうる。
ゲートライントレンチ１２Ｔの内部には、ゲートスタック１２が配置されうる。具体的に、ゲート絶縁層１２ａ、ゲート電極１２ｂ、及びゲートキャッピング層１２ｃがゲートライントレンチ１２Ｔの内部に順次に配置されうる。ゲート絶縁層１２ａとゲート電極１２ｂは、前述した内容を参照し、ゲートキャッピング層１２ｃは、シリコン酸化物、シリコン酸窒化物、及び／またはシリコン窒化物を含んでもよい。ゲートキャッピング層１２ｃは、ゲートライントレンチ１２Ｔの残余部分を満たすように、ゲート電極１２ｂ上に配置されうる。
また、第１ソース／ドレイン１１’ａｂ上にビットライン構造物１３が配置されうる。ビットライン構造物１３は、基板１１’の上面に平行であり、Ｙ方向に沿って延びるように配置されうる。ビットライン構造物１３は、第１ソース／ドレイン１１’ａｂと電気的に連結され、ビットラインコンタクト１３ａ、ビットライン１３ｂ、及びビットラインキャッピング層１３ｃを基板上に順次に含んでもよい。例えば、ビットラインコンタクト１３ａは、ポリシリコンを含んでもよく、ビットライン１３ｂは、金属物質を含んでもよく、ビットラインキャッピング層１３ｃは、シリコン窒化物またはシリコン酸窒化物などの絶縁物質を含んでもよい。図６は、ビットラインコンタクト１３ａが基板１１’の上面と同一レベルの底面を有すると例示されているが、ビットラインコンタクト１３ａが基板１１’の上面から所定の深さに形成されたリセス（図示せず）の内部まで延び、ビットラインコンタクト１３ａの底面が基板１１’の上面よりも低い。
選択的に、ビットライン構造物１３は、ビットラインコンタクト１３ａとビットライン１３ｂとの間にビットライン中間層（図示せず）を含んでもよい。ビットライン中間層は、タングステンシリサイドのような金属シリサイド、及び／またはタングステン窒化物のような金属窒化物を含んでもよい。また、ビットラインスペーサ（図示せず）がビットライン構造物１３の側壁上にさらに形成されうる。ビットラインスペーサは、単一層構造または多重層構造を有し、シリコン酸化物、シリコン酸窒化物、またはシリコン窒化物のような絶縁物質を含んでもよい。また、ビットラインスペーサは、エアスペース（図示せず）をさらに含んでもよい。
コンタクト構造物２０’は、第２ソース／ドレイン１１’’ａｂ上に配置されうる。コンタクト構造物２０’とビットライン構造物１３は、基板上のそれぞれ異なるソース／ドレイン上に配置されうる。コンタクト構造物２０’は、下部コンタクトパターン（図示せず）、金属シリサイド層（図示せず）、及び上部コンタクトパターン（図示せず）が第２ソース／ドレイン１１’’ａｂ上に順次に積層された構造でもある。また、コンタクト構造物２０’は、上部コンタクトパターンの側面と底面とを取り囲むバリア層（図示せず）をさらに含んでもよい。例えば、下部コンタクトパターンは、ポリシリコンを含み、上部コンタクトパターンは、金属物質を含み、バリア層は導電性を有する金属窒化物を含んでもよい。
キャパシタ１’は、コンタクト構造物２０’と電気的に連結されて基板１１’上に配置されうる。具体的に、キャパシタ１’は、コンタクト構造物２０’と電気的に連結される下部電極１００、下部電極１００上に配置される誘電層３００、誘電層３００上に配置される上部電極２００を含んでもよい。誘電層３００は、下部電極１００の表面と平行になるように下部電極１００上に配置されうる。
層間絶縁層１５がキャパシタ１’と基板１１’との間にさらに配置されうる。層間絶縁層１５は、他の構造物が配置されていないキャパシタ１’と基板１１’との間の空間に配置されうる。具体的に、層間絶縁層１５は、基板１１’上のビットライン構造物１３、コンタクト構造物２０’、ゲートスタック１２などの配線及び／または電極構造をカバーするように配置されうる。例えば、層間絶縁層１５は、コンタクト構造物２０’の壁を取り囲む。層間絶縁層１５は、ビットラインコンタクト１３ａを取り囲む第１層間絶縁層１５ａとビットライン１３ｂ及びビットラインキャッピング層１３ｃの側面及び／または上面をカバーする第２層間絶縁層１５ｂを含んでもよい。
キャパシタ１’の下部電極１００は、層間絶縁層１５上に、具体的に、第２層間絶縁層１５ｂ上に配置されうる。また、複数個のキャパシタ１’が配置される場合、複数個の下部電極１００は、エッチング停止層１６によって底面が分離されうる。すなわち、エッチング停止層１６は、開口部１６Ｔを含んでもよく、そのような開口部１６Ｔ内にキャパシタ１’の下部電極１００の底面が配置されうる。
下部電極１００は、図６のように有底シリンダ状またはカップ状を有する。さらに他の例としては、下部電極１００は、図７のように垂直方向（Ｚ方向）に沿って延びる円柱状、四角柱状、または多角柱状のようなピラー形状を有しうる。
また、キャパシタ１’は、下部電極１００の傾きまたは倒れを防止する支持部（図示せず）をさらに含んでもよく、支持部は、下部電極１００の側壁上に配置されうる。
半導体装置Ｄ２０、Ｄ３０は、当技術分野において知られた通常の方法に基づいて製造されうる。具体的に、半導体装置Ｄ２０、Ｄ３０は、下記ｉ）～ｘｖｉ）の段階を含めて製造されうる。
ｉ）基板１１’に素子分離トレンチ１４Ｔを形成し、素子分離トレンチ１４Ｔ内に素子分離膜１４を形成する段階（素子分離膜１４及び／または素子分離トレンチ１４Ｔによって基板１１’の活性領域ＡＣを定義する段階）、
ｉｉ）素子分離トレンチ１４Ｔ内部を絶縁物質で充填する段階、
ｉｉｉ）基板１１’に不純物イオンを注入して活性領域ＡＣの上部領域に第１ソース／ドレイン１１’ａｂ及び第２ソース／ドレイン１１’’ａｂを形成する段階、
ｉｖ）基板１１’にゲートライントレンチ１２Ｔを形成する段階、
ｖ）ゲートライントレンチ１２Ｔの内部にゲート絶縁層１２ａ、ゲート電極１２ｂ及びゲートキャッピング層１２ｃを形成する段階、
ｖｉ）基板１１’上に第１層間絶縁層１５ａを形成し、第１ソース／ドレイン１１’ａｂの上面を露出する開口部（図示せず）を形成する段階、
ｖｉｉ）ｖｉ）の開口部上に第１ソース／ドレイン１１’ａｂと電気的に連結されるビットライン構造物１３を形成する段階、
ｖｉｉｉ）ビットライン構造物１３の上面と側面とをカバーする第２層間絶縁層１５ｂを形成する段階、
ｉｘ）第１及び第２層間絶縁層１５ａ、１５ｂに第２ソース／ドレイン１１’’ａｂの上面が露出されるように開口部（図示せず）を形成する段階、
ｘ）ｉｘ）の開口部上に第２ソース／ドレイン１１’’ａｂと電気的に連結されるコンタクト構造物２０’を形成する段階、
ｘｉ）第２層間絶縁層１５ｂ及びコンタクト構造物２０’上にエッチング停止層１６及びモールド層（図示せず）を形成する段階、
ｘｉｉ）エッチング停止層１６及びモールド層（図示せず）にコンタクト構造物２０’の上面が露出されるように開口部（図示せず）を形成する段階、
ｘｉｉｉ）ｘｉｉ）の開口部の内壁を覆うように（底面及び側面をカバーするように）下部電極１００を形成する段階、
ｘｉｖ）モールド層（図示せず）を除去する段階
ｘｖ）下部電極１００上に誘電層３００を形成する段階、及び
ｘｖｉ）誘電層３００上に上部電極２００を形成する段階。
前述した各段階の種類及び／または順序は、制限されず、適切に調整可能であり、一部省略または追加されうる。また、各段階において、構成要素を形成するには、当技術分野において知られた蒸着工程、パターニング工程、エッチング工程などが用いられる。例えば、電極形成時、エッチングバック工程が適用されうる。ｖ）段階において、ゲート電極１２ｂは、ゲート絶縁層１２ａ上に導電層を形成した後、エッチングバック工程を通じて導電層の上部を所定の高さほど除去して形成されうる。また、ｘｉｉｉ）において、下部電極１００は、モールド層の上面、開口部の底面と側面とをいずれも覆うように電極を形成した後、エッチングバック工程によってモールド層の上面上の電極の一部を除去して複数の下部電極１００を有する構造を製造してもよい。他の例として、平坦化工程が適用されもする。例えば、ｖ）段階において、ゲートキャッピング層１２ｃは、ゲートライントレンチ１２Ｔの残余部分を絶縁物質で充填した後、基板１１’の上面が露出されるまで絶縁物質を平坦化して形成しうる。
電気デバイス及び半導体装置は、多様な電子装置に適用されうる。具体的に、前述した電気デバイス及び／または半導体装置は、多様な電子装置において、論理素子またはメモリ素子として適用されうる。具体的に、電気デバイス及び半導体装置は、モバイルデバイス、コンピュータ、ノート型パソコン、センサ、ネットワーク装置、ニューロモルフィック素子（ｎｅｕｒｏｍｏｒｐｈｉｃ ｄｅｖｉｃｅ）などの電子装置において算術演算、プログラム実行、一時的データ保持のために使用されうる。実施例による電気デバイス及び半導体装置は、データ伝送量が大きく、データ伝送が連続してなされる電子装置に有用である。
図８及び図９は、実施例によって電子装置に適用されうる電子素子アーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）を概略的に示す概念図である。
図８を参照すれば、電子素子アーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）１０００は、メモリユニット（ｍｅｍｏｒｙ ｕｎｉｔ）１０１０、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１０２０及び制御ユニット（ｃｏｎｔｒｏｌ ｕｎｉｔ）１０３０を含んでもよい。メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、電気的に連結されうる。例えば、電子素子アーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）１０００は、メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０を含む１つのチップによっても具現される。具体的に、メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、オンチップ（ｏｎ－ｃｈｉｐ）においてメタルライン（ｍｅｔａｌ ｌｉｎｅ）で相互連結されて直接通信することができる。メモリユニット１０１０、ＡＬＵ １０２０及び制御ユニット１０３０は、１つの基板上にモノリシック（ｍｏｎｏｌｉｔｈｉｃ）に集積されて１つのチップを構成することもできる。電子素子アーキテクチャー（チップ）１０００には、入出力素子２０００が連結されうる。また、メモリユニット１０１０は、メインメモリ及びキャッシュメモリをいずれも含む。そのような電子素子アーキテクチャー（チップ）１０００は、オンチップメモリプロセッシングユニットでもある。
メモリユニット１０１０、ＡＬＵ １０２０及び／または制御ユニット１０３０は、それぞれ独立して前述した電気デバイスを含んでもよい。図９を参照すれば、キャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）１５１０、ＡＬＵ １５２０及び制御ユニット１５３０がＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１５００を構成し、キャッシュメモリ１５１０は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）からなる。ＣＰＵ １５００とは別個に、メインメモリ１６００及び補助ストレージ１７００が備えられる。メインメモリ１６００は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）でもあり、前述した電気デバイスを含んでもよい。
場合によって、電子素子アーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）は、サブユニット（ｓｕｂ－ｕｎｉｔｓ）の区分なしに、１つのチップでコンピュータ（ｃｏｍｐｕｔｉｎｇ）単位素子とメモリ単位素子とが互いに隣接した形態にも具現されうる。
以下、具現した実施例を通じて電気デバイスの技術的内容をさらに詳細に説明する。但し、下記実施例は、単に説明の目的のためのものであり、権利範囲を制限するものではない。
実施例１
ＤＣスパッタやＡＬＤ方法を通じて下部電極を形成した。
下部電極上に原子層蒸着（ＡＬＤ）を通じて誘電層を形成した。具体的に、ジルコニウム酸化物（ＺｒＯ２）を含む第１金属酸化物層を形成した後、第１金属酸化物層上にジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ホウ素（Ｂ）を含む第３金属酸化物層を形成し、第３金属酸化物層上にジルコニウム酸化物（ＺｒＯ２）を含む第２金属酸化物層を形成した。結果として、誘電層は、内部領域のホウ素含量が上部面、下部面のホウ素含量よりも大きい濃度勾配を有する。また、第３金属酸化物層内のアルミニウム（Ａｌ）元素対比でホウ素（Ｂ）元素の含量比が１．０になるように、第３金属酸化物層内の全体金属元素対比でホウ素（Ｂ）元素の含量比が５．０ａｔ％になるように、または、誘電層内の全体金属元素対比でホウ素（Ｂ）元素の含量比が２．０ａｔ％になるように、第３金属酸化物層形成時、ジルコニウム（Ｚｒ）前駆体、アルミニウム（Ａｌ）前駆体、及びホウ素（Ｂ）前駆体の量を調節した。
ＤＣスパッタやＡＬＤを通じて誘電層上に上部電極を形成した。
そのように形成された層と電極を、４００℃～１０００℃の温度で急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ， ＲＴＡ）してキャパシタを製造した。
実施例２及び実施例３
第３金属酸化物層の形成時、ジルコニウム（Ｚｒ）前駆体、アルミニウム（Ａｌ）前駆体、及びホウ素（Ｂ）前駆体の量を異ならせて、第３金属酸化物層内の金属元素間の含量比、または誘電体内の金属元素間の含量比を調節したことを除いては、実施例１と同じ方法でキャパシタを製造した。
比較例１
第３金属酸化物層の形成時、ホウ素（Ｂ）前駆体を使用せず、ジルコニウム（Ｚｒ）とアルミニウム（Ａｌ）を含む第３金属酸化物層を形成したことを除いては、実施例１と同じ方法でキャパシタを製造した。
比較例２
第３金属酸化物層の形成時、アルミニウム（Ａｌ）前駆体を使用せず、ジルコニウム（Ｚｒ）とホウ素（Ｂ）を含む第３金属酸化物層を形成したことを除いては、実施例１と同じ方法でキャパシタを製造した。
電気的特性評価１
実施例１ないし実施例３と比較例１及び比較例２の方法で製造されたキャパシタに１．０Ｖを印加して電気容量（ｃａｐａｃｉｔａｎｃｅ）を測定し、比較例１のキャパシタの電気容量を基準にノーマルライズして各キャパシタの電気容量を表１に記載した。
また、実施例１ないし実施例３と比較例１及び比較例２のキャパシタに１．０Ｖを印加して漏れ電流値を測定し、表１に記載した。
表１を参照すれば、誘電層にアルミニウム（Ａｌ）とホウ素（Ｂ）とを含む、実施例１ないし３のキャパシタは、ホウ素（Ｂ）を含まない比較例１のキャパシタに比べて、１５％以上高い電気容量を示した。また、実施例１ないし３のキャパシタは、１．０×１０－５Ａ／ｃｍ２以下の漏れ電流値を示し、一方、比較例２のキャパシタは、１．０×１０－４Ａ／ｃｍ２超過の漏れ電流値を示した。すなわち、実施例１ないし３のキャパシタは、高い電気容量を有しながらも、同時に低い漏れ電流値を有することを確認した。
Figure 2022042499000002
実施例４及び実施例５
第１金属酸化物層と第２金属酸化物層の厚さを調節し、第３金属酸化物層が下部電極から誘電層全体厚さの４０％以上に位置するように調節するか（実施例４）、下部電極から誘電層の全体厚さの４０％未満に位置するように調節したこと（実施例５）を除いては、実施例１と同じ方法でキャパシタを製造した。結果として、実施例４の誘電層は、下部電極から誘電層厚さの４０％以上離れた位置でホウ素（Ｂ）が最大濃度を有し、実施例５の誘電層は、下部電極から誘電層厚さの４０％未満離れた位置でホウ素（Ｂ）が最大濃度を有する。
電気的特性評価２
実施例４及び実施例５のキャパシタに１．０Ｖを印加し、電気容量（ｃａｐａｃｉｔａｎｃｅ）及び１．０Ｖ印加時の漏れ電流値を測定して表２に記載した。電気容量は、実施例４のキャパシタの電気容量を基準にノーマルライズした。
表２を参照すれば、実施例４及び実施例５のキャパシタは、いずれも低いレベルの漏れ電流値を有するが、第３金属酸化物層が下部電極から誘電層全体厚さの４０％未満に離れた位置に配置された実施例５のキャパシタは、実施例４に比べて、低い電気容量を示した。
Figure 2022042499000003
以上の例示的な実施例によれば、高い電気容量を有しながら、漏れ電流遮断／減少特性に優れた電気デバイス及びそれを含む半導体装置が提供されうる。このような電気デバイスは、向上した集積度を具現し、電子装置の小型化に寄与する。
以上、実施例について詳細に説明したが、権利範囲は、それに限定されるものではなく、特許請求の範囲で定義している基本概念を用いた当業者の様々な変形及び改良形態も権利範囲に属するものである。
１、２、３ キャパシタ
１０ 電界効果トランジスタ
１１ 基板
１１ａ ソース
１１ｂ ドレイン
１１ｃ チャネル
１２ａ ゲート絶縁層
１２ｂ ゲート電極
２０ コンタクト
１００ 下部電極
２００ 上部電極
３００ 誘電層
３０１、３０２ 誘電層
３１０ 第１金属酸化物層
３１１ 下部面
３１２ 下部領域
３２０ 第３金属酸化物層
３２１、３２２ 内部領域
３３０ 第２金属酸化物層
３３１ 上部面
３３２ 上部領域

Claims (30)

  1. 下部電極と、
    前記下部電極と離隔して配置される上部電極と、
    前記下部電極と上部電極との間に配置される誘電層と、を含み、
    前記誘電層は、
    誘電定数が２０以上７０以下である第１金属酸化物層及び第２金属酸化物層と、
    前記第１金属酸化物層と第２金属酸化物層との間に配置され、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１種以上が選択される金属元素とホウ素（Ｂ）とを含有する第３金属酸化物層と、を含む、電気デバイス。
  2. 前記第１金属酸化物層、第３金属酸化物層、及び第２金属酸化物層は、誘電層の厚さ方向に順次に配置される、請求項１に記載の電気デバイス。
  3. 前記第１金属酸化物層及び第２金属酸化物層は、それぞれ独立してＣａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１種以上が選択される金属元素の酸化物を含む、請求項１または２に記載の電気デバイス。
  4. 前記ホウ素（Ｂ）の含量は、前記金属元素の含量より少ないか、同一である、請求項１から３のいずれか一項に記載の電気デバイス。
  5. 前記第３金属酸化物層は、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１種以上が選択される金属元素をさらに含む、請求項１から４のいずれか一項に記載の電気デバイス。
  6. 前記第３金属酸化物層は、ＡＢａＣ１－ａＯで表現される金属酸化物を含む、請求項１から５のいずれか一項に記載の電気デバイス：
    前記Ａは、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１種以上が選択され、
    Ｂは、ホウ素（Ｂ）であり、
    Ｃは、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１種以上が選択され、
    ａは、０．００超過０．５０以下である。
  7. 前記第１金属酸化物層は、下部電極に隣接して配置され、
    第１金属酸化物層の厚さは、誘電体層の総厚さの４０％以上である、請求項１から６のいずれか一項に記載の電気デバイス。
  8. 前記第１金属酸化物層の厚さは、１０Å以上５０Å以下である、請求項１から７のいずれか一項に記載の電気デバイス。
  9. 前記第２金属酸化物層の厚さは、１０Å以上５０Å以下である、請求項１から８のいずれか一項に記載の電気デバイス。
  10. 前記第３金属酸化物層の厚さは、５Å以上５０Å以下である、請求項１から９のいずれか一項に記載の電気デバイス。
  11. 前記第１金属酸化物層の厚さに対する前記第３金属酸化物層の厚さの比率は、０．３以上１．０未満である、請求項１から１０のいずれか一項に記載の電気デバイス。
  12. 前記誘電層の厚さは、２５Å以上１００Å以下である、請求項１から１１のいずれか一項に記載の電気デバイス。
  13. 前記誘電層は、
    上部電極と第２金属酸化物層との間に配置され、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１種以上が選択される金属元素を含有する第４金属酸化物層を含む、請求項１から１２のいずれか一項に記載の電気デバイス。
  14. 第４金属酸化物層は、ホウ素（Ｂ）を含まないか、前記第３金属酸化物層のホウ素含量よりも少ない含量のホウ素（Ｂ）を含む、請求項１３に記載の電気デバイス。
  15. 第４金属酸化物層の厚さは、５Å以上５０Å以下である、請求項１３に記載の電気デバイス。
  16. １．０Ｖの電圧印加時、漏れ電流値が１．０×１０－４Ａ／ｃｍ２以下である、請求項１から１５のいずれか一項に記載の電気デバイス。
  17. 電界効果トランジスタとキャパシタが電気的に連結されている半導体装置であって、
    前記キャパシタは、請求項１ないし１６のうちいずれか１項に記載の電気デバイスを含む、半導体装置。
  18. 前記電界効果トランジスタは、
    ソースとドレインとを含む半導体層と、前記半導体層上に配置される誘電層と、前記誘電層上に配置されるゲート電極と、を含む、請求項１７に記載の半導体装置。
  19. 下部電極と、
    前記下部電極と離隔して配置される上部電極と、
    前記下部電極と上部電極との間に配置される誘電層と、を含み、
    前記誘電層は、
    Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙ、Ｙｂ、Ｐｂ、Ｚｎ及びＬｕからなる群から１種以上が選択される第１金属元素と、
    アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）及びベリリウム（Ｂｅ）からなる群から１種以上が選択される第２金属元素と、
    ホウ素（Ｂ）と、を含み、
    前記ホウ素（Ｂ）の含量は、第２金属元素の含量より少ないか、同一である、電気デバイス。
  20. 前記ホウ素（Ｂ）の含量は、誘電層の総金属元素対比で０．０ａｔ％超過３．０ａｔ％以下である、請求項１９に記載の電気デバイス。
  21. 前記第１金属元素の含量は、誘電層の総金属元素対比で９２ａｔ％以上１００ａｔ％未満である、請求項１９または２０に記載の電気デバイス。
  22. 前記第２金属元素の含量は、誘電体層の総金属元素対比で０．０ａｔ％超過５．０ａｔ％以下である、請求項１９から２１のいずれか一項に記載の電気デバイス。
  23. 前記誘電層は、ＡＢａＣ１－ａＯで表現される金属酸化物を含む、請求項１９から２２のいずれか一項に記載の電気デバイス：
    前記Ａは、第１金属元素であり、Ｂは、ホウ素（Ｂ）であり、Ｃは、第２金属元素であり、ａは、０．００超過０．５０以下である。
  24. 前記ホウ素（Ｂ）は、誘電層の厚さ方向に濃度勾配を有する請求項１９から２３のいずれか一項に記載の電気デバイス。
  25. 前記誘電層は、厚さ方向に下部電極と対面する下部面、下部面上に位置する内部領域、前記内部領域上に位置し、上部電極と対面する上部面を順次に有し、
    前記内部領域でのホウ素含量は、下部面、上部面、またはそれら両面でのホウ素含量よりも多い、請求項２４に記載の電気デバイス。
  26. 前記ホウ素（Ｂ）は、下部電極から誘電層厚さの４０％以上離れた位置で最大濃度を有する、請求項２４または２５に記載の電気デバイス。
  27. 前記誘電層の厚さは、２０Å以上１００Å以下である、請求項１９から２６のいずれか一項に記載の電気デバイス。
  28. １．０Ｖの電圧印加時、漏れ電流値が１．０×１０－４Ａ／ｃｍ２以下である、請求項１９から２７のいずれか一項に記載の電気デバイス。
  29. 電界効果トランジスタとキャパシタとが電気的に連結されている半導体装置であって、
    前記キャパシタは、請求項１９ないし２８のうちいずれか１項に記載の電気デバイスを含む、半導体装置。
  30. 前記電界効果トランジスタは、
    ソースとドレインとを含む半導体層と、前記半導体層上に配置される誘電体層と、前記誘電体層上に配置されるゲート電極と、を含む、請求項２９に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11778809B1 (en) * 2022-04-20 2023-10-03 Nanya Technology Corporation Capcitor structure and method of forming thereof

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0076456B1 (en) 1981-10-01 1986-12-17 Taiyo Yuden Co., Ltd. Dielectric ceramic materials with insulated boundaries between crystal grains, and process for preparation
EP0155364B1 (en) * 1983-11-30 1989-03-08 Taiyo Yuden Co., Ltd. Low temperature sintered ceramic materials for use in soliddielectric capacitors or the like, and method of manufacture
US5614018A (en) * 1991-12-13 1997-03-25 Symetrix Corporation Integrated circuit capacitors and process for making the same
US6331325B1 (en) * 1994-09-30 2001-12-18 Texas Instruments Incorporated Barium strontium titanate (BST) thin films using boron
US6271150B1 (en) * 1998-11-30 2001-08-07 North Carolina State University Methods of raising reflow temperature of glass alloys by thermal treatment in steam, and microelectronic structures formed thereby
US6387748B1 (en) * 1999-02-16 2002-05-14 Micron Technology, Inc. Semiconductor circuit constructions, capacitor constructions, and methods of forming semiconductor circuit constructions and capacitor constructions
JP3629187B2 (ja) * 2000-06-28 2005-03-16 株式会社東芝 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法
US7135421B2 (en) 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
KR100477807B1 (ko) * 2002-09-17 2005-03-22 주식회사 하이닉스반도체 캐패시터 및 그의 제조 방법
US7402851B2 (en) * 2003-02-24 2008-07-22 Samsung Electronics Co., Ltd. Phase changeable memory devices including nitrogen and/or silicon and methods for fabricating the same
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems
US7374993B2 (en) * 2003-10-27 2008-05-20 Micron Technology, Inc. Methods of forming capacitors
KR100605231B1 (ko) 2003-12-31 2006-07-28 동부일렉트로닉스 주식회사 반도체 소자의 엠아이엠 캐패시터 형성방법
JP2007048765A (ja) 2005-07-13 2007-02-22 Asahi Glass Co Ltd 半導体記憶装置および絶縁体層の形成方法
KR100648860B1 (ko) * 2005-09-08 2006-11-24 주식회사 하이닉스반도체 유전막 및 그 형성방법과, 상기 유전막을 구비한 반도체메모리 소자 및 그 제조방법
KR100829608B1 (ko) * 2006-08-30 2008-05-14 삼성전자주식회사 박막 제조 방법 및 이를 이용한 게이트 구조물 및커패시터의 제조 방법
KR100796724B1 (ko) * 2006-09-05 2008-01-21 삼성전자주식회사 커패시터 및 이의 제조 방법
US20080118731A1 (en) 2006-11-16 2008-05-22 Micron Technology, Inc. Method of forming a structure having a high dielectric constant, a structure having a high dielectric constant, a capacitor including the structure, a method of forming the capacitor
KR100881730B1 (ko) * 2007-03-16 2009-02-06 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법
JP2011176287A (ja) 2010-02-01 2011-09-08 Fujifilm Corp 光電変換素子、薄膜太陽電池および光電変換素子の製造方法
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
JP2014144881A (ja) * 2013-01-28 2014-08-14 Mitsubishi Materials Corp 誘電体薄膜形成用組成物及びこの組成物を用いた誘電体薄膜の形成方法
US10186570B2 (en) 2013-02-08 2019-01-22 Entegris, Inc. ALD processes for low leakage current and low equivalent oxide thickness BiTaO films
JP6295673B2 (ja) 2014-01-17 2018-03-20 日立化成株式会社 パッシベーション層付半導体基板、パッシベーション層形成用塗布型材料及び太陽電池素子
KR102621751B1 (ko) 2016-06-02 2024-01-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10665391B2 (en) 2017-11-13 2020-05-26 Micron Technology, Inc. Capacitor having bottom electrode comprising TiN
US11121139B2 (en) 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
KR102014132B1 (ko) 2017-11-28 2019-08-26 광운대학교 산학협력단 고성능 ｉｇｚｏ ｔｆｔ를 위한 저온 용액 공정 기반의 고품질 ａｌ２ｏ３ ｂｎ 절연막 제조 방법 및 그 ｉｇｚｏ ｔｆｔ
KR102397393B1 (ko) 2017-11-28 2022-05-12 삼성전자주식회사 반도체 장치
US11289487B2 (en) * 2018-02-23 2022-03-29 Micron Technology, Inc. Doped titanium nitride materials for DRAM capacitors, and related semiconductor devices, systems, and methods
WO2019175698A1 (ja) * 2018-03-12 2019-09-19 株式会社半導体エネルギー研究所 金属酸化物、及び金属酸化物を有するトランジスタ
KR102449895B1 (ko) 2018-05-18 2022-09-30 삼성전자주식회사 반도체 장치와 그 제조 방법
KR102629425B1 (ko) 2018-07-13 2024-01-26 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102623548B1 (ko) 2018-09-19 2024-01-10 삼성전자주식회사 집적회로 장치
WO2020142307A1 (en) * 2019-01-02 2020-07-09 Applied Materials, Inc. Methods for forming films containing silicon boron with low leakage current
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