TW202412191A - 積體電路裝置 - Google Patents

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Abstract

本發明提供一種積體電路裝置，包含：電晶體，位於基底上；以及電容器結構，電連接至電晶體，其中電容器結構包含：第一電極，包含具有第一功函數的第一導電材料；介電層，位於第一電極上，介電層包含第一金屬；第二電極，位於第一電極上，第二電極與第一電極之間具有介電層，且第二電極包含具有小於第一功函數的第二功函數的第二導電材料；以及介面層，位於介電層與第二電極之間，其中相對於第二電極與介電層之間的直接介面的電能障壁，由介面層增加第二電極與介電層之間的電能障壁。

Description

積體電路裝置
本發明概念是有關於一種積體電路，且更特定而言，是有關於一種包含電容器的積體電路裝置。 [相關申請案的交叉參考]
本申請案是基於2022年9月8日在韓國智慧財產局申請的韓國專利申請案第10-2022-0114468號，且主張所述申請案的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
隨著電子技術進步，半導體裝置可快速按比例縮小，且因此，組態電子裝置的圖案可微型化。基於以上，可能需要減小具有精細大小的電容器中的漏電流且保持所要電特性。
本發明概念提供一種包含電容器結構的積體電路裝置，此可減小漏電流。
根據本發明概念的態樣，提供一種積體電路裝置，包含：電晶體，位於基底上；以及電容器結構，電連接至電晶體，其中電容器結構包含：第一電極，包含具有第一功函數的第一導電材料；介電層，位於第一電極上，介電層包含第一金屬；第二電極，位於第一電極上，所述第二電極與所述第一電極之間具有介電層，第二電極包含具有小於第一功函數的第二功函數的第二導電材料；以及介面層，位於介電層與第二電極之間，其中相對於第二電極與介電層之間的直接介面的電能障壁，介面層增加第二電極與介電層之間的電能障壁。
根據本發明概念的另一態樣，提供一種積體電路裝置，包含：電晶體，位於基底上；以及電容器結構，電連接至電晶體，其中電容器結構包含：第一電極，包含具有第一功函數的第一導電材料；介電層，位於第一電極上，介電層包含包含第一金屬的第一金屬氧化物；第二電極，位於第一電極上，所述第二電極與所述第一電極之間具有介電層，第二電極包含具有小於第一功函數的第二功函數的第二導電材料；以及介面層，位於介電層與第二電極之間，其中介面層包含包含第二金屬的絕緣介面層，且絕緣介面層的第二金屬的價小於介電層的第一金屬的價。
根據本發明概念的另一態樣，提供一種積體電路裝置，包含：字元線，位於在基底中在第一方向上延伸的字元線溝渠中；接觸結構，位於基底上且電連接至字元線；以及電容器結構，位於接觸結構上且電連接至接觸結構，其中電容器結構包含：第一電極，包含具有第一功函數的第一導電材料；介電層，位於第一電極上，介電層包含包含第一金屬的第一金屬氧化物；第二電極，位於第一電極上，所述第二電極與所述第一電極之間具有介電層，且所述第二電極包含具有小於第一功函數的第二功函數的第二導電材料；以及介面層，位於介電層與第二電極之間，第一金屬包括鋯（Zr）、鉿（Hf）、鈦（Ti）或鉭（Ta），介面層包含：絕緣介面層，包含第二金屬，第二金屬的價小於介電層的第一金屬的價；以及第一導電介面層，包含第三金屬，第三金屬的電負度大於介電層的第一金屬的電負度，絕緣介面層及第一導電介面層在垂直於第二電極的表面的垂直方向上堆疊在介電層與第二電極之間，其中相對於第二電極與介電層之間的直接介面的電能障壁，介面層增加第二電極與介電層之間的電能障壁。
在下文中，將參考隨附圖式詳細描述各種實施例。圖式中相同附圖標號指代相同元件，且省略其重複描述。術語「包括（comprises/comprising）」及/或「包含（includes/including）」在本文中使用時指定所陳述元件的存在，但不排除額外元件的存在。術語「及/或」包含相關聯的所列項目中的一或多者的任何及所有組合。
圖1為示出根據實施例的積體電路裝置的電容器結構100的橫截面圖。
參考圖1，根據實施例的積體電路裝置可包含形成於基底上的電容器結構100。
基底可包含半導體（諸如，矽（Si）或鍺（Ge））或化合物半導體（諸如，SiC、GaAs、InAs以及InP）。基底可包含各自包含半導體基底及形成於半導體基底上的至少一個導電區或至少一個絕緣層的結構。導電區可包含例如雜質摻雜井或雜質摻雜結構。在實施例中，基底可具有各種裝置隔離結構，諸如淺溝渠隔離（shallow trench isolation；STI）結構。
電容器結構100可安置於基底上且可電連接至形成在基底上及/或基底中的電晶體。電容器結構100可包含在第一方向D1上依序堆疊的第一電極110、介電層120、介面層140以及第二電極130。第一方向D1可定義為垂直於或正交於第二電極130的面向介電層120的一個表面的方向，且第二方向D2可定義為平行於第二電極130的面向介電層120的一個表面的方向。術語「第一」、「第二」、「第三」等在本文中可僅用於將一個元件、層、方向等與另一元件、層、方向等區分開來。本文中稱為「連接至」的元件可為電連接及/或實體連接的。
第一電極110及第二電極130可面向彼此，所述第一電極110與所述第二電極130之間具有介電層120及介面層140。在實施例中，第一電極110及第二電極130可分別稱為下部電極及上部電極。
第一電極110及第二電極130中的各者可包含含有金屬的膜或摻雜多晶矽。第一電極110及第二電極130中的各者可包含金屬膜、導電金屬氧化物膜、導電金屬氮化物膜、導電金屬氮氧化物膜或其組合。在實施例中，第一電極110及第二電極130中的各者可包含金屬，諸如鈦（Ti）、鈮（Nb）、鈷（Co）、錫（Sn）、釕（Ru）或鎢（W）、包含金屬的氮化物或包含金屬的氧化物。在實施例中，第一電極110及第二電極130中的各者可包含NbN、TiN、TaN、CoN、SnO 2或其組合。在實施例中，第一電極110及第二電極130中的各者可包含TaN、TiAlN、TaAlN、W、Ru、RuO 2、SrRuO 3、Ir、IrO 2、Pt、PtO、SRO(SrRuO 3)、BSRO((Ba,Sr)RuO 3)、CRO(CaRuO 3)、LSCO((La,Sr)CoO 3)或其組合。然而，第一電極110的材料及第二電極130的材料不限於上文所描述的實施例。在一些實施例中，第一電極110及第二電極130中的各者可包含單層或多層結構。
在一些實施例中，第一電極110可包含具有第一功函數的第一導電材料，且第二電極130可包含具有小於第一功函數的第二功函數的第二導電材料。第一導電材料可不同於第二導電材料。在實施例中，第一功函數可判定為大於預定參考功函數的值，且第二功函數可判定為小於參考功函數的值。在實施例中，參考功函數可為自約4.0電子伏至約5.5電子伏當中選出的一個值、自4.2電子伏至5.3電子伏當中選出的一個值或自4.5電子伏至5.0電子伏當中選出的一個值。在實施例中，第一電極110的第一導電材料可包含貴金屬（例如，鉑（Pt）、銥（Ir）等），且第二電極130的第二導電材料可包含Ti、鉭（Ta）、Nb或W。
介電層120可包含高k介電膜。本文中所描述的術語「高k介電膜」可定義為具有高於氧化矽膜的介電常數的介電常數的介電膜。在實施例中，介電層120可包含包含第一金屬的第一金屬氧化物。第一金屬可包含自以下當中選出的至少一種材料：鉿（Hf）、鋯（Zr）、鋁（Al）、鈮（Nb）、鈰（Ce）、鑭（La）、鉭（Ta）、鈦（Ti）、鍶（Sr）以及鋇（Ba）。在實施例中，包含於介電層120中的第一金屬氧化物可包含HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 5、TiO 2、SrTiO 3、BaSrTiO 3、Nb 2O 5、CeO 2或其組合，但不限於此。介電層120可具有包含一個高k介電膜的單層結構，或可具有包含多個高k介電膜的多層結構。
介面層140可安置在介電層120與第二電極130之間。介面層140可插入在介電層120與第二電極130之間，且可經組態以增加介電層120與第二電極130之間的電能障壁。介面層140可包含絕緣介面膜、導電介面膜或其組合。舉例而言，在第一方向D1上，介面層140的厚度可在約1埃至約30埃、1埃至25埃、1埃至20埃、1埃至15埃、1埃至10埃或1埃至5埃的範圍內。
圖2A為示出根據比較實例的積體電路裝置的電容器結構100'的橫截面圖。圖2B為圖2A的電容器結構100'的能帶圖。圖2C為繪示圖2A的電容器結構100'中的表示漏電流相對於外加電壓的行為的I-V特徵的曲線圖。
參考圖2A至圖2C，根據比較實例的電容器結構100'可包含在第一方向D1上依序堆疊的第一電極110、第二介電層120以及第二電極130。根據比較實例的電容器結構100'可不包含介面層，且第二電極130可接觸介電層120。
第一電極110可包含具有第一功函數Φ1的第一導電材料，且第二電極130可包含具有第二功函數Φ2的第二導電材料。第一功函數Φ1可對應於第一導電材料的真空能階E0與費米能階之間的差，而第二功函數Φ2可對應於第一導電材料的真空能階E0與費米能階之間的差。因為第一功函數Φ1大於第二功函數Φ2，故形成於第一電極110與介電層120之間的第一電能障壁Φ3可大於形成於第二電極130與介電層120之間的第二電能障壁Φ4。當形成於第二電極130與介電層120之間的第二電能障壁Φ4小於形成於第一電極110與介電層120之間的第一電能障壁Φ3時，在其中電能障壁相對較小的第二電極130中可發生較高漏電流，同時外部電壓施加至電容器結構100'。在此情況下，如圖2C中所示，表示基於施加至電容器結構100'的外部電壓的漏電流的行為的I-V特徵可為不對稱的。亦即，具有正值的電壓（亦即，高於0伏的電壓）施加至電容器結構100'時的漏電流及具有負值的電壓（亦即，低於0伏的電壓）施加至電容器結構100'時的漏電流可不對稱地繪示。當I-V特徵不對稱時，在外部電壓施加至電容器結構100'的一個方向上可發生較高漏電流，且電容器結構100'中損耗的電荷量可增加，從而造成電容器結構100'的可靠性降低的問題。
圖3為繪示根據實施例的電容器結構中的表示漏電流相對於外加電壓的行為的I-V特徵的曲線圖。
參考圖1及圖3，介面層140可插入在介電層120與第二電極130之間，且介電層120與第二電極130之間的電能障壁可藉由介面層140增加。在實施例中，基於介面層140，形成於介電層120與第二電極130之間的電能障壁可增加至與形成於第一電極110與介電層120之間的第一電能障壁（圖2B的Φ3）實質上相同（亦即，相同或類似）的位準。亦即，介面層140經組態以增加第二電極130與介電層120之間的電能障壁以與第一電極110與介電層120之間的電能障壁實質上相同。在實施例中，插入在介電層120與第二電極130之間的介面層140可基於p型摻雜效應而起作用，且因此，可增加介電層120與第二電極130之間的電能障壁。在實施例中，介電層120與第二電極130之間的電能障壁可基於由插入在介電層120與第二電極130之間的介面層140形成的極化而增加。如圖3中所示，在包含具有不同功函數的第一電極110及第二電極130的電容器結構100中，當介電層120與第二電極130之間的電能障壁藉由介面層140增加時，表示基於施加至電容器結構100的外部電壓的漏電流的行為的I-V特徵可為對稱的或可具有實質上的對稱性（在本文中亦稱為實質上對稱的，此不需要具有精確對稱性）。當電容器結構100具有對稱的I-V特徵時，基於施加至電容器結構100的外部電壓的漏電流可在外部電壓的兩個方向上對稱地發生，且在此情況下，可減少或避免來自電容器結構100的電荷損耗，藉此改良電容器結構100的可靠性。
圖4A為示出根據實施例的積體電路裝置的電容器結構101的橫截面圖。圖4B為繪示圖4A的電容器結構101中對於外加電壓的能帶圖的圖。
參考圖4A及圖4B，電容器結構101可包含在第一方向D1上依序堆疊的第一電極110、介電層120、絕緣介面層141以及第二電極130。
絕緣介面層141可包含包含可不同於介電層120的第一金屬的第二金屬的絕緣材料。在實施例中，絕緣介面層141可包含包含第二金屬的金屬氧化物。
在實施例中，包含於絕緣介面層141中的第二金屬的價可小於包含於介電層120中的第一金屬的價。在實施例中，當包含於介電層120中的第一金屬具有+4或大於+4的價時，包含於絕緣介面層141中的第二金屬可具有+3或小於+3的價。在實施例中，當包含於介電層120中的第一金屬具有+3或大於+3的價時，包含於絕緣介面層141中的第二金屬可具有+3或小於+3的價。在實施例中，包含於介電層120中的第一金屬可自Zr、Hf、Ti以及Ta當中選出，且包含於絕緣介面層141中的第二金屬可自稀土金屬（例如，鑭（La）及釔（Yt））中選出。在實施例中，介電層120可包含HfO 2、ZrO 2、TiO 2、Ta 2O 3或其組合，且絕緣介面層141可包含La 2O 3、Y 2O 3或其組合。
在實施例中，絕緣介面層141在第一方向D1上的厚度可為5埃或小於5埃。在實施例中，絕緣介面層141在第一方向D1上的厚度可在1埃至5埃的範圍內。
當插入在第二電極130與介電層120之間的絕緣介面層141包含具有小於包含於介電層120中的第一金屬的價的價的第二金屬時，絕緣介面層141可基於p型摻雜效應而起作用，且因此，可增加形成於第二電極130與介電層120之間的電能障壁。因此，形成於第二電極130與介電層120之間的電能障壁可藉由絕緣介面層141增加，且包含具有不同功函數的第一電極110及第二電極130的電容器結構101可具有對稱的I-V特徵。
圖5A為示出根據實施例的積體電路裝置的電容器結構102的橫截面圖。圖5B為繪示圖5A的電容器結構102中對於外加電壓的能帶圖的圖。
參考圖5A及圖5B，電容器結構102可包含在第一方向D1上依序堆疊的第一電極110、介電層120、第一導電介面層142以及第二電極130。
第一導電介面層142可包含包含第三金屬的導電材料。在實施例中，第一導電介面層142可包含第三金屬、包含第三金屬的導電氮化物、包含第三金屬的導電氧化物、包含第三金屬的導電氮氧化物或其組合。
在實施例中，包含於第一導電介面層142中的第三金屬的電負度可大於包含於介電層120中的第一金屬的電負度。在實施例中，第三金屬的電負度可判定為大於預定參考電負度的值，且第一金屬的電負度可判定為小於參考電負度的值。第一金屬的電負度、第三金屬的電負度以及參考電負度可由鮑林（Pauling）電負度準則定義。在實施例中，參考電負度可為自1.0至2.0當中選出的一個值、自1.1至1.9當中選出的一個值、自1.2至1.8當中選出的一個值或自1.3至1.7當中選出的一個值。包含於介電層120中的第一金屬可自Zr、Hf、Ti、Ta、Sr、鋇（Ba）以及AL當中選出，且包含於第一導電介面層142中的第三金屬可自鉻（Cr）、鉬（Mo）、W、Ru、Co、Ir、鎳（Ni）、鉑（Pt）、銅（Cu）、銀（Ag）、金（Au）以及Sn當中選出。
在實施例中，第一導電介面層142在第一方向D1上的厚度可為10埃或小於10埃。在實施例中，第一導電介面層142在第一方向D1上的厚度可在1埃至10埃的範圍內。
當插入在第二電極130與介電層120之間的第一導電介面層142包含具有大於包含於介電層120中的第一金屬的電負度的電負度的第三金屬時，形成於第二電極130與介電層120之間的電能障壁可藉由由第一導電介面層142形成的極化增加。因此，包含具有不同功函數的第一電極110及第二電極130的電容器結構102可具有對稱的I-V特徵。
圖6為示出根據實施例的積體電路裝置的電容器結構103的橫截面圖。
參考圖6，電容器結構103可包含在第一方向D1上依序堆疊的第一電極110、介電層120、第二導電介面層143以及第二電極130。
第二導電介面層143可包含包含第四金屬的導電材料。在實施例中，第二導電介面層143可包含包含第四金屬的第二金屬氧化物。
在實施例中，包含於第二導電介面層143中的第二金屬氧化物的氧化學勢可大於包含於介電層120中的第一金屬氧化物的氧化學勢。在實施例中，介電層120的第一金屬氧化物可包含HfO 2、ZrO 2、Al 2O 3、Ta 2O 5、TiO 2、SrTiO 3、BaSrTiO 3或其組合，且第二導電介面層143的第二金屬氧化物可包含Mo氧化物、W氧化物、Ru氧化物、Ir氧化物、Pt氧化物、Sn氧化物或其組合。
在實施例中，第二導電介面層143在第一方向D1上的厚度可為10埃或小於10埃。在實施例中，第二導電介面層143在第一方向D1上的厚度可在1埃至10埃的範圍內。
當包含於插入在第二電極130與介電層120之間的第二導電介面層143中的第二金屬氧化物的氧化學勢大於包含於介電層120中的第一金屬氧化物的氧化學勢時，形成於第二電極130與介電層120之間的電能障壁可藉由由第二導電介面層143形成的極化增加。因此，包含具有不同功函數的第一電極110及第二電極130的電容器結構103可具有對稱的I-V特徵。
圖7為示出根據實施例的積體電路裝置的電容器結構104的橫截面圖。
參考圖7，電容器結構104可包含在第一方向D1上依序堆疊的第一電極110、介電層120、介面層150以及第二電極130，且介面層150可包含在第一方向D1上堆疊的第一介面層151及第二介面層153。第一介面層151可接觸介電層120，且第二介面層153可接觸第二電極130。
第一介面層151可對應於上文參考圖4A及圖4B所描述的絕緣介面層141、上文參考圖5A及圖5B所描述的第一導電介面層142以及上文參考圖6所描述的第二導電介面層143中的一者。第二介面層153可對應於上文參考圖4A及圖4B所描述的絕緣介面層141、上文參考圖5A及圖5B所描述的第一導電介面層142以及上文參考圖6所描述的第二導電介面層143中的一者。
圖8為繪示根據實施例的電容器結構104中對於外加電壓的能帶圖的圖。
參考圖7及圖8，在電容器結構104中，第一介面層151可對應於上文參考圖4A及圖4B所描述的絕緣介面層141，且第二介面層153可對應於上文參考圖5A及圖5B所描述的第一導電介面層142及上文參考圖6所描述的第二導電介面層143中的一者。形成於第二電極130與介電層120之間的電能障壁可藉由第一介面層151及第二介面層153增加，且包含具有不同功函數的第一電極110及第二電極130的電容器結構104可具有對稱的I-V特徵。
圖9為繪示根據實施例的電容器結構104中對於外加電壓的能帶圖的圖。
參考圖7及圖9，在電容器結構104中，第一介面層151可對應於上文參考圖5A及圖5B所描述的第一導電介面層142及上文參考圖6所描述的第二導電介面層143中的一者，且第二介面層153可對應於上文參考圖4A及圖4B所描述的絕緣介面層141。形成於第二電極130與介電層120之間的電能障壁可藉由第一介面層151及第二介面層153增加，且包含具有不同功函數的第一電極110及第二電極130的電容器結構104可具有對稱的I-V特徵。
圖10為繪示根據實施例的電容器結構104中對於外加電壓的能帶圖的圖。
參考圖7及圖10，在電容器結構104中，第一介面層151及第二介面層153中的一者可對應於上文參考圖5A及圖5B所描述的第一導電介面層142中的一者，且第一介面層151及第二介面層153中的其他一者可對應於上文參考圖6所描述的第二導電介面層143。形成於第二電極130與介電層120之間的電能障壁可藉由第一介面層151及第二介面層153增加，且包含具有不同功函數的第一電極110及第二電極130的電容器結構104可具有對稱的I-V特徵。
圖11為示出根據實施例的積體電路裝置的電容器結構105的橫截面圖。
參考圖11，電容器結構105可包含在第一方向D1上依序堆疊的第一電極110、介電層120、介面層160以及第二電極130，且介面層160可包含在第一方向D1上堆疊的第一介面層161、第二介面層163以及第三介面層165。第一介面層161可接觸介電層120，第三介面層165可接觸第二電極130，且第二介面層163可安置在第一介面層161與第三介面層165之間。
第一介面層161可對應於上文參考圖4A及圖4B所描述的絕緣介面層141、上文參考圖5A及圖5B所描述的第一導電介面層142以及上文參考圖6所描述的第二導電介面層143中的一者。第二介面層163可對應於上文參考圖4A及圖4B所描述的絕緣介面層141、上文參考圖5A及圖5B所描述的第一導電介面層142以及上文參考圖6所描述的第二導電介面層143中的一者。第三介面層165可對應於上文參考圖4A及圖4B所描述的絕緣介面層141、上文參考圖5A及圖5B所描述的第一導電介面層142以及上文參考圖6所描述的第二導電介面層143中的一者。
圖12為繪示根據實施例的電容器結構105中對於外加電壓的能帶圖的圖。
參考圖11及圖12，在電容器結構105中，第一介面層161及第三介面層165中的各者可對應於上文參考圖4A及圖4B所描述的絕緣介面層141，且第二介面層163可對應於上文參考圖5A及圖5B所描述的第一導電介面層142及上文參考圖6所描述的第二導電介面層143中的一者。形成於第二電極130與介電層120之間的電能障壁可藉由介面層160增加，且包含具有不同功函數的第一電極110及第二電極130的電容器結構105可具有對稱的I-V特徵。
圖13為繪示根據實施例的電容器結構105中對於外加電壓的能帶圖的圖。
參考圖11及圖13，在電容器結構105中，第一介面層161及第三介面層165中的各者可對應於上文參考圖5A及圖5B所描述的第一導電介面層142及上文參考圖6所描述的第二導電介面層143中的一者，且第二介面層163可對應於上文參考圖4A及圖4B所描述的絕緣介面層141。形成於第二電極130與介電層120之間的電能障壁可藉由介面層160增加，且包含具有不同功函數的第一電極110及第二電極130的電容器結構105可具有對稱的I-V特徵。
圖14為示出根據實施例的積體電路裝置200的佈局圖。圖15為沿圖14的線B1-B1'截取的橫截面圖。
參考圖14及圖15，積體電路裝置200可包含埋入通道陣列電晶體（buried channel array transistor；BCAT）結構上的電容器結構CSA。
基底210可包含由裝置隔離層212界定的主動區AC。在一些實施例中，基底210可包含Si晶圓。
在一些實施例中，裝置隔離層212可具有STI結構。舉例而言，裝置隔離層212可包含填充至形成於基底210中的裝置隔離溝渠212T中的絕緣材料。絕緣材料可包含氟化矽酸鹽玻璃（fluoride silicate glass；FSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）、硼磷矽酸鹽玻璃（boro-phospho-silicate glass；BPSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、可流動氧化物（flowable oxide；FOX）、電漿增強沈積正矽酸四乙酯（plasma enhanced deposition of tetra-ethyl-ortho-silicate；PE-TEOS）或東燃矽氮烷（tonen silazene；TOSZ），但不限於此。
主動區AC可具有具有短軸及長軸的相對長島形狀。如所示出，主動區AC的長軸可在平行於基底210的上部表面的D3方向上配置。在一些實施例中，主動區AC可具有第一導電類型。第一導電類型可為p型（或n型）。
基底210可包含在X方向上延伸的字元線溝渠220T。字元線溝渠220T可與主動區AC相交且可形成為距基底210的上部表面一定深度。字元線溝渠220T的部分可延伸至裝置隔離部分212的內部部分，且形成於裝置隔離層212中的字元線溝渠220T的部分可包含安置在低於形成於主動區AC中的字元線溝渠220T的部分的層級處的底部表面。
第一源極/汲極區216A及第二源極/汲極區216B可安置在主動區AC的安置於字元線溝渠220T的兩個側或相對側處的上部部分處。第一源極/汲極區216A及第二源極/汲極區216B可各自為摻雜有具有不同於第一導電類型的第二導電類型的雜質的雜質區。第二導電類型可為n型（或p型）。
字元線WL可形成於字元線溝渠220T中。字元線WL可包含依序形成於字元線溝渠220T的內壁上的閘極絕緣層222、閘極電極224以及閘極封蓋層226。
閘極絕緣層222可共形地形成於字元線溝渠220T的內壁上以具有一定厚度。閘極絕緣層222可包含自氧化矽、氮化矽、氮氧化矽、氧化物/氮化物/氧化物（oxide/nitride/oxide；ONO）以及具有大於氧化矽的介電常數的介電常數的高k介電材料當中選出的至少一種材料。舉例而言，閘極絕緣層222可具有約10至約25的介電常數。在一些實施例中，閘極絕緣層222可包含HfO 2、Al 2O 3、HfAlO 3、Ta 2O 3、TiO 2或其組合，但不限於此。
閘極電極224可在閘極絕緣層222上自字元線溝渠220T的底部部分形成一定高度以填充字元線溝渠220T。閘極電極224可包含安置於閘極絕緣層222上的功函數調整層（未繪示）及填充字元線溝渠220T的底部部分的在功函數調整層上的埋入金屬層（未繪示）。舉例而言，功函數調整層包含可包含諸如Ti、TiN、TiAlN、TiAlC、TiAlCN、TiSiCN、Ta、TaN、TaAlN、TaAlCN以及TaSiCN的金屬、金屬氮化物以及金屬碳化物中的至少一者，且埋入金屬層可包含W、WN、TiN以及TaN中的至少一者。
閘極封蓋層226在閘極電極224上可填充字元線溝渠220T的殘餘部分。舉例而言，閘極封蓋層226可包含氧化矽、氮氧化矽以及氮化矽中的至少一者。
在垂直於X方向的Y方向上延伸的位元線BL可形成於第一源極/汲極區216A上。位元線BL可包含在基底210上依序堆疊的位元線接觸件232、位元線導電層234以及位元線封蓋層236。舉例而言，位元線接觸件232可包含多晶矽，且位元線導電層234可包含金屬。位元線封蓋層236可包含諸如氮氧化矽或氮化矽的絕緣材料。在圖式中，位元線接觸件232的底部表面示出為具有與基底210的上部表面相同的層級，但不限於此，且可形成於低於基底210的上部表面的層級處。
視情況，位元線中間層（未繪示）可安置在位元線接觸件232與位元線導電層234之間。位元線中間層可包含諸如矽化鎢的金屬矽化物或諸如氮化鎢的金屬氮化物。位元線間隔件（未繪示）可更形成於位元線BL的側壁上。位元線間隔件可包含包含諸如氧化矽、氮氧化矽或氮化矽的絕緣材料的單層或多層結構。此外，位元線間隔件可更包含空氣間隔件（未繪示）。
第一層間絕緣層242可形成於基底210上，且位元線接觸件232可穿過第一層間絕緣層242且可連接至第一源極/汲極區216A。位元線導電層234及位元線封蓋層236可安置於第一層間絕緣層242上。第二層間絕緣層244在第一層間絕緣層242上可覆蓋位元線導電層234的側壁及位元線封蓋層236的側表面及上部表面。
接觸結構246可安置於第二源極/汲極區216B上。第一層間絕緣層242及第二層間絕緣層244可包圍接觸結構246的側壁。在一些實施例中，接觸結構246可包含在基底210上依序堆疊的下部接觸圖案（未繪示）、金屬矽化物層（未繪示）及上部接觸圖案（未繪示）以及包圍上部接觸圖案的側表面及底部表面的障壁層（未繪示）。在一些實施例中，下部接觸圖案可包含多晶矽，且上部接觸圖案可包含金屬材料。障壁層可包含具有導電性的金屬氮化物，亦即導電金屬氮化物。
電容器結構CSA可形成於第二層間絕緣層244上。電容器結構CSA可對應於上文參考圖1及圖3至圖13所描述的電容器結構100、電容器結構101、電容器結構102、電容器結構103、電容器結構104以及電容器結構105中的一者。包含開口部分250T的蝕刻終止層250可形成於第二層間絕緣層244上，且下部電極261的底部部分可安置於蝕刻終止層250的開口部分250T中。
電容器結構CSA可包含電連接至接觸結構246的下部電極261、下部電極261上的介電層263、介電層263上的上部電極265以及安置於介電層263與上部電極265之間的介面層267。下部電極261可形成為在接觸結構246上在Z方向上延伸的柱形狀，且介電層263可沿下部電極261的上部表面及側壁共形地延伸。上部電極265可安置於介電層263上。介面層267可對應於上文參考圖1及圖3至圖13所描述的介面層140、介面層141、介面層142、介面層143、介面層150以及介面層160中的一者。在圖15中，示出包含於上部電極265中的導電材料的功函數小於包含於下部電極261中的導電材料的功函數且介面層267插入在上部電極265與介電層263之間。然而，根據實施例，包含於下部電極261中的導電材料的功函數可小於包含於上部電極265中的導電材料的功函數，且在此情況下，上部電極265可直接接觸介電層263且介面層267可安置於下部電極261與介電層263之間。如本文中所使用，當元件或層具有「直接介面」、「直接接觸」或「直接在彼此上」時，不存在介入元件或層。
在圖式中，示出電容器結構CSA在X方向及Y方向上重複配置於在X方向及Y方向上重複配置的接觸結構246上。然而，在另外的實施例中，不同於圖示，電容器結構CSA可在X方向及Y方向重複配置的接觸結構246上以諸如蜂巢圖案的六邊形形狀配置，且在此情況下，可在接觸結構246與電容器結構CSA之間形成著陸襯墊（未繪示）。
根據實施例，介電層263與具有相對低功函數的電極之間的電能障壁可藉由插入在介電層263與具有相對低功函數的電極之間的介面層267增加，且因此，電容器結構CSA可具有對稱的I-V特徵。因此，可改良電容器結構CSA的可靠性及包含電容器CSA的積體電路裝置200的可靠性。
圖16為示出根據實施例的積體電路裝置300的佈局圖。圖17為沿圖16的線B2-B2'截取的橫截面圖。
參考圖16及圖17，積體電路裝置300可包含垂直通道電晶體（vertical channel transistor；VCT）結構上的電容器結構CSB。
下部絕緣層312可安置於基底310上，且多個第一導電線320可在下部絕緣層312上在X方向上彼此間隔開且可在Y方向上延伸。多個第一絕緣圖案322可安置於下部絕緣層312上以填充多個第一導電線320之間的空間。多個第一導電線320可對應於積體電路裝置300的位元線BL。
在一些實施例中，多個第一導電線320可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，多個第一導電線320可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO、RuO或其組合，但不限於此。多個第一導電線320可包含材料的單層或多層結構。在一些實施例中，多個第一導電線320可包含二維（two-dimensional；2D）半導體材料，且例如，2D半導體材料可包含石墨烯、碳奈米管或其組合。
通道層330可在多個第一導電線320上以島形狀配置，其中通道層330在X方向及Y方向上彼此間隔開。通道層330在X方向上可具有通道寬度且在Z方向上可具有通道高度，且通道高度可大於通道寬度。通道層330的底部部分可充當第一源極/汲極區（未繪示），通道層330的上部部分可充當第二源極/汲極區（未繪示），且通道層330的在第一源極/汲極區與第二源極/汲極區之間的部分可充當通道區（未繪示）。VCT可表示通道層330的通道長度在Z方向上自基底310延伸的結構。
在一些實施例中，通道層330可包含氧化物半導體，且例如氧化物半導體可包含In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。通道層330可包含氧化物半導體的單層或多層結構。在一些實施例中，通道層330可具有大於矽的帶隙能量的帶隙能量。通道層330可為多晶或非晶形，但不限於此。在一些實施例中，通道層330可包含2D半導體材料，且例如2D半導體材料可包含石墨烯、碳奈米管或其組合。
在一些實施例中，閘極電極340可包圍通道層330的側壁且可在X方向上延伸。在圖式中，閘極電極340可為包圍通道層330的整個側壁的全環繞閘極類型的閘極電極。閘極電極340可對應於積體電路裝置300的字元線WL。
在其他實施例中，閘極電極340可為雙閘極類型的閘極電極，且例如，可包含面向通道層330的第一側壁的第一子閘極電極（未繪示）及面向通道層330的與第一側壁相對的第二側壁的第二子閘極電極（未繪示）。
在一些其他實施例中，閘極電極340可為僅覆蓋通道層330的第一側壁且在X方向上延伸的單閘極類型的閘極電極。
閘極電極340可包含摻雜多晶矽、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極340可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但不限於此。
閘極絕緣層350可包圍通道層330的側壁且可安置在通道層330與閘極電極340之間。在一些實施例中，閘極絕緣層350可包含氧化矽、氮氧化矽、具有大於氧化矽的介電常數的介電常數的高k介電膜或其組合。高k介電膜可包含金屬氧化物或金屬氮氧化物。舉例而言，包含於閘極絕緣層350中的高k介電膜可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合，但不限於此。
包圍通道層330的下部側壁的第一埋入絕緣層342可安置於多個第一絕緣圖案322上，且包圍通道層330的下部側壁且覆蓋閘極電極340的第二埋入絕緣層344可安置於第一埋入絕緣層342上。
電容器接觸件360可安置於通道層330上。電容器接觸件360可安置為與通道層330垂直交疊且可配置為在X方向及Y方向上自相鄰電容器接觸件配置的矩陣形式。電容器接觸件360可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO、RuO或其組合，但不限於此。上部絕緣層362在第二埋入絕緣層344上可包圍電容器接觸件360的側壁。
蝕刻終止層250可安置於上部絕緣層362上，且電容器結構CSB可安置於蝕刻終止層250上。電容器結構CSB可對應於上文參考圖1及圖3至圖13所描述的電容器結構100、電容器結構101、電容器結構102、電容器結構103、電容器結構104以及電容器結構105中的一者。電容器結構CSB可包含下部電極261、介電層263、上部電極265以及介面層267。下部電極261可電連接至電容器接觸件360，介電層263可覆蓋下部電極261，且上部電極265在介電層263上可覆蓋下部電極261。支援構件290可安置於下部電極261的側壁上。介面層267可安置於上部電極265與介電層263之間。介面層267可對應於上文參考圖1及圖3至圖13所描述的介面層140、介面層141、介面層142、介面層143、介面層150以及介面層160中的一者。在圖17中，示出包含於上部電極265中的導電材料的功函數小於包含於下部電極261中的導電材料的功函數且介面層267插入在上部電極265與介電層263之間。然而，根據實施例，包含於下部電極261中的導電材料的功函數可小於包含於上部電極265中的導電材料的功函數，且在此情況下，上部電極265可直接接觸介電層263且介面層267可安置於下部電極261與介電層263之間。
根據實施例，介電層263與具有相對低功函數的電極之間的電能障壁可藉由插入在介電層263與具有相對低功函數的電極之間的介面層267增加，且因此，電容器結構CSB可具有實質上對稱的I-V特徵。因此，可改良電容器結構CSB的可靠性及包含電容器CSB的積體電路裝置200的可靠性。
雖然已參考本發明概念的實施例特定繪示及描述本發明概念，但應理解，在不脫離以下申請專利範圍的範疇的情況下，可在本文中作出形式及細節上的各種改變。
100、100'、101、102、103、104、105、CSA、CSB:電容器結構 110:第一電極 120、263:介電層 130:第二電極 140、150、160、267:介面層 141:絕緣介面層/介面層 142:第一導電介面層/介面層 143:第二導電介面層/介面層 151、161:第一介面層 153、163:第二介面層 165:第三介面層 200、300:積體電路裝置 210、310:基底 212:裝置隔離層 212T:裝置隔離溝渠 216A:第一源極/汲極區 216B:第二源極/汲極區 220T:字元線溝渠 222、350:閘極絕緣層 224、340:閘極電極 226:閘極封蓋層 232:位元線接觸件 234:位元線導電層 236:位元線封蓋層 242:第一層間絕緣層 244:第二層間絕緣層 246:接觸結構 250:蝕刻終止層 250T:開口部分 261:下部電極 265:上部電極 290:支援構件 312:下部絕緣層 320:第一導電線 322:第一絕緣圖案 330:通道層 342:第一埋入絕緣層 344:第二埋入絕緣層 360:電容器接觸件 362:上部絕緣層 AC:主動區 B1-B1'、B2-B2':線 BL:位元線 D1:第一方向 D2:第二方向 D3、X、Y、Z:方向 E0:真空能階 WL:字元線 Φ1:第一功函數 Φ2:第二功函數 Φ3:第一電能障壁 Φ4:第二電能障壁
將自結合隨附圖式進行的以下詳細描述更清楚地理解實施例，在隨附圖式中： 圖1為示出根據實施例的積體電路裝置的電容器結構的橫截面圖。 圖2A為示出根據比較實例的積體電路裝置的電容器結構的橫截面圖。 圖2B為圖2A的電容器結構的能帶圖。 圖2C為繪示圖2A的電容器結構中的表示漏電流相對於外加電壓的行為的I-V特徵的曲線圖。 圖3為繪示根據實施例的電容器結構中的表示漏電流相對於外加電壓的行為的I-V特徵的曲線圖。 圖4A為示出根據實施例的積體電路裝置的電容器結構的橫截面圖。 圖4B為繪示圖4A的電容器結構中對於外加電壓的能帶圖的圖。 圖5A為示出根據實施例的積體電路裝置的電容器結構的橫截面圖。 圖5B為繪示圖5A的電容器結構中對於外加電壓的能帶圖的圖。 圖6為示出根據實施例的積體電路裝置的電容器結構的橫截面圖。 圖7為示出根據實施例的積體電路裝置的電容器結構的橫截面圖。 圖8為繪示根據實施例的電容器結構中對於外加電壓的能帶圖的圖。 圖9為繪示根據實施例的電容器結構中對於外加電壓的能帶圖的圖。 圖10為繪示根據實施例的電容器結構中對於外加電壓的能帶圖的圖。 圖11為示出根據實施例的積體電路裝置的電容器結構的橫截面圖。 圖12為繪示根據實施例的電容器結構中對於外加電壓的能帶圖的圖。 圖13為繪示根據實施例的電容器結構中對於外加電壓的能帶圖的圖。 圖14為示出根據實施例的積體電路裝置的佈局圖。 圖15為沿圖14的線B1-B1'截取的橫截面圖。 圖16為示出根據實施例的積體電路裝置的佈局圖。 圖17為沿圖16的線B2-B2'截取的橫截面圖。
100:電容器結構
110:第一電極
120:介電層
130:第二電極
140:介面層
D1:第一方向
D2:第二方向

Claims (20)

  1. 一種積體電路裝置，包括： 電晶體，在基底上；以及 電容器結構，電連接至所述電晶體，其中 所述電容器結構包括： 第一電極，包含具有第一功函數的第一導電材料； 介電層，在所述第一電極上，所述介電層包含第一金屬； 第二電極，在所述第一電極上，所述第二電極與所述第一電極之間具有所述介電層，所述第二電極包含具有小於所述第一功函數的第二功函數的第二導電材料；以及 介面層，在所述介電層與所述第二電極之間，其中相對於所述第二電極與所述介電層之間的直接介面（direct interface）的電能障壁，所述介面層增加所述第二電極與所述介電層之間的電能障壁。
  2. 如請求項1所述的積體電路裝置，其中所述介面層包括包含第二金屬的絕緣介面層，且所述絕緣介面層的所述第二金屬的價（valence）小於所述介電層的所述第一金屬的價。
  3. 如請求項2所述的積體電路裝置，其中所述絕緣介面層的所述第二金屬具有+3或小於+3的價，且 所述介電層的所述第一金屬具有+4的價。
  4. 如請求項2所述的積體電路裝置，其中所述絕緣介面層的厚度在垂直於所述第二電極面向所述介電層的表面的垂直方向上為約5埃或小於5埃，且所述第二電極與所述介電層之間的所述電能障壁與所述第一電極與所述介電層之間的電能障壁實質上相同。
  5. 如請求項2所述的積體電路裝置，其中所述介電層的所述第一金屬包括鋯（Zr）、鉿（Hf）、鈦（Ti）或鉭（Ta），且 所述絕緣介面層的所述第二金屬包括稀土金屬。
  6. 如請求項1所述的積體電路裝置，其中所述介面層包括包含第三金屬的第一導電介面層，且 所述第一導電介面層的所述第三金屬的電負度大於所述介電層的所述第一金屬的電負度。
  7. 如請求項6所述的積體電路裝置，其中所述第一導電介面層的厚度在垂直於所述第二電極面向所述介電層的表面的垂直方向上為約10埃或小於10埃。
  8. 如請求項6所述的積體電路裝置，其中所述介電層的所述第一金屬包括鋯（Zr）、鉿（Hf）、鈦（Ti）、鉭（Ta）、鍶（Sr）、鋇（Ba）或鋁（Al），且所述第一導電介面層的所述第三金屬包括鉻（Cr）、鉬（Mo）、鎢（W）、釕（Ru）、鈷（Co）、銥（Ir）、鎳（Ni）、鉑（Pt）、銅（Cu）、銀（Ag）、金（Au）或錫（Sn）。
  9. 如請求項1所述的積體電路裝置，其中所述介電層包括包含所述第一金屬的第一金屬氧化物，所述介面層包括包含第二金屬氧化物的第二導電介面層，且所述第二導電介面層的所述第二金屬氧化物的氧化學勢大於所述介電層的所述第一金屬氧化物的氧化學勢。
  10. 如請求項9所述的積體電路裝置，其中所述第二導電介面層的厚度在垂直於所述第二電極面向所述介電層的表面的垂直方向上為約10埃或小於10埃。
  11. 如請求項1所述的積體電路裝置，其中所述介面層包括： 絕緣介面層，包含第二金屬，所述第二金屬的價小於所述介電層的所述第一金屬的價；以及 第一導電介面層，包含第三金屬，所述第三金屬的電負度大於所述第一金屬的電負度。
  12. 如請求項1所述的積體電路裝置，其中所述介電層包含包括所述第一金屬的第一金屬氧化物，且其中所述介面層包括： 絕緣介面層，包含第二金屬，所述第二金屬的價小於所述第一金屬的價；以及 第二導電介面層，包含第二金屬氧化物，所述第二金屬氧化物的氧化學勢大於所述第一金屬氧化物的氧化學勢。
  13. 如請求項1所述的積體電路裝置，其中所述介電層包含包括所述第一金屬的第一金屬氧化物，且其中所述介面層包括： 第一導電介面層，包含第三金屬，所述第三金屬的電負度大於所述第一金屬的電負度；以及 第二導電介面層，包含第二金屬氧化物，所述第二金屬氧化物的氧化學勢大於所述第一金屬氧化物的氧化學勢。
  14. 如請求項1所述的積體電路裝置，其中所述介面層包括： 第一介面層，接觸所述介電層； 第二介面層，與所述介電層間隔開，所述第二介面層與所述介電層之間具有所述第一介面層；以及 第三介面層，在所述第二介面層與所述第二電極之間， 其中所述第一介面層及所述第三介面層中的各者包括絕緣介面層，所述絕緣介面層包含具有小於所述介電層的所述第一金屬的價的價的金屬，且 所述第二介面層包括導電介面層，所述導電介面層包含具有大於所述介電層的所述第一金屬的電負度的電負度的金屬。
  15. 如請求項1所述的積體電路裝置，其中所述介面層包括： 第一介面層，接觸所述介電層； 第二介面層，與所述介電層間隔開，所述第二介面層與所述介電層之間具有所述第一介面層；以及 第三介面層，在所述第二介面層與所述第二電極之間， 其中所述第一介面層及所述第三介面層中的各者包括導電介面層，所述導電介面層包含具有大於所述介電層的所述第一金屬的電負度的電負度的金屬，且 所述第二介面層包括絕緣介面層，所述絕緣介面層包含具有小於所述介電層的所述第一金屬的價的價的金屬。
  16. 如請求項1所述的積體電路裝置，其中所述介電層包含包括所述第一金屬的第一金屬氧化物，且其中所述介面層包括： 第一介面層，接觸所述介電層； 第二介面層，與所述介電層間隔開，所述第二介面層與所述介電層之間具有所述第一介面層；以及 第三介面層，在所述第二介面層與所述第二電極之間， 其中所述第一介面層及所述第三介面層中的各者包括絕緣介面層，所述絕緣介面層包含具有小於所述第一金屬的價的價的金屬，且 所述第二介面層包括導電介面層，所述導電介面層包含具有大於所述第一金屬氧化物的氧化學勢的氧化學勢的金屬氧化物。
  17. 如請求項1所述的積體電路裝置，其中所述介電層包含包括所述第一金屬的第一金屬氧化物，且其中所述介面層包括： 第一介面層，接觸所述介電層； 第二介面層，與所述介電層間隔開，所述第二介面層與所述介電層之間具有所述第一介面層；以及 第三介面層，在所述第二介面層與所述第二電極之間， 其中所述第一介面層及所述第三介面層中的各者包括導電介面層，所述導電介面層包含具有大於所述第一金屬氧化物的氧化學勢的氧化學勢的金屬氧化物，且 所述第二介面層包括絕緣介面層，所述絕緣介面層包含具有小於所述第一金屬的價的價的金屬。
  18. 一種積體電路裝置，包括： 電晶體，在基底上；以及 電容器結構，電連接至所述電晶體， 其中所述電容器結構包括： 第一電極，包含具有第一功函數的第一導電材料； 介電層，在所述第一電極上，所述介電層包含第一金屬氧化物，所述第一金屬氧化物包含第一金屬； 第二電極，在所述第一電極上，所述第二電極與所述第一電極之間具有所述介電層，所述第二電極包含具有小於所述第一功函數的第二功函數的第二導電材料；以及 介面層，在所述介電層與所述第二電極之間， 其中所述介面層包括包含第二金屬的絕緣介面層，且 所述絕緣介面層的所述第二金屬的價小於所述介電層的所述第一金屬的價。
  19. 如請求項18所述的積體電路裝置，其中所述介面層更包括包含第三金屬的第一導電介面層，且 所述第一導電介面層的所述第三金屬的電負度大於所述介電層的所述第一金屬的電負度。
  20. 一種積體電路裝置，包括： 字元線，在字元線溝渠中，所述字元線溝渠在基底中在第一方向上延伸； 接觸結構，在所述基底上且電連接至所述字元線；以及 電容器結構，在所述接觸結構上且電連接至所述接觸結構， 其中所述電容器結構包括： 第一電極，包含具有第一功函數的第一導電材料； 介電層，在所述第一電極上，所述介電層包含第一金屬氧化物，所述第一金屬氧化物包含第一金屬； 第二電極，在所述第一電極上，所述第二電極與所述第一電極之間具有所述介電層，且所述第二電極包含具有小於所述第一功函數的第二功函數的第二導電材料；以及 介面層，在所述介電層與所述第二電極之間， 所述第一金屬包括鋯（Zr）、鉿（Hf）、鈦（Ti）或鉭（Ta）， 其中所述介面層包括： 絕緣介面層，包含第二金屬，所述第二金屬的價小於所述介電層的所述第一金屬的價；以及 第一導電介面層，包含第三金屬，所述第三金屬的電負度大於所述介電層的所述第一金屬的電負度， 其中所述絕緣介面層及所述第一導電介面層在垂直於所述第二電極的表面的垂直方向上堆疊在所述介電層與所述第二電極之間，且 其中相對於所述第二電極與所述介電層之間的直接介面（direct interface）的電能障壁，所述介面層增加所述第二電極與所述介電層之間的電能障壁。
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