KR102397393B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 기판 상에 형성되는 제1 전극; 상기 기판 상에 형성되는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 유전층 구조물; 및 상기 유전층 구조물과 상기 제1 전극 사이에 배치되는 결정화 유도층을 포함하고, 상기 유전층 구조물은 제1 유전 물질을 포함하는 제1 유전층과, 상기 제1 유전층 상에 형성되며 제2 유전 물질을 포함하는 제2 유전층을 포함하며, 상기 제1 유전 물질은 테트라고날 결정상을 갖는 하프늄 산화물을 포함한다.

Description

반도체 장치{Semiconductor devices}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 커패시터 구조물을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 다운스케일링에 따라 DRAM 장치의 커패시터 구조물의 크기 또한 축소되고 있다. 그러나 커패시터 구조물의 크기가 감소하더라도 DRAM 장치의 단위 셀에 요구되는 커패시턴스는 일정한 값을 갖는다. 이에 따라, 높은 유전상수를 갖는 고유전 물질(high-k dielectric material)과, 금속 전극을 사용한 금속-절연막-금속(metal-insulator-metal, MIM) 커패시터가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 커패시턴스를 갖는 커패시터 구조물을 포함하는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성되는 제1 전극; 상기 기판 상에 형성되는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 유전층 구조물; 및 상기 유전층 구조물과 상기 제1 전극 사이에 배치되는 결정화 유도층을 포함하고, 상기 유전층 구조물은 제1 유전 물질을 포함하는 제1 유전층과, 상기 제1 유전층 상에 형성되며 제2 유전 물질을 포함하는 제2 유전층을 포함하며, 상기 제1 유전 물질은 테트라고날 결정상을 갖는 하프늄 산화물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성되는 제1 전극; 상기 기판 상에 형성되는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되는 유전층 구조물을 포함하고, 상기 유전층 구조물은 상기 제1 전극과 접촉하며 제1 유전 물질을 포함하는 제1 유전층과, 상기 제1 유전층 상에 형성되며 제2 유전 물질을 포함하는 제2 유전층을 포함하며, 상기 제1 전극은 이리듐, 몰리브덴 또는 몰리브덴 질화물을 포함하며, 상기 제1 유전층은 테트라고날 결정상을 갖는 지르코늄 산화물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 콘택 구조물; 및 상기 콘택 구조물 상에 배치되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은, 상기 콘택 구조물과 전기적으로 연결되는 하부 전극; 상기 하부 전극 상에 배치되며, 제1 유전 물질을 포함하는 제1 유전층과, 상기 제1 유전층 상에 배치되며 제2 유전 물질을 포함하는 제2 유전층을 포함하는 유전층 구조물; 및 상기 유전층 구조물 상의 상부 전극을 포함하며, 상기 유전층 구조물은 테트라고날 결정상을 갖는 하프늄 산화물 및 테트라고날 결정상을 갖는 지르코늄 산화물 중 적어도 하나를 포함한다.
본 발명의 기술적 사상에 따르면, 결정화 유도층과 접촉하는 제1 유전층은 테트라고날 결정상을 갖는 하프늄 산화물을 포함할 수 있고, 테트라고날 결정상을 갖는 하프늄 산화물은 상대적으로 높은 유전상수를 가질 수 있다. 따라서, 상기 반도체 장치는 상대적으로 높은 커패시턴스를 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이며, 도 4는 도 3의 B-B ' 선에 따른 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 12 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 18 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 22a는 실험예들과 비교예에 따른 커패시터 구조물의 X선 회절 분석 그래프들이다.
도 22b는 실험예들과 비교예에 따른 커패시터 구조물의 유전 상수를 나타내는 그래프들이다.
도 22c는 실험예들과 비교예에 따른 커패시터 구조물의 등가 산화물 두께를 막 두께의 함수로서 도시한 그래프들이다.
도 22d는 실험예들과 비교예에 따른 커패시터 구조물의 누설 전류를 등가 산화물 두께의 함수로서 도시한 그래프들이다.
도 23a는 실험예들과 비교예에 따른 커패시터 구조물의 유전 상수를 나타내는 그래프들이다.
도 23b는 실험예들과 비교예에 따른 커패시터 구조물의 등가 산화물 두께를 막 두께의 함수로서 도시한 그래프들이다.
도 23c는 실험예들과 비교예에 따른 커패시터 구조물의 누설 전류를 등가 산화물 두께의 함수로서 도시한 그래프들이다.
도 1은 예시적인 실시예들에 따른 반도체 장치(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 장치(10)는 제1 전극(22), 제2 전극(24), 결정화 유도층(crystallization inducing layer)(26), 및 유전층 구조물(30)을 포함할 수 있다. 제1 전극(22)과 제2 전극(24) 사이에 유전층 구조물(30)이 개재될 수 있고, 제1 전극(22)과 유전층 구조물(30) 사이에 결정화 유도층(26)이 개재될 수 있다.
예시적인 실시예들에서, 제1 전극(22)은 도핑된 폴리실리콘, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 산화 이리듐 등의 도전성 금속 산화물 등에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예들에 있어서, 제1 전극(22)은 불순물이 도핑된 기판일 수 있고, 예를 들어 P형 불순물이 도핑된 기판 또는 N형 불순물이 도핑된 기판일 수 있다.
예시적인 실시예들에 있어서, 제2 전극(24)은 도핑된 폴리실리콘, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 산화 이리듐 등의 도전성 금속 산화물 등에서 선택된 적어도 하나를 포함할 수 있다.
제1 전극(22)은 커패시터 구조물의 하부 전극에 대응되고, 제2 전극(24)은 커패시터 구조물의 상부 전극에 대응될 수 있다. 이와는 달리, 제1 전극(22)은 커패시터 구조물의 상부 전극에 대응되고, 제2 전극(24)은 커패시터 구조물의 하부 전극에 대응될 수도 있다. 이와는 달리, 제1 전극(22)은 트랜지스터의 채널 영역일 수도 있다.
결정화 유도층(26)은 제1 전극(22) 상에 콘포말하게 형성될 수 있다. 결정화 유도층(26)은 결정화 유도층(26) 상에 형성되는 물질층(예를 들어 유전층 구조물(30))이 특정한 결정 구조를 갖는 결정 상으로 우선적으로 배향되도록 도와주는 역할을 할 수 있다. 예시적인 실시예들에서, 결정화 유도층(26)은 니오븀 질화물(NbNx)을 포함할 수 있다. 예시적인 실시예들에서, 결정화 유도층(26)은 산소가 소정의 함량으로 포함된 니오븀 질화물(NbNx)을 포함할 수 있다. 예를 들어, 결정화 유도층(26)은 산소가 약 5 원자 퍼센트(at%) 이내로 함유된 니오븀 질화물(NbNx)을 포함할 수 있다.
결정화 유도층(26)은 제1 전극(22) 및 제2 전극(24)에 포함되는 물질보다 일함수가 더 큰 물질을 포함할 수 있다. 예를 들어, 제1 전극(22) 및 제2 전극(24)이 티타늄 질화물을 포함하고 결정화 유도층(26)이 니오븀 질화물을 포함할 때, 결정화 유도층(26)이 티타늄 질화물보다 일함수가 큰 물질을 포함함에 따라, 반도체 장치(10)의 누설 전류가 감소될 수 있다.
유전층 구조물(30)은 결정화 유도층(26) 상에 콘포말하게 형성될 수 있다. 유전층 구조물(30)의 제1 표면은 결정화 유도층(26)과 접촉하고, 상기 제1 표면에 반대되는 제2 표면은 제2 전극(24)과 접촉할 수 있다. 유전층 구조물(30)은 제1 유전 물질을 포함하는 제1 유전층(32)과, 제1 유전 물질과는 다른 제2 유전 물질을 포함하는 제2 유전층(34)을 포함할 수 있다.
제1 유전층(32)은 결정화 유도층(26) 상에 배치될 수 있고, 제1 유전층(32)의 실질적으로 전체 면적이 결정화 유도층(26)의 상면과 접촉할 수 있다. 제1 유전층(32)은 제2 유전층(34)보다 유전 상수가 높은 금속 산화물을 포함할 수 있다. 예를 들어, 제1 유전층(32)은 테트라고날 결정상(tetragonal crystalline phase)을 갖는 하프늄 산화물을 포함할 수 있다. 예를 들어, 유전층 구조물(30)은 X선 회절 분석에서 제1 유전층(32)의 테트라고날 결정 구조의 {101} 면에 의한 30.48˚ ± 0.2˚의 피크를 나타낼 수 있다.
예시적인 실시예들에서, 제1 유전층(32)과 결정화 유도층(26)이 그 전체 면적에 걸쳐 서로 접촉하도록 형성될 수 있고, 이에 따라 상기 반도체 장치(10)의 어닐링 공정 동안에 결정화 유도층(26) 상의 제1 유전층(32) 부분이 테트라고날 결정상을 갖도록 우선적으로 배향될 수 있다. 즉, 결정화 유도층(26)이 니오븀 질화물(NbNx)을 포함하고 제1 유전층(32)이 하프늄 산화물을 포함할 때, 상기 하프늄 산화물은 하부의 니오븀 질화물(NbNx)과의 계면 에너지 특성에 의해 테트라고날 결정상을 갖도록 결정화될 수 있다. 반대로, 결정화 유도층(26)이 형성되지 않는 경우, 예를 들어 티타늄 질화물(TiN) 상에 하프늄 산화물을 포함하는 유전층이 형성되는 경우에는 상기 유전층은 티타늄 질화물과의 계면 에너지 특성에 의해 모노클리닉(monoclinic) 결정상을 가질 수 있다.
제1 유전층(32)이 테트라고날 결정상을 갖는 하프늄 산화물을 포함함에 따라, 유전층 구조물(30)의 총 유전 상수가 현저히 높아질 수 있다. 일반적으로 모노클리닉 결정상을 갖는 하프늄 산화물보다 테트라고날 결정상을 갖는 하프늄 산화물은 현저히 높은 유전 상수를 갖는다. 따라서, 제1 유전층(32)이 모노클리닉 결정상을 갖는 하프늄 산화물을 포함하는 경우와 비교할 때, 제1 유전층(32)은 대략 30% 이상 높은 유전 상수를 가질 수 있다. 제1 유전층(32)의 결정상과 유전 상수와의 관계는 이후에 도 22a 내지 22d를 참조로 다시 설명하도록 한다.
제2 유전층(34)은 제1 유전층(32) 상에 배치될 수 있다. 제2 유전층(34)은 상기 제1 유전 물질과는 다른 제2 유전 물질을 포함할 수 있고, 상기 제2 유전 물질은 지르코늄 산화물, 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다.
유전층 구조물(30)은 제2 방향(D2 방향)을 따라 제1 두께(T1)를 가질 수 있고, 제1 두께(T1)는 약 30Å 내지 약 200Å의 범위일 수 있다. 그러나, 유전층 구조물(30)의 제1 두께(T1)가 이에 한정되는 것은 아니다. 제1 유전층(32)은 상기 제2 방향(D2 방향)을 따라 제2 두께(T2)를 가질 수 있다. 제1 유전층(32)의 제2 두께(T2)는 유전층 구조물(30)의 제1 두께(T1)의 40% 이상일 수 있다. 예를 들어, 제1 유전층(32)의 제2 두께(T2)는 약 20Å 내지 약 100Å의 범위일 수 있다. 한편, 결정화 유도층(26)은 상기 제2 방향(D2 방향)을 따라 제3 두께(T3)를 가질 수 있고, 제3 두께(T3)는 약 10Å 내지 약 50Å의 범위일 수 있다. 그러나, 결정화 유도층(26)의 제3 두께(T3)가 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 결정화 유도층(26)에 의해 제1 유전층(32)은 상대적으로 큰 제2 두께(T2)를 가질 수 있고, 이에 따라 유전층 구조물(30)의 총 유전 상수가 증가될 수 있다. 예를 들어, 유전층 구조물(30)은 약 40 내지 약 60의 유전 상수를 가질 수 있다. 일반적으로 유전층이 하프늄 산화물을 포함하는 경우에, 상대적으로 유전율이 작은 모노클리닉 결정상을 갖도록 형성되기 쉽고, 상기 유전층의 두께가 두꺼울수록 상대적으로 유전율이 작은 모노클리닉 결정상으로 결정화되기 쉬운 것으로 알려져 있다. 그러나, 결정화 유도층(26)에 의해 제1 유전층(32)이 상대적으로 큰 제2 두께(T2)에서도 테트라고날 결정상을 갖도록 형성될 수 있으며, 이에 따라 유전층 구조물(30)은 상대적으로 높은 총 유전 상수를 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치(10)에 따르면, 결정화 유도층(26)에 의해 제1 유전층(32)에 포함되는 하프늄 산화물이 테트라고날 결정상을 갖도록 형성될 수 있다. 테트라고날 결정상을 갖는 하프늄 산화물은 모노클리닉 결정상을 갖는 하프늄 산화물보다 현저히 높은 유전 상수를 가지므로 유전층 구조물(30)은 상대적으로 높은 유전 상수를 가질 수 있다. 또한, 결정화 유도층(26)에 의해 제1 유전층(32)은 상대적으로 큰 제2 두께(T2)에서도 테트라고날 결정상을 가질 수 있고, 이에 따라 유전층 구조물(30)은 상대적으로 높은 유전 상수를 가질 수 있다. 또한 결정화 유도층(26)은 제1 및 제2 전극(22, 24)보다 일함수가 높은 물질을 포함하므로 누설 전류가 방지될 수 있다. 따라서, 반도체 장치(10)는 상대적으로 높은 커패시턴스를 가질 수 있는 한편 감소된 누설 전류를 가질 수 있다.
이하에서는 도 22a 내지 도 22d를 참조하여 예시적인 실시예들에 따른 커패시터 구조물의 X선 회절 분석 그래프와 유전 상수를 비교예에 따른 커패시터 구조물과 비교하여 설명하도록 한다. 도 22a 내지 도 22d에서, 도 1에 도시된 결정화 유도층(26)을 구비하는 실험예 그룹(EX1)에 따른 커패시터 구조물과, 결정화 유도층(26)을 구비하지 않는 비교예 그룹(CO1)에 따른 커패시터 구조물에 대하여 X선 회절 분석과 유전 상수 및 누설 전류를 측정하였다.
도 22a는 비교예 1(CO11)과 실험예 1 내지 3(EX11, EX12, EX13)의 X선 회절 분석 그래프들이다.
실험예 1 내지 3(EX11, EX12, EX13)에 따른 커패시터 구조물을 형성하기 위하여, 티타늄 질화물을 포함하는 제1 전극(22) 상에 니오븀 질화물을 포함하는 결정화 유도층(26)과, 하프늄 산화물을 포함하는 제1 유전층(32)을 형성하고 어닐링하였다. 비교예 1(CO11)에 따른 커패시터 구조물을 형성하기 위하여, 티타늄 질화물을 포함하는 제1 전극(22) 상에 하프늄 산화물을 포함하는 제1 유전층(32)을 형성하고 어닐링하였다. 실험예 1 내지 3(EX11, EX12, EX13)은 결정화 유도층(26) 형성 단계에서의 질소 유량을 약간 달리한 것으로서, 결정화 유도층(26)은 모두 니오븀 질화물로 형성된다.
도 22a를 참조하면, 비교예 1(CO11)에서는 약 28.30˚에서의 모노클리닉 결정상의 (-111) 면에 의한 피크가 관찰되는 반면 약 30.48˚에서의 테트라고날 결정상의 (101) 면에 의한 피크는 관찰되지 않는다. 반면, 실험예 1 내지 3(EX11, EX12, EX13)에서는 모두 약 30.48˚에서의 테트라고날 결정상의 (101) 면에 의한 피크가 관찰된다. 즉, 결정화 유도층(26)이 형성되지 않은 비교예 1(CO11)에서는 테트라고날 결정상의 하프늄 산화물 층이 형성되지 않지만, 니오븀 질화물을 포함하는 결정화 유도층(26) 상에는 테트라고날 결정상을 갖는 하프늄 산화물 층이 형성됨을 확인할 수 있다.
아래 표 1에는 시뮬레이션을 통해 계산된, 니오븀 질화물과 티타늄 질화물 상에서의 모노클리닉 결정상을 갖는 하프늄 산화물(m-HfO2)과 테트라고날 결정상을 갖는 하프늄 산화물(t-HfO2)의 계면 에너지를 나타내었다.
하부층 m-HfO2 계면 에너지(meV/Å2) t-HfO2 계면 에너지(meV/Å2) 계면 에너지 차이(meV/Å2)
니오븀 질화물 +420.5 +286.6 -143.9
티타늄 질화물 +483.9 +472.1 -11.8
표 1을 참조하면, 니오븀 질화물 표면과 모노클리닉 구조의 하프늄 산화물 표면 사이의 계면 에너지에 비하여, 니오븀 질화물 표면과 테트라고날 구조의 하프늄 산화물 표면 사이의 계면 에너지가 현저히 더 작을 수 있다. 따라서, 니오븀 질화물 표면 상에서 하프늄 산화물은 테트라고날 결정상으로 우선적으로 배향하도록 결정화될 것임을 추측할 수 있고, 이러한 시뮬레이션 결과는 이는 도 22a에 도시된 X선 회절 분석 결과와도 일치한다.
도 22b는 실험예 그룹(EX1)에 따른 커패시터 구조물과 비교예 그룹(CO1)에 따른 커패시터 구조물에 대하여, 하프늄 산화물의 두께 비율에 따른 유전 상수(또는 유전층 구조물(30) 내의 하프늄 산화물 함량에 따른 유전 상수)를 나타내는 그래프이다.
실험예 그룹(EX1)에 따른 커패시터 구조물을 위하여, 니오븀 질화물을 포함하는 결정화 유도층(26) 상에 하프늄 산화물을 포함하는 제1 유전층(32)과, 지르코늄 산화물을 포함하는 제2 유전층(34)을 형성하였다. 비교예 그룹(CO1)에 따른 커패시터 구조물을 위하여, 티타늄 질화물을 포함하는 제1 전극(22) 상에 하프늄 산화물을 포함하는 제1 유전층(32)과, 지르코늄 산화물을 포함하는 제2 유전층(34)을 형성하였다.
도 22b에서, X 축은 유전층 구조물(30)의 제1 두께(T1)에 대한 제1 유전층(32)의 제2 두께(T2)의 비율이며, 이는 유전층 구조물(30) 전체에 포함된 하프늄 산화물의 함량, 또는 유전층 구조물(30)의 전체 부피에 대한 제1 유전층(32)의 부피에 대응된다.
도 22b를 참조하면, 결정화 유도층(26)을 구비하지 않는 비교예 그룹(CO1)에 비하여 결정화 유도층(26)을 구비하는 실험예 그룹(EX1)에서 더 높은 유전 상수를 나타낸다. 특히, 실험예 그룹(EX1)으로부터 얻어진 유전 상수의 최대값은 비교예 그룹(CO1)으로부터 얻어진 유전 상수의 최대값보다 약 30% 이상 높다.
또한, 실험예 그룹(EX1)의 경우에 하프늄 산화물을 포함하는 제1 유전층(32)이 전체 두께의 약 50%에 도달할 때(즉, 실험예 4(EX14)) 가장 큰 유전 상수를 나타내는 반면, 비교예 그룹(CO1)의 경우에 하프늄 산화물을 포함하는 제1 유전층(32)이 전체 두께의 약 33%에 도달할 때(즉, 비교예 3(CO13)) 가장 큰 유전 상수를 나타낸다. 즉, 높은 총 유전 상수를 얻기 위하여 실험예 그룹(EX1)은 비교예 그룹(CO1)에 비하여 제1 유전층(32)을 더 큰 두께까지 형성할 수 있음을 확인할 수 있다.
이는 도 22a에서 설명한 바와 같이, 일반적으로 유전층의 두께가 두꺼울수록 상대적으로 유전율이 작은 모노클리닉 결정상으로 결정화되기 쉬운 것으로 알려져 있으나, 예시적인 실시예들에 따르면 결정화 유도층(26)에 의해 제1 유전층(32)이 상대적으로 큰 제2 두께에서도 테트라고날 결정상을 갖도록 형성될 수 있기 때문이다.
도 22c는 도 22b의 비교예 2 및 3(CO12, CO13) 및 실험예 4(EX14)의 등가 산화물 두께를 막 두께의 함수로서 도시한 그래프이며, 도 22d는 비교예 2 및 3(CO12, CO13) 및 실험예 4(EX14)의 누설 전류를 등가 산화물 두께의 함수로서 도시한 그래프이다.
구체적으로, 비교예 2(CO12)는 티타늄 질화물을 포함하는 제1 전극(22) 상에 지르코늄 산화물을 포함하는 제2 유전층(34)만을 형성한 커패시터 구조물이며, 비교예 3(CO13)은 티타늄 질화물을 포함하는 제1 전극(22) 상에 하프늄 산화물을 포함하는 제1 유전층(32)을 총 두께의 약 33%까지 형성하고, 지르코늄 산화물을 포함하는 제2 유전층(34)을 총 두께의 약 67%까지 형성한 커패시터 구조물이다. 실험예 4(EX14)는 니오븀 질화물을 포함하는 결정화 유도층(26) 상에 하프늄 산화물을 포함하는 제1 유전층(32)을 총 두께의 약 50%로 형성하고, 지르코늄 산화물을 포함하는 제2 유전층(34)을 총 두께의 약 50%로 형성한 커패시터 구조물이다.
도 22c를 참조하면, 비교예 2(CO12)의 그래프로부터 약 38의 유전 상수가 얻어지며, 비교예 3(CO13)의 그래프로부터 약 43의 유전 상수가 얻어지는 반면, 실험예 4(EX14)의 그래프로부터 약 56의 유전 상수가 얻어질 수 있다. 즉, 결정화 유도층(26)을 구비하는 실험예 4(EX14)에 따른 커패시터 구조물은 결정화 유도층(26)을 구비하지 않는 비교예 3(CO13)에 비하여 약 30% 이상 증가된 유전 상수를 나타냄이 확인된다.
도 22d를 참조하면, 화살표에 의해 표시되는 바와 같이, 실험예 4(EX14)는 비교예 2 및 3(CO12, CO13)과 비교할 때 더 작은 등가 산화물 두께에서도 감소된 누설 전류를 보인다. 이는 앞서 설명한 바와 같이 결정화 유도층(26)이 제1 및 제2 전극(22, 24)보다 일함수가 높은 물질을 포함함에 따라 커패시터 구조물의 누설 전류가 감소되는 것으로 생각될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치(10A)의 단면도이다. 도 2에서 도 1에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 2를 참조하면, 반도체 장치(10A)는 제1 전극(22A), 제2 전극(24A), 제1 전극(22A) 및 제2 전극(24A) 사이에 개재되는 유전층 구조물(30A)을 포함할 수 있다. 유전층 구조물(30A)은 제1 유전 물질을 포함하는 제1 유전층(32A)과 제1 유전 물질과는 다른 제2 유전 물질을 포함하는 제2 유전층(34A)을 포함할 수 있다.
예시적인 실시예들에서, 제1 전극(22A)은 제2 전극(24A)보다 일함수가 높은 금속 물질을 포함할 수 있다. 예를 들어, 제1 전극(22A)은 이리듐(Ir), 몰리브덴(Mo), 또는 몰리브덴 질화물(MoN)을 포함할 수 있다. 예시적인 실시예들에서, 제2 전극(24A)은 도핑된 폴리실리콘, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 산화 이리듐 등의 도전성 금속 산화물 등에서 선택된 적어도 하나를 포함할 수 있다.
제1 전극(22A)은 커패시터 구조물의 하부 전극에 대응되고, 제2 전극(24A)은 커패시터 구조물의 상부 전극에 대응될 수 있다. 이와는 달리, 제1 전극(22A)은 커패시터 구조물의 상부 전극에 대응되고, 제2 전극(24A)은 커패시터 구조물의 하부 전극에 대응될 수도 있다.
유전층 구조물(30A)은 제1 유전층(32A) 및 제2 유전층(34A)을 포함할 수 있고, 제1 유전층(32A)은 제1 전극(22A)의 전체 표면과 접촉하도록 형성되며 제2 유전층(34A)이 제2 전극(24A)과 접촉하도록 형성될 수 있다.
예시적인 실시예들에서, 제1 유전층(32A)은 지르코늄 산화물을 포함할 수 있다. 제1 유전층(32A)은 테트라고날 결정상을 갖는 지르코늄 산화물을 포함할 수 있다. 예시적인 제1 유전층(32A)의 형성 공정에서, 이리듐(Ir), 몰리브덴(Mo), 또는 몰리브덴 질화물(MoN)을 포함하는 제1 전극(22A) 상에 제1 유전층(32A)이 지르코늄 산화물을 사용하여 형성되고, 이후 어닐링될 수 있다. 상기 어닐링 공정에서 제1 전극(22A)은 지르코늄 산화물이 테트라고날 결정상으로 결정화되도록 돕는 결정화 유도층으로서 작용할 수 있다. 따라서, 제1 전극(22A)과 접촉하는 제1 유전층(32A) 내의 지르코늄 산화물은 테트라고날 결정상으로 우선적으로 배향하도록 결정화될 수 있다. 비교예에 있어서, 제1 전극(22A)이 티타늄 질화물 등을 포함하는 경우에는, 티타늄 질화물 상에 형성되는 유전층은 티타늄 질화물과의 계면 에너지 특성에 의해 큐빅(cubic) 결정상을 가질 수 있다.
제1 유전층(32A)이 테트라고날 결정상을 갖는 지르코늄 산화물을 포함함에 따라, 유전층 구조물(30A)의 총 유전 상수가 현저히 높아질 수 있다. 일반적으로 큐빅 결정상을 갖는 지르코늄 산화물보다 테트라고날 결정상을 갖는 지르코늄 산화물은 상대적으로 높은 유전 상수를 갖는다. 따라서, 제1 유전층(32A)이 큐빅 결정상을 갖는 지르코늄 산화물을 포함하는 경우와 비교할 때, 제1 유전층(32A)은 대략 30% 이상 높은 유전 상수를 가질 수 있다. 제1 유전층(32A)의 결정상과 유전 상수와의 관계는 이후에 도 23a 내지 23c를 참조로 다시 설명하도록 한다.
예시적인 실시예들에서, 제2 유전층(34A)은 하프늄 산화물, 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다.
다른 예시적인 실시예들에 있어서, 제2 유전층(34A)이 생략될 수 있고, 유전층 구조물(30A)은 제1 유전층(32A)만을 포함할 수 있다. 이러한 경우에 제2 유전층(34A)은 제1 전극(22A)과 제2 전극(24A) 사이에 배치될 수 있다.
유전층 구조물(30A)은 제2 방향(D2 방향)을 따라 제1 두께(T1A)를 가질 수 있고, 제1 두께(T1A)는 약 30Å 내지 약 200Å의 범위일 수 있다. 제1 유전층(32A)은 상기 제2 방향(D2 방향)을 따라 제2 두께(T2A)를 가질 수 있다. 제1 유전층(32A)의 제2 두께(T2A)는 유전층 구조물(30A)의 제1 두께(T1A)의 약 60% 내지 약 90%의 범위일 수 있다. 예를 들어, 제1 유전층(32A)의 제2 두께(T2A)는 약 20Å 내지 약 180Å의 범위일 수 있다. 예시적인 실시예들에서, 유전층 구조물(30A)은 약 40 내지 약 55의 유전 상수를 가질 수 있으나, 이에 한정되는 것은 아니다.
일반적으로 커패시터 구조물의 상부 전극 또는 하부 전극으로 티타늄 질화물을 사용하는 경우에, 지르코늄 산화물은 상기 티타늄 질화물 상에서 큐빅 결정상을 갖도록 형성될 수 있다. 그러나 전술한 예시적인 실시예에 따르면, 제1 전극(22A)은 이리듐(Ir), 몰리브덴(Mo), 또는 몰리브덴 질화물(MoN)을 포함할 수 있고, 제1 전극(22A) 상에서 테트라고날 결정상을 갖는 지르코늄 산화물이 형성될 수 있다. 일반적으로, 큐빅 결정상을 갖는 지르코늄 산화물보다 테트라고날 결정상을 갖는 지르코늄 산화물의 유전 상수가 더 높으므로, 유전층 구조물(30A)은 높은 유전 상수를 가질 수 있다. 예시적인 실시예들에 따른 반도체 장치(10A)는 더욱 큰 커패시턴스를 가질 수 있다. 또한 제1 전극(22A)은 티타늄 질화물보다 일함수가 큰 물질을 포함하여 누설 전류가 방지될 수 있다. 따라서, 반도체 장치(10A)는 상대적으로 높은 커패시턴스를 갖는 한편 감소된 누설 전류를 가질 수 있다.
이하에서는 도 23a 내지 도 23c를 참조하여 예시적인 실시예들에 따른 커패시터 구조물의 유전 상수를 비교예에 따른 커패시터 구조물과 비교하여 설명하도록 한다. 도 23a 내지 도 23c에서, 제1 전극(22A)이 이리듐을 포함하는 실험예 그룹(EX2)에 따른 커패시터 구조물과, 제1 전극(22A)이 티타늄 질화물을 포함하는 비교예 그룹(CO2)에 따른 커패시터 구조물에 대하여 유전 상수 및 누설 전류를 측정하였다.
도 23a는 실험예 그룹(EX2)에 따른 커패시터 구조물과 비교예 그룹(CO2)에 따른 커패시터 구조물에 대하여, 지르코늄 산화물의 두께 비율에 따른 유전 상수(또는 제1 유전층(32A)의 함량에 따른 유전 상수)를 나타내는 그래프이다.
실험예 그룹(EX2)에 따른 커패시터 구조물을 위하여, 이리듐을 포함하는 제1 전극(22A) 상에 유전층 구조물(30A)을 형성하였으며, 유전층 구조물(30A)은 지르코늄 산화물을 포함하는 제1 유전층(32A)과, 하프늄 산화물을 포함하는 제2 유전층(34A)을 포함하도록 형성하였다. 실험예 5 내지 실험예 7(EX21, EX22, EX23)은 각각 제1 유전층(32A)의 두께가 약 67%, 약 75%, 및 100%인 커패시터 구조물에 해당한다. 비교예 그룹(CO2)에 따른 커패시터 구조물을 위하여, 티타늄 질화물을 포함하는 제1 전극(22A) 상에 유전층 구조물(30A)을 형성하였으며, 유전층 구조물(30A)은 지르코늄 산화물을 포함하는 제1 유전층(32A)만을 포함하도록 형성하였다. 즉, 비교예 4(CO21)는 제1 유전층(32A)의 두께가 100%인 커패시터 구조물에 해당한다.
도 23a에서, X 축은 유전층 구조물(30A)의 제1 두께(T1A)에 대한 제1 유전층(32A)의 제2 두께(T2A)의 비율이며, 이는 유전층 구조물(30A) 전체에 포함된 지르코늄 산화물의 함량, 또는 유전층 구조물(30A)의 전체 부피에 대한 제1 유전층(32A)의 부피에 대응된다.
도 23a를 참조하면, 실험예 7(EX23)이 비교예 4(CO21)보다 더 높은 유전 상수를 가지며, 이리듐 상에 형성된 지르코늄 산화물이 티타늄 질화물 상에 형성된 지르코늄 산화물보다 더 높은 유전 상수를 가짐을 확인할 수 있다. 이는 이리듐을 포함하는 제1 전극(22A) 상에서 지르코늄 산화물이 테트라고날 결정상을 갖도록 결정화되고, 테트라고날 결정상을 갖는 지르코늄 산화물이 큐빅 결정상의 지르코늄 산화물에 비하여 유전 상수가 더 높기 때문인 것으로 이해될 수 있다. 또한 실험예 5(EX21) 및 실험예 6(EX22)은 비교예 4(CO21) 및 실험예 7(EX23)보다 더 높은 유전 상수를 갖는다. 제1 유전층(32A)의 두께 비율이 약 60% 내지 약 90%의 범위일 때 가장 우수한 유전 상수를 가짐을 확인할 수 있다.
도 23b는 도 23a의 비교예 4(CO21) 및 실험예 6(EX22)의 등가 산화물 두께를 막 두께의 함수로서 도시한 그래프이며, 도 23c는 비교예 4(CO21) 및 실험예 5 내지 7(EX21, EX22, EX23)의 누설 전류를 등가 산화물 두께의 함수로서 도시한 그래프이다.
도 23b를 참조하면, 비교예 4(CO21)의 그래프로부터 약 38의 유전 상수가 얻어지는 반면, 실험예 6(EX22)의 그래프로부터 약 51의 유전 상수가 얻어질 수 있다. 즉, 이리듐 상에 형성되는 75%의 지르코늄 산화물과, 25%의 하프늄 산화물을 포함하는 실험예 6(EX22)에 따른 커패시터 구조물은 티타늄 질화물 상에 형성되는 100%의 지르코늄 산화물을 포함하는 비교예 4(CO21)에 비하여 약 30% 이상 증가된 유전 상수를 나타냄이 확인된다.
도 23c를 참조하면, 화살표에 의해 표시되는 바와 같이, 실험예 5 내지 7(EX21, EX22, EX23)는 비교예 4(CO21)와 비교할 때 더 작은 등가 산화물 두께에서도 감소된 누설 전류를 보인다. 이는 앞서 설명한 바와 같이 제1 전극(22A)이 제2 전극(24A)보다 일함수가 높은 물질을 포함함에 따라 커패시터 구조물의 누설 전류가 감소되는 것으로 생각될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 레이아웃도이며, 도 4는 도 3의 B-B ' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 기판(102)은 소자 분리막(104)에 의해 정의되는 활성 영역(106)을 구비할 수 있다. 예시적인 실시예들에서, 기판(102)은 Si (silicon), Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에서, 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(104)은 STI (shallow trench isolation) 구조를 가질 수 있다. 예를 들어 소자 분리막(104)은 기판(102) 내에 형성된 소자 분리 트렌치(104T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
활성 영역(106)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 도 3에 예시적으로 도시된 것과 같이, 활성 영역(106)의 장축은 기판(102)의 상면에 평행한 D3 방향을 따라 배열될 수 있다. 예시적인 실시예들에 있어서, 활성 영역(106)은 제1 도전형을 가질 수 있다. 상기 제1 도전형은 P형 또는 N형일 수 있다.
기판(102)은 기판(102) 상면에 평행한 X 방향을 따라 연장되는 게이트 라인 트렌치(108)를 더 구비할 수 있다. 게이트 라인 트렌치(108)는 활성 영역(106)과 교차하며, 기판(102) 상면으로부터 소정의 깊이로 형성될 수 있다. 게이트 라인 트렌치(108)의 일부분은 소자 분리막(104) 내부로 연장될 수 있고, 소자 분리막(104) 내에 형성되는 게이트 라인 트렌치(108)의 일부분은 활성 영역(106) 내에 형성되는 게이트 라인 트렌치(108)의 일부분보다 낮은 레벨에 위치하는 바닥면을 구비할 수 있다.
게이트 라인 트렌치(108) 양측에 위치하는 활성 영역(106) 상부(upper portion)에는 제1 소스/드레인 영역(109A) 및 제2 소스/드레인 영역(109B)이 배치될 수 있다. 제1 소스/드레인 영역(109A)과 제2 소스/드레인 영역(109B)은 상기 제1 도전형과는 다른 제2 도전형을 갖는 불순물이 도핑된 불순물 영역일 수 있다. 상기 제2 도전형은 N형 또는 P형일 수 있다.
게이트 라인 트렌치(108)의 내부에는 게이트 구조물(120)이 형성될 수 있다. 게이트 구조물(120)은 게이트 라인 트렌치(108)의 내벽 상에 순차적으로 형성된 게이트 절연층(122), 게이트 전극(124) 및 게이트 캡핑층(126)을 포함할 수 있다.
게이트 절연층(122)은 소정의 두께로 게이트 라인 트렌치(108)의 내벽 상에 콘포말하게 형성될 수 있다. 게이트 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO (oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 절연층(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 절연층(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되지 않는다.
게이트 전극(124)은 게이트 절연층(122) 상에서 게이트 라인 트렌치(108)의 바닥부로부터 소정의 높이까지 게이트 라인 트렌치(108)를 채우도록 형성될 수 있다. 게이트 전극(124)은 게이트 절연층(122) 상에 배치되는 일함수 조절층(도시 생략)과 상기 일함수 조절층 상에서 게이트 라인 트렌치(108)의 바닥부를 채우는 매립 금속층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 일함수 조절층은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 상기 매립 금속층은 W, WN, TiN, TaN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(126)은 게이트 전극(124) 상에서 게이트 라인 트렌치(108)의 잔류 부분을 채울 수 있다. 예를 들어, 게이트 캡핑층(126)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
제1 소스/드레인 영역(109A) 상에는 기판(102)의 상면에 평행하고 X 방향에 수직한 Y 방향을 따라 연장되는 비트 라인 구조물(130)이 형성될 수 있다. 비트 라인 구조물(130)은 기판(102) 상에 순차적으로 적층된 비트 라인 콘택(132), 비트 라인(134) 및 비트 라인 캡핑층(136)을 포함할 수 있다. 예를 들어, 비트 라인 콘택(132)은 폴리실리콘을 포함할 수 있고, 비트 라인(134)은 금속 물질을 포함할 수 있다. 비트 라인 캡핑층(136)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 도 4에는 비트 라인 콘택(132)이 기판(102) 상면과 동일한 레벨의 바닥면을 갖도록 형성된 것이 예시적으로 도시되었으나, 이와는 달리 비트 라인 콘택(132)의 바닥면이 기판(102) 상면보다 낮은 레벨에 형성될 수도 있다.
선택적으로, 비트 라인 콘택(132)과 비트 라인(134) 사이에 비트 라인 중간층(도시 생략)이 개재될 수 있다. 상기 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 비트 라인 구조물(130) 측벽 상에는 비트 라인 스페이서(도시 생략)가 더 형성될 수 있다. 상기 비트 라인 스페이서는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질로 구성된 단일층 구조 또는 다중층 구조를 가질 수 있다. 또한, 상기 비트 라인 스페이서는 에어 스페이스(도시 생략)를 더 포함할 수도 있다.
기판(102) 상에는 제1 층간 절연막(142)이 형성될 수 있고, 비트 라인 콘택(132)이 제1 층간 절연막(142)을 관통하여 제1 소스/드레인 영역(109A)과 연결될 수 있다. 제1 층간 절연막(142) 상에는 비트 라인(134) 및 비트 라인 캡핑층(136)이 배치될 수 있다. 제2 층간 절연막(144)은 제1 층간 절연막(142) 상에서 비트 라인(134) 및 비트 라인 캡핑층(136) 측면 및 상면을 커버하도록 배치될 수 있다.
콘택 구조물(146)은 제2 소스/드레인 영역(109B) 상에 배치될 수 있다. 콘택 구조물(146)의 측벽을 제1 및 제2 층간 절연막(142, 144)이 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 콘택 구조물(146)은 기판(102) 상에 순차적으로 적층된 하부 콘택 패턴(도시 생략), 금속 실리사이드층(도시 생략), 및 상부 콘택 패턴(도시 생략)과, 상기 상부 콘택 패턴의 측면과 바닥면을 둘러싸는 배리어층(도시 생략)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 하부 콘택 패턴은 폴리실리콘을 포함하고, 상기 상부 콘택 패턴은 금속 물질을 포함할 수 있다. 상기 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
제2 층간 절연막(144) 상에는 커패시터 구조물(160)이 형성될 수 있다. 커패시터 구조물(160)이 콘택 구조물(146)과 전기적으로 연결되는 하부 전극(162), 하부 전극(162) 상의 결정화 유도층(166), 결정화 유도층(166) 상의 유전층 구조물(170), 및 유전층 구조물(170) 상의 상부 전극(164)을 포함할 수 있다. 한편, 제2 층간 절연막(144) 상에는 개구부(150T)를 구비하는 식각 정지층(150)이 형성될 수 있고, 식각 정지층(150)의 개구부(150T) 내에 하부 전극(162)의 바닥부가 배치될 수 있다.
도 3 및 도 4에는 X 방향 및 Y 방향을 따라 반복적으로 배열되는 콘택 구조물(146) 상에서 커패시터 구조물(160)이 X 방향 및 Y 방향을 따라 반복적으로 배열된 것이 예시적으로 도시된다. 그러나, 도 3 및 도 4에 도시된 것과는 달리, X 방향 및 Y 방향을 따라 반복적으로 배열되는 콘택 구조물(146) 상에서 커패시터 구조물(160)은 예를 들어 허니콤 구조와 같은 육각형 형상으로 배열할 수도 있고, 이러한 경우에 콘택 구조물(146)과 커패시터 구조물(160) 사이에 랜딩 패드(도시 생략)가 더 형성될 수 있다.
하부 전극(162)은 콘택 구조물(146) 상에서 아래가 막힌 실린더 형상 또는 컵 형상으로 형성될 수 있고, 결정화 유도층(166)이 하부 전극(162) 상면 및 측벽 상에 콘포말하게 형성될 수 있다. 도 4에 도시된 바와 같이 결정화 유도층(166)은 식각 정지층(150)의 상면 상에는 형성되지 않을 수 있다.
유전층 구조물(170)은 결정화 유도층(166) 및 식각 정지층(150) 상에 형성될 수 있다. 유전층 구조물(170)은 결정화 유도층(166)과 직접 접촉하는 제1 유전층(172)과, 제1 유전층(172) 상에서 상부 전극(164)과 접촉하는 제2 유전층(174)을 포함할 수 있다.
하부 전극(162), 상부 전극(164), 결정화 유도층(166), 및 유전층 구조물(170)에 대한 상세한 설명은 도 1을 참조로 제1 전극(22), 제2 전극(24), 결정화 유도층(26), 및 유전층 구조물(30)에 대하여 전술한 바를 참조할 수 있다.
예시적인 실시예들에 따른 반도체 장치(100)에 따르면, 결정화 유도층(166)에 의해 제1 유전층(172)은 테트라고날 결정상을 갖는 하프늄 산화물로 결정화될 수 있고, 이에 따라 커패시터 구조물(160)은 높은 커패시턴스를 가질 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이다. 도 5는 도 3의 B-B' 선을 따라 자른 단면에 대응하는 단면도이다. 도 5에 있어서, 도 1 내지 도 4에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 커패시터 구조물(160A)은 유전층 구조물(170A)과 상부 전극(164) 사이에 형성되는 결정화 유도층(166A)을 포함할 수 있다. 유전층 구조물(170A)은 결정화 유도층(166A)과 직접 접촉하는 제1 유전층(172A)과, 제1 유전층(172A) 상에서 하부 전극(162)과 접촉하는 제2 유전층(174A)을 포함할 수 있다. 제1 유전층(172A)은 테트라고날 결정상을 갖는 하프늄 산화물을 포함할 수 있다. 결정화 유도층(166A)은 하부 전극(162)과 상부 전극(164) 사이에서 유전층 구조물(170A)과 접촉하도록 배치되며, 식각 정지층(150) 상에 배치되는 유전층 구조물(170A) 부분 상에도 배치될 수 있다.
커패시터 구조물(160A)의 예시적인 제조 공정에서, 먼저 하부 전극(162) 상에 제2 유전층(174A)을 콘포말하게 형성하고, 제2 유전층(174A) 상에 제1 유전층(174A)을 형성한 후, 제1 유전층(174A) 상에 결정화 유도층(166A) 및 상부 전극(164)을 형성할 수 있다. 이후 어닐링 공정을 수행할 때 결정화 유도층(166A)과 접촉하는 제1 유전층(172A)이 테트라고날 결정상을 갖도록 결정화될 수 있다.
예시적인 실시예들에 따른 반도체 장치(100A)에 따르면, 결정화 유도층(166A)에 의해 제1 유전층(172A)은 테트라고날 결정상을 갖는 하프늄 산화물로 결정화될 수 있고, 이에 따라 커패시터 구조물(160A)은 높은 커패시턴스를 가질 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다. 도 6은 도 3의 B-B' 선을 따라 자른 단면에 대응하는 단면도이다. 도 6에 있어서, 도 1 내지 도 5에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 커패시터 구조물(160B)은 유전층 구조물(170B)과 상부 전극(164) 사이 및 유전층 구조물(170B)과 하부 전극(162) 사이에 형성되는 결정화 유도층(166B)을 포함할 수 있다.
결정화 유도층(166B)의 제1 부분(166B1)은 하부 전극(162)의 측벽을 둘러싸도록 배치되고, 제1 부분(166B1)은 식각 정지층(150)과 하부 전극(162) 사이 및, 하부 전극(162)과 콘택 구조물(146) 사이에도 개재될 수 있다. 제1 유전층(172B)과 상부 전극(164) 사이에 결정화 유도층(166B)의 제2 부분(166B2)이 배치될 수 있고, 제1 유전층(172B)은 테트라고날 결정상을 갖는 하프늄 산화물을 포함할 수 있다.
제2 유전층(174B)은 결정화 유도층(166B)의 제1 부분(166B1)을 사이에 두고 하부 전극(162) 상에 배치될 수 있다. 제2 유전층(174B)은 제1 유전층(172B)과는 다른 유전 물질, 예를 들어 지르코늄 산화물, 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다.
예시적인 커패시터 구조물(160B)의 제조 공정에서, 몰드층(210)(도 15 참조)의 개구부(210H) 내에 하부 전극(162)을 형성하기 전에 결정화 유도층(166B)의 제1 층을 먼저 형성하고, 결정화 유도층(166B) 상에 하부 전극(162)을 형성하며, 하부 전극(162) 상에 결정화 유도층(166B)의 제2 층을 형성할 수 있다. 이에 따라 하부 전극(162)의 내벽과 외벽이 모두 결정화 유도층(166B)에 의해 둘러싸일 수 있다. 이후, 몰드층(210)을 제거한 후 유전층 구조물(170)을 형성하고, 유전층 구조물(170) 상에 결정화 유도층(166B)의 제2 부분(166B2)을 형성할 수 있다.
도 6에는 결정화 유도층(166B)의 제1 부분(166B1)이 하부 전극(162)의 최상부면 상에 형성되지 않고, 하부 전극(162)의 상기 최상부면은 제2 유전층(174B)과 접촉하는 것이 예시적으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 도 6에 도시된 것과는 달리 결정화 유도층(166B)의 제1 부분(166B1)이 하부 전극(162)의 상기 최상부면과 제2 유전층(174B) 사이에 배치될 수도 있다.
결정화 유도층(166B)이 유전층 구조물(170B)과 하부 전극(162) 사이, 및 유전층 구조물(170B)과 상부 전극(164) 사이에 개재되며, 결정화 유도층(166B)이 하부 및 상부 전극(162, 164)보다 일함수가 높은 물질을 포함하므로, 커패시터 구조물(160B)은 감소된 누설 전류를 가질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다. 도 7은 도 3의 B-B' 선을 따라 자른 단면에 대응하는 단면도이다. 도 7에 있어서, 도 1 내지 도 6에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 커패시터 구조물(160C)은 하부 전극(162A), 하부 전극(162A) 상의 유전층 구조물(170C), 및 유전층 구조물(170C) 상의 상부 전극(164A)을 포함할 수 있다. 유전층 구조물(170C)은 하부 전극(162A) 상에 콘포말하게 형성되는 제1 유전층(172C)과, 제1 유전층(172C) 상에 형성되며 상부 전극(164A)과 접촉하는 제2 유전층(174C)을 포함할 수 있다. 하부 전극(162A), 상부 전극(164A), 및 유전층 구조물(170C)에 대한 상세한 설명은 도 2를 참조로 제1 전극(22A), 제2 전극(24A), 및 유전층 구조물(30A)에 대하여 전술한 바를 참조할 수 있다.
예시적인 실시예들에 따른 반도체 장치(100C)에 따르면, 이리듐, 몰리브덴, 또는 몰리브덴 질화물을 포함하는 하부 전극(162A)에 의해 제1 유전층(172C)은 테트라고날 결정상을 갖는 지르코늄 산화물로 결정화될 수 있고, 이에 따라 커패시터 구조물(160C)은 높은 커패시턴스를 가질 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100D)를 나타내는 단면도이다. 도 8은 도 3의 B-B' 선을 따라 자른 단면에 대응하는 단면도이다. 도 8에 있어서, 도 1 내지 도 7에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 커패시터 구조물(160D)은 하부 전극(162B), 하부 전극(162B) 상의 유전층 구조물(170D), 및 유전층 구조물(170D) 상의 상부 전극(164B)을 포함할 수 있다. 하부 전극(162B)은 도 2를 참조로 설명한 제2 전극(24A)과 유사한 특징을 가질 수 있고, 상부 전극(164B)은 도 2를 참조로 설명한 제1 전극(22A)과 유사한 특징을 가질 수 있다. 유전층 구조물(170D)은 상부 전극(164B)과 접촉하는 제2 유전층(174D)과, 하부 전극(162B)과 접촉하는 제1 유전층(172D)을 포함할 수 있다. 즉, 상부 전극(164B)이 이리듐, 몰리브덴, 또는 몰리브덴 질화물을 포함하며, 상부 전극(164B)과 접촉하는 제1 유전층(172D)은 테트라고날 결정상을 갖는 지르코늄 산화물을 포함할 수 있다.
커패시터 구조물(160D)의 예시적인 제조 공정에서, 먼저 하부 전극(162B) 상에 제2 유전층(174D)을 콘포말하게 형성하고, 제2 유전층(174D) 상에 제1 유전층(174D)을 형성한 후, 제1 유전층(174D) 상에 상부 전극(164B)을 형성할 수 있다. 이후 어닐링 공정을 수행할 때 상부 전극(164B)과 접촉하는 제1 유전층(172D)이 테트라고날 결정상을 갖도록 결정화될 수 있다.
예시적인 실시예들에 따른 반도체 장치(100D)에 따르면, 상부 전극(164B)에 의해 제1 유전층(172D)은 테트라고날 결정상을 갖는 지르코늄 산화물로 결정화될 수 있고, 이에 따라 커패시터 구조물(160D)은 높은 커패시턴스를 가질 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100E)를 나타내는 단면도이다. 도 9는 도 3의 B-B' 선을 따라 자른 단면에 대응하는 단면도이다. 도 9에 있어서, 도 1 내지 도 8에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 9를 참조하면, 커패시터 구조물(160E)은 하부 전극(162C), 하부 전극(162C) 상의 유전층 구조물(170E), 및 유전층 구조물(170E) 상의 상부 전극(164C)을 포함할 수 있고, 하부 전극(162C)과 상부 전극(164C) 모두 이리듐, 몰리브덴, 또는 몰리브덴 질화물을 포함할 수 있다. 예시적인 실시예들에서, 하부 전극(162C)과 접촉하는 제1 유전층(172E)이 테트라고날 결정상을 갖는 지르코늄 산화물을 포함하고 제2 유전층(174E)이 제1 유전층(172E)과는 다른 물질, 예를 들어 하프늄 산화물, 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다. 다른 실시예들에서, 상부 전극(164C)과 접촉하는 제2 유전층(174E)이 테트라고날 결정상을 갖는 지르코늄 산화물을 포함하고 제1 유전층(172E)이 제2 유전층(174E)과는 다른 물질을 포함할 수도 있다.
예시적인 실시예들에서, 하부 전극(162C)과 상부 전극(164C) 모두 티타늄 질화물보다 일함수가 높은 물질을 포함하므로, 커패시터 구조물(160E)은 감소된 누설 전류를 가질 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(100F)를 나타내는 단면도이다. 도 10은 도 3의 B-B' 선을 따라 자른 단면에 대응하는 단면도이다. 도 10에 있어서, 도 1 내지 도 9에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 10을 참조하면, 커패시터 구조물(160F)은 제1 유전층(172F)의 단일 층으로 형성되는 유전층 구조물(170F)을 포함할 수 있다. 제1 유전층(172F)은 하부 전극(162C) 및 상부 전극(164C) 모두와 접촉하도록 형성될 수 있고, 제1 유전층(172F)은 테트라고날 결정상을 갖는 지르코늄 산화물을 포함할 수 있다.
예시적인 실시예들에서, 하부 전극(162C) 상에 제1 유전층(172F)을 형성한 후, 제1 유전층(172F) 상에 상부 전극(164C)을 형성하고, 이후 어닐링할 수 있다. 상기 어닐링 공정에서 하부 전극(162C) 및 상부 전극(164C)에 의해 제1 유전층(172F)은 테트라고날 결정상으로 결정화될 수 있다.
예시적인 실시예들에서, 제1 유전층(172F)은 테트라고날 결정상을 갖는 지르코늄 산화물로 결정화될 수 있고, 이에 따라 커패시터 구조물(160F)은 높은 커패시턴스를 가질 수 있다. 또한 하부 전극(162C)과 상부 전극(164C) 모두 티타늄 질화물보다 일함수가 높은 물질을 포함하므로, 커패시터 구조물(160F)은 감소된 누설 전류를 가질 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치(100G)를 나타내는 단면도이다. 도 11은 도 3의 B-B' 선을 따라 자른 단면에 대응하는 단면도이다. 도 11에 있어서, 도 1 내지 도 10에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
커패시터 구조물(160G)은 필라 형상의 하부 전극(162D)을 포함할 수 있다. 하부 전극(162D)의 측벽 일부분 상에 하부 전극(162D)의 쓰러짐을 방지하기 위한 지지 부재(180)가 배치될 수 있다. 유전층 구조물(170G)은 하부 전극(162D)과 지지 부재(180) 상에 콘포말하게 형성될 수 있다. 상부 전극(164D)은 유전층 구조물(170G) 상에서 하부 전극(162D)과 이에 인접한 하부 전극(162D) 사이의 공간을 채울 수 있다. 유전층 구조물(170G)과 상부 전극(164D) 사이에는 결정화 유도층(166C)이 형성될 수 있고, 제1 유전층(172B)이 결정화 유도층(166C)과 접촉할 수 있다.
도 12 내지 도 17은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 12를 참조하면, 기판(102)에 소자 분리 트렌치(104T)를 형성하고, 소자 분리 트렌치(104T) 내에 소자 분리막(104)을 형성할 수 있다. 소자 분리막(104)에 의해 기판(102)에 활성 영역(106)이 정의될 수 있다.
이후, 기판(102)에 제1 마스크(도시 생략)를 형성하고, 상기 제1 마스크를 식각 마스크로 사용하여 기판(102)에 게이트 라인 트렌치(108)를 형성할 수 있다. 게이트 라인 트렌치(108)는 상호 평행하게 연장되며, 활성 영역(106)을 가로지르는 라인 형상을 가질 수 있다.
이후, 게이트 라인 트렌치(108)의 내벽 상에 게이트 절연층(122)을 형성할 수 있다. 게이트 절연층(122) 상에 게이트 라인 트렌치(108) 내부를 채우는 게이트 도전층(도시 생략)을 형성한 후 에치백 공정에 의해 상기 게이트 도전층 상측을 소정의 높이만큼 제거하여 게이트 전극(124)을 형성할 수 있다.
이후, 게이트 라인 트렌치(108)의 잔류 부분을 채우도록 절연 물질을 형성하고, 기판(102) 상면이 노출될 때까지 상기 절연 물질을 평탄화함에 의해 게이트 라인 트렌치(108)의 내벽 상에 게이트 캡핑층(126)을 형성할 수 있다. 이후 상기 제1 마스크는 제거될 수 있다.
이후, 게이트 구조물(120) 양측의 기판(102)에 불순물 이온을 주입하여 제1 및 제2 소스/드레인 영역(109A, 109B)을 형성할 수도 있다. 이와는 달리, 소자 분리막(104)을 형성한 후에, 기판(102)에 불순물 이온을 주입하여 활성 영역(106)의 상측에 제1 및 제2 소스/드레인 영역(109A, 109B)을 형성할 수도 있다.
도 13을 참조하면, 기판(102) 상에 제1 층간 절연막(142)을 형성하고, 제1 층간 절연막(142)에 제1 소스/드레인 영역(109A)의 상면을 노출하는 개구부(도시 생략)를 형성할 수 있다. 제1 층간 절연막(142) 상에 상기 개구부를 채우는 도전층(도시 생략)을 형성하고, 상기 도전층 상측을 평탄화하여 상기 개구부 내에 제1 소스/드레인 영역(109A)과 전기적으로 연결되는 비트 라인 콘택(132)을 형성할 수 있다.
이후, 제1 층간 절연막(142) 상에 도전층(도시 생략) 및 절연층(도시 생략)을 순차적으로 형성하고, 상기 절연층과 상기 도전층을 패터닝하여 기판(102)의 상면에 평행한 Y 방향(도 3 참조)으로 연장되는 비트 라인 캡핑층(136)과 비트 라인(134)을 형성할 수 있다. 도시하지는 않았지만, 비트 라인(134) 및 비트 라인 캡핑층(136)의 측벽 상에 비트 라인 스페이서(도시 생략)를 더 형성할 수도 있다. 상기 비트 라인 스페이서는 서로 다른 물질로 구성된 복수의 절연층들(도시 생략)을 포함할 수 있고, 상기 비트 라인 스페이서는 에어 스페이스(도시 생략)를 더 포함할 수도 있다.
도 14를 참조하면, 제1 층간 절연막(142) 상에 비트 라인(134) 및 비트 라인 캡핑층(136)를 커버하는 제2 층간 절연막(144)을 형성할 수 있다. 제2 층간 절연막(144)의 상면은 비트 라인 캡핑층(136)의 상면보다 높은 레벨 상에 위치할 수도 있고, 도 14에 도시된 것과는 달리 비트 라인 캡핑층(136) 상면과 동일한 레벨 상에 위치할 수도 있다.
이후, 제1 및 제2 층간 절연막(142, 144)에 제2 소스/드레인 영역(109B)의 상면을 노출하는 개구부(도시 생략)를 형성하고, 상기 개구부 내에 콘택 구조물(146)을 형성할 수 있다. 예시적인 실시예들에서, 상기 개구부 내부에 하부 콘택 패턴(도시 생략), 금속 실리사이드층(도시 생략), 배리어층(도시 생략) 및 상부 콘택 패턴(도시 생략)을 순차적으로 형성함에 의해 콘택 구조물(146)이 형성될 수 있다.
도 15를 참조하면, 제2 층간 절연막(144) 및 콘택 구조물(146) 상에 식각 정지층(150) 및 몰드층(210)을 순차적으로 형성한 후, 몰드층(210) 및 식각 정지층(150)에 각각 개구부(210H) 및 개구부(150T)를 형성할 수 있다. 개구부(210H) 및 개구부(150T)에 의해 콘택 구조물(146)의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 몰드층(210)과 식각 정지층(150)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다. 예를 들어 몰드층(210)이 실리콘 산화물을 포함하는 경우, 식각 정지층(150)은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 몰드층(210)은 서로 식각율이 다른 물질을 사용하여 복수층으로 형성될 수도 있다.
도 16을 참조하면, 식각 정지층(150) 및 몰드층(210) 상에 개구부(150T, 210H)의 내벽을 콘포말하게 덮도록 도전층(도시 생략)을 형성한 후, 에치백 공정에 의해 몰드층(210)의 상면 상에 위치하는 상기 도전층의 일부를 제거하여 하부 전극(162)을 형성할 수 있다.
도 17을 참조하면, 몰드층(210)(도 16 참조)을 제거할 수 있다. 상기 몰드층(210)의 제거 공정에서, 식각 정지층(150)은 제거되지 않고 잔류할 수 있다. 하부 전극(162)은 콘택 구조물(146) 상에 배치되며 바닥부가 막힌 실린더 형상으로 형성될 수 있다.
이후, 하부 전극(162) 및 식각 정지층(150) 상에 콘포말하게 결정화 유도층(166)이 형성될 수 있다.
예시적인 실시예들에 있어서, 결정화 유도층(166)은 니오븀 질화물(NbNx)을 사용하여 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 유기 금속 CVD (MOCVD) 공정, 원자층 증착(ALD) 공정, 유기 금속 ALD (MOALD) 공정 등에 의해 형성될 수 있다. 예시적인 실시예들에서, 결정화 유도층(26)은 산소가 소정의 함량으로, 예를 들어 약 5 원자 퍼센트(at%) 이내로 포함된 니오븀 질화물(NbNx)을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
이후, 하부 전극(162) 상에 결정화 유도층(166)을 상면을 커버하는 보호층(도시 생략)을 형성한 후 상기 결정화 유도층(166) 상에 이방성 식각 공정을 수행하여 식각 정지층(150) 상면 상에 배치되는 결정화 유도층(166) 부분을 제거할 수 있다.
다른 실시예들에서, 하부 전극(162)이 형성되기 전에 몰드층(210) 내벽 상에 결정화 유도층(166)의 제1 층이 먼저 형성되고, 결정화 유도층(166) 상에 하부 전극(162)이 형성된 후, 하부 전극(162) 상에 결정화 유도층(166)의 제2 층이 형성될 수도 있다.
이후 결정화 유도층(166) 및 식각 정지층(150) 상에 제1 유전층(172) 및 제2 유전층(174)을 순차적으로 형성할 수 있다. 제1 유전층(172)은 하프늄 산화물을 사용하여 PVD 공정, CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 형성될 수 있다.
도 4를 다시 참조하면, 제2 유전층(174) 상에 상부 전극(164)을 형성할 수 있다.
이후, 어닐링 공정이 수행될 수 있다. 상기 어닐링 공정은 약 200 내지 500℃의 온도에서 수 분 내지 수 시간 동안 수행될 수 있다. 상기 어닐링 공정에서, 결정화 유도층(166)과 접촉하는 제1 유전층(172)이 전체 면적에 걸쳐 테트라고날 결정상을 갖도록 형성될 수 있다. 상기 어닐링 공정에서, 결정화 유도층(166)에 의해, 결정화 유도층(166)에 접촉하는 제1 유전층(172)이 테트라고날 결정상으로 우선적으로 배향되도록 결정화될 수 있다.
일반적으로 반도체 장치의 스케일 다운에 따라 하부 전극(162)의 직경이 감소하고 하부 전극(162)의 종횡비가 높아진다. 따라서, 하부 전극(162) 내벽 상에 콘포말하게 형성되는 유전층 구조물(170)의 두께도 얇아질 필요가 있다. 도 1을 참조로 전술한 바와 같이, 유전층 구조물(170)이 테트라고날 결정상을 갖는 하프늄 산화물을 포함하며, 테트라고날 하프늄 산화물은 상대적으로 높은 유전 상수를 가짐에 따라 커패시터 구조물(160)은 상대적으로 높은 커패시턴스를 가질 수 있다. 또한 결정화 유도층(166)이 티타늄 질화물보다 일함수가 높은 물질을 포함하므로, 누설 전류가 감소될 수 있다.
도 18 내지 도 21은 예시적인 실시예들에 따른 반도체 장치(100G)의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
우선 도 12 내지 도 14를 참조로 설명한 공정을 수행하여 제2 층간 절연막(144)과 콘택 구조물(146)이 형성된 구조를 얻는다.
도 18을 참조하면, 제2 층간 절연막(144) 및 콘택 구조물(146) 상에 식각 정지층(150), 제1 몰드층(220), 지지 부재(180) 및 제2 몰드층(230)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 식각 정지층(150)과 제1 및 제2 몰드층(220, 230)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다. 또한, 지지 부재(180)와 제1 및 제2 몰드층(220, 230)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다. 제1 및 제2 몰드층(220, 230)은 서로 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다. 예를 들어, 제1 및 제2 몰드층(220, 230)은 실리콘 산화물을 포함하고, 식각 정지층(150)과 지지 부재(180)는 실리콘 질화물을 포함할 수 있다.
도 19를 참조하면, 제2 몰드층(230), 지지 부재(180) 및 제1 몰드층(220)을 관통하는 개구부(230H)와 식각 정지층(150)을 관통하는 개구부(150T)를 순서대로 형성할 수 있다. 개구부(230H, 150T)에 의해 콘택 구조물(146)의 상면이 노출될 수 있고, 개구부(230H) 내벽 상에 지지 부재(180) 측면이 노출될 수 있다.
이후, 제2 몰드층(230) 상에 개구부(150T, 230H)를 채우는 하부 전극층(도시 생략)을 형성하고, 제2 몰드층(230) 상면이 노출될 때까지 상기 하부 전극층 상측 일부분을 에치백하여 개구부(150T, 230H) 내에 하부 전극(162D)을 형성할 수 있다.
하부 전극(162D)은 개구부(150T, 230H)를 채우는 필라 형상으로 형성될 수 있다. 하부 전극(162D)의 측벽에 지지 부재(180)가 접촉될 수 있다.
도 20을 참조하면, 제1 및 제2 몰드층(220, 230)(도 19 참조)을 제거할 수 있다.
우선 제2 몰드층(230)을 제거하고, 지지 부재(180)에 오픈 영역(도시 생략)을 형성하기 위한 패터닝 공정을 수행한 후에 상기 오픈 영역을 통해 제1 몰드층(220)을 제거할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 앞서 설명한 것과는 달리, 지지 부재(180)의 형성 공정에서 상기 오픈 영역을 형성하기 위한 패터닝 공정을 함께 수행할 수도 있다.
한편, 제1 및 제2 몰드층(220, 230)의 제거 공정에서 지지 부재(180)는 제거되지 않고 잔류할 수 있다. 지지 부재(180)는 하부 전극(162D)과 이에 인접한 하부 전극(162D) 사이에 배치되어, 하부 전극(162D)의 쓰러짐 또는 기울어짐(leaning)을 막아줄 수 있다.
도 21을 참조하면, 식각 정지층(150)과 하부 전극(162D) 상에 제2 유전층(174B) 및 제1 유전층(172B)을 순차적으로 형성할 수 있다. 제1 유전층(172B) 및 제2 유전층(17B)을 포함하는 유전층 구조물(170G)은 하부 전극(162D)과 지지 부재(180) 상에 콘포말하게 형성될 수 있다.
이후, 제1 유전층(172B) 상에 결정화 유도층(166C)을 형성할 수 있다.
도 11을 다시 참조하면, 결정화 유도층(166C) 상에 상부 전극(164D)을 형성할 수 있다.
이후 어닐링 공정이 수행될 수 있다.
전술한 공정을 수행하여 반도체 장치(100G)가 완성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
22: 제1 전극 24: 제2 전극
26: 결정화 유도층 30: 유전층 구조물
32: 제1 유전층 34: 제2 유전층
160: 커패시터 구조물 162: 하부 전극
164: 상부 전극 166: 결정화 유도층
170: 유전층 구조물

Claims (20)

  1. 기판 상에 형성되는 제1 전극;
    상기 기판 상에 형성되는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 개재되는 유전층 구조물; 및
    상기 유전층 구조물과 상기 제1 전극 사이에 배치되는 결정화 유도층을 포함하고,
    상기 유전층 구조물은 제1 유전 물질을 포함하는 제1 유전층과, 상기 제1 유전층 상에 형성되며 제2 유전 물질을 포함하는 제2 유전층을 포함하며,
    상기 제1 유전 물질은 테트라고날 결정상을 갖는 하프늄 산화물을 포함하고,
    상기 유전층 구조물은 X선 회절 분석에서 상기 제1 유전층의 테트라고날 결정 구조의 {101} 면에 의한 30.48˚ ± 0.2˚의 피크를 나타내는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 결정화 유도층의 표면 상에 상기 제1 유전층이 배치되고, 상기 결정화 유도층과 상기 제1 유전층이 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 결정화 유도층은 상기 제1 전극 또는 상기 제2 전극보다 일함수가 높은 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 결정화 유도층은 니오븀 질화물(NbN)을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 유전 물질은 지르코늄 산화물, 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 유전층의 두께는 상기 유전층 구조물의 두께의 40% 이상인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 유전층은 적어도 20 옹스트롬(Å)의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 결정화 유도층은 상기 제2 전극과 상기 유전층 구조물 사이에 더 개재되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 유전층은 상기 결정화 유도층과 접촉하며, 상기 제1 유전층보다 작은 유전 상수를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 유전층 구조물은 40 내지 60의 유전 상수를 갖는 것을 특징으로 하는 반도체 장치.
  12. 기판 상에 형성되는 제1 전극;
    상기 기판 상에 형성되는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 개재되는 유전층 구조물;
    상기 유전층 구조물과 상기 제1 전극 사이에 배치되는 제1 결정화 유도층; 및
    상기 유전층 구조물과 상기 제2 전극 사이에 배치되는 제2 결정화 유도층을 포함하고,
    상기 유전층 구조물은,
    상기 제1 결정화 유도층과 접촉하며 제1 유전 물질을 포함하는 제1 유전층과, 상기 제1 유전층 상에 형성되며 제2 유전 물질을 포함하는 제2 유전층을 포함하며,
    상기 제1 유전층은 테트라고날 결정상을 갖는 하프늄 산화물을 포함하고,
    상기 유전층 구조물은 X선 회절 분석에서 상기 제1 유전층의 테트라고날 결정 구조의 {101} 면에 의한 30.48˚ ± 0.2˚의 피크를 나타내는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 유전층 구조물은 40 내지 60의 유전상수를 갖는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제2 유전층은 하프늄 산화물, 알루미늄 산화물, 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서,
    상기 제1 및 제2 결정화 유도층은 니오븀 질화물(NbN)을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서,
    상기 제1 및 제2 결정화 유도층은 상기 제1 전극 또는 상기 제2 전극보다 일함수가 높은 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 기판 상에 배치되는 콘택 구조물; 및
    상기 콘택 구조물 상에 배치되는 커패시터 구조물을 포함하고,
    상기 커패시터 구조물은,
    상기 콘택 구조물과 전기적으로 연결되는 하부 전극;
    상기 하부 전극 상에 배치되며, 제1 유전 물질을 포함하는 제1 유전층과, 상기 제1 유전층 상에 배치되며 제2 유전 물질을 포함하는 제2 유전층을 포함하는 유전층 구조물; 및
    상기 유전층 구조물 상의 상부 전극을 포함하며,
    상기 제1 유전층은 테트라고날 결정상을 갖는 하프늄 산화물을 포함하고,
    상기 유전층 구조물은 X선 회절 분석에서 상기 제1 유전층의 테트라고날 결정 구조의 {101} 면에 의한 30.48˚ ± 0.2˚의 피크를 나타내는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 하부 전극과 상기 제1 유전층 사이에 개재되며, 티타늄 질화물보다 더 큰 일함수를 갖는 금속 물질을 포함하는 결정화 유도층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 유전층은 상기 결정화 유도층과 접촉하며,
    상기 결정화 유도층은 니오븀 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 상부 전극과 상기 제2 유전층 사이에 개재되며, 티타늄 질화물보다 더 큰 일함수를 갖는 금속 물질을 포함하는 결정화 유도층을 더 포함하며,
    상기 제2 유전층은 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
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