KR20230047974A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20230047974A
KR20230047974A KR1020230037293A KR20230037293A KR20230047974A KR 20230047974 A KR20230047974 A KR 20230047974A KR 1020230037293 A KR1020230037293 A KR 1020230037293A KR 20230037293 A KR20230037293 A KR 20230037293A KR 20230047974 A KR20230047974 A KR 20230047974A
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김승훈
박소현
이규현
이상호
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삼성전자주식회사
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Abstract

본 개시는 반도체 장치 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 장치는 기판, 및 기판 위에 위치하는 커패시터 구조체를 포함하고, 커패시터 구조체는 기판에 수직한 제1 방향으로 연장되고, 서로 이격되어 있는 복수의 하부 전극들, 복수의 하부 전극들 사이에 위치하는 제1 서포터, 복수의 하부 전극들 사이에 위치하며, 제1 서포터와 기판 사이에 위치하는 제2 서포터, 복수의 하부 전극들과 이격되어 있는 상부 전극, 및 하부 전극들과 상부 전극 사이에 위치하는 유전층을 포함하고, 복수의 하부 전극들 각각은 제1 서포터에 의해 둘러싸여 있는 제1 부분, 제2 서포터에 의해 둘러싸여 있는 제2 부분, 제1 부분과 제2 부분 사이에 위치하는 제3 부분, 및 제1 부분으로부터 제1 방향으로 돌출되어 있는 헤드부를 포함하고, 헤드부의 폭은 제1 부분의 폭보다 작고, 제3 부분의 폭보다 작다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 개시는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 다운 스케일링에 따라 DRAM 장치의 커패시터 구조물의 크기 또한 축소되고 있다. 이에 따라, 커패시터 구조물에서 공간적 한계 및 디자인 룰(design rule)의 한계를 극복하고 반도체 소자의 집적도가 향상됨에 따라 반도체 소자에 포함되는 커패시터의 면적도 함께 감소되었고, 이는 커패시턴스의 감소를 야기할 수 있다. 이에 따라, 커패시턴스 감소를 방지하기 위해, 더 넓은 면적을 가지는 커패시터 구조물을 형성할 필요가 있다.
실시예들은 신뢰성과 생산성이 향상된 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는 기판, 및 상기 기판 위에 위치하는 커패시터 구조체를 포함하고, 상기 커패시터 구조체는 상기 기판에 수직한 제1 방향으로 연장되고, 서로 이격되어 있는 복수의 하부 전극들, 상기 복수의 하부 전극들 사이에 위치하는 제1 서포터, 상기 복수의 하부 전극들 사이에 위치하며, 상기 제1 서포터와 상기 기판 사이에 위치하는 제2 서포터, 상기 복수의 하부 전극들과 이격되어 있는 상부 전극, 및 상기 하부 전극들과 상기 상부 전극 사이에 위치하는 유전층을 포함하고, 상기 복수의 하부 전극들 각각은 상기 제1 서포터에 의해 둘러싸여 있는 제1 부분, 상기 제2 서포터에 의해 둘러싸여 있는 제2 부분, 상기 제1 부분과 상기 제2 부분 사이에 위치하는 제3 부분, 및 상기 제1 부분으로부터 상기 제1 방향으로 돌출되어 있는 헤드부를 포함하고, 상기 헤드부의 폭은 상기 제1 부분의 폭보다 작고, 상기 제3 부분의 폭보다 작다.
상기 제1 부분은 제1 바디부 및 상기 제1 바디부로부터 상기 제1 서포터를 향해 돌출되어 있는 제1 돌출부를 포함하고, 상기 제2 부분은 제2 바디부 및 상기 제2 바디부로부터 상기 제2 서포터를 향해 돌출되어 있는 제2 돌출부를 포함하며, 상기 제1 돌출부와 상기 제2 돌출부의 측면은 동일한 선상에 위치하고, 상기 제3 부분의 측면은 상기 제1 돌출부의 측면 및 상기 제2 돌출부의 측면과 상이한 선상에 위치할 수 있다.
반도체 장치는 상기 제2 서포터와 상기 기판 사이에 위치하는 제3 서포터를 더 포함하며, 상기 복수의 하부 전극들 각각은 상기 제3 서포터에 의해 둘러싸여 있는 제4 부분, 및 상기 제2 부분과 상기 제4 부분 사이에 위치하는 제5 부분을 포함하고, 상기 헤드부의 폭은 상기 제5 부분의 폭보다 클 수 있다.
상기 제1 방향에 따른 두께는 상기 제3 부분의 상기 제1 방향에 따른 두께보다 얇을 수 있다.
상기 헤드부의 상기 제1 방향에 따른 두께는 상기 제5 부분의 상기 제1 방향에 따른 두께보다 얇을 수 있다.
상기 헤드부는 상기 제1 서포터와 비중첩할 수 있다.
상기 제1 서포터의 상부면의 표면 거칠기와 하부면의 표면 거칠기가 상이할 수 있다.
일 실시예에 따른 반도체 장치의 제조 방법은 기판 위에 몰드층 및 서포터가 교번하여 적층된 몰드 구조체를 형성하는 단계, 상기 몰드 구조체 위에 제1 마스크층과 제2 마스크층이 순차 적층된 마스크층을 형성하는 단계, 상기 몰드 구조체 및 상기 마스크층을 관통하는 개구부를 형성하는 단계, 상기 제2 마스크층의 상부면과 상기 개구부 내에 하부 전극층을 형성하는 단계, 상기 제1 마스크층이 노출될 때까지 상기 하부 전극층의 일부와 상기 제2 마스크층을 제거하는 단계, 상기 제1 마스크층을 제거하여, 상기 서포터의 상부면보다 위에 위치하는 상기 하부 전극층의 헤드부의 측면을 노출시키는 단계, 상기 하부 전극층의 헤드부의 측면을 1차 식각하는 단계, 상기 몰드층을 제거하는 단계, 및
상기 하부 전극층을 2차 식각하는 단계를 포함하고, 상기 제1 마스크층은 상기 제2 마스크층 및 상기 하부 전극층에 대하여 식각 선택성을 갖는다.
상기 제1 마스크층은 폴리 실리콘을 포함하고, 상기 제2 마스크는 금속 물질을 포함할 수 있다.
반도체 장치의 제조 방법은 상기 제2 마스크층을 제거하는 단계 전에, 상기 제2 마스크층의 일부와 상기 하부 전극층의 일부를 식각 한 후, 상기 제2 마스크층과 상기 하부 전극층 위에 추가적으로 하부 전극층을 형성하는 단계를 더 포함할 수 있다.
실시예들에 따르면, 커패시터 구조물의 하부 전극을 서포터 위로 노출시킴에 따라 기판으로부터 수직 방향을 향해 연장되는 하부 전극의 높이를 증가시킬 수 있다. 이에 따라, 커패시터 구조물의 커패시턴스를 증가시켜 반도체 장치의 전기적 특성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 3은 도 2의 P1 영역을 확대한 확대도이다.
도 4는 도 3의 P2 영역을 확대한 확대도이다.
도 5 내지 도 15는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 16은 도 15의 P3 영역을 확대한 확대도이다.
도 17 및 도 18은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다. 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다. 도 3은 도 2의 P1 영역을 확대한 확대도이다. 도 4는 도 3의 P2 영역을 확대한 확대도이다.
도 1 내지 도 4를 참조하면, 일 실시예에 따른 반도체 장치(100)는 기판(110), 소자 분리막(112), 게이트 구조물(120), 비트 라인 구조물(130), 및 커패시터 구조체(CS)를 포함할 수 있다.
기판(110)은 소자 분리막(112)에 의해 정의되는 활성 영역(AC)을 구비할 수 있다. 기판(110)은 Si, Ge, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 반도체 물질을 포함할 수 있다. 다만, 기판(110)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
또한, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(112)은 STI(Shallow Trench Isolation) 구조를 가질 수 있다. 예를 들어, 소자 분리막(112)은 기판(110) 내에 형성된 소자 분리 트렌치(112T)를 채우는 절연 물질을 포함할 수 있다.
상기 절연 물질은 FSG(Fluoride Silicate Glass), USG (Undoped Silicate Glass), BPSG (Boro-Phospho-Silicate Glass), PSG(Phospho-Silicate Glass), FOX(Flowable Oxide), PE-TEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate), 또는 TOSZ(Tonen Silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니며, 다양하게 변형될 수 있다.
활성 영역(AC)은 평면상 각각 단축 및 장축을 가지는 바(bar) 형상을 가질 수 있다. 도 1에 도시된 것과 같이, 활성 영역(AC)의 장축은 기판(110)의 상부면에 평행한 대각선 방향(DR1)을 따라 배열될 수 있다. 활성 영역(AC)에 P형 또는 N형 불순물들이 도핑될 수 있다.
게이트 라인 트렌치(120T)는 활성 영역(AC)과 교차하며, 기판(110) 상부면으로부터 수직 방향인 제3 방향(Z 방향)을 향해 소정의 깊이로 형성될 수 있다. 게이트 라인 트렌치(120T)의 일부분은 소자 분리막(112) 내부로 연장될 수 있고, 소자 분리막(112) 내에 형성되는 게이트 라인 트렌치(120T)의 일부분은 활성 영역(AC) 내에 형성되는 게이트 라인 트렌치(120T)의 일부분보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다.
게이트 라인 트렌치(120T) 양측에 위치하는 활성 영역(AC)의 상부 영역에는 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)이 배치될 수 있다. 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)은 게이트 라인 트렌치(120T)를 사이에 두고 양측에 배치될 수 있다.
제1 소스/드레인 영역(114A)과 제2 소스/드레인 영역(114B)은 활성 영역(AC)에 도핑된 불순물과는 다른 도전형을 갖는 불순물이 도핑된 불순물 영역일 수 있다. 예를 들어, 제1 소스/드레인 영역(114A)과 제2 소스/드레인 영역(114B)에는 N형 또는 P형 불순물들이 도핑될 수 있다.
게이트 라인 트렌치(120T)의 내부에는 게이트 구조물(120)이 위치할 수 있다. 게이트 구조물(120)은 게이트 라인 트렌치(120T)의 내벽면 위에 순차적으로 형성된 게이트 절연층(122), 게이트 전극(124), 및 게이트 캡핑층(126)을 포함할 수 있다.
게이트 절연층(122)은 게이트 라인 트렌치(120T)의 내벽면 위에 컨포멀(conformal)하게 형성될 수 있다.
게이트 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, ONO(Oxide/Nitride/Oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물질 중에서 선택되는 적어도 하나로 이루어질 수 있다.
예를 들면, 게이트 절연층(122)은 HfO2, ZrO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있다. 다만, 게이트 절연층(122)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변형될 수 있다.
게이트 전극(124)은 게이트 절연층(122) 위에 위치할 수 있다.
게이트 전극(124)은 게이트 라인 트렌치(120T)의 바닥부로부터 수직 방향인 제3 방향(Z 방향)을 향해 연장되며, 게이트 라인 트렌치(120T)의 일부를 채울 수 있다.
게이트 전극(124)은 게이트 절연층(122) 위에 배치되는 일함수 조절층(미도시)과 상기 일함수 조절층 위에서 게이트 라인 트렌치(120T)의 바닥부를 채우는 매립 금속층(미도시)을 포함할 수 있다. 예를 들어, 상기 일함수 조절층은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 상기 매립 금속층은 W, WN, TiN, TaN 중 적어도 하나를 포함할 수 있다. 다만, 게이트 전극(124)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
게이트 캡핑층(126)은 게이트 전극(124) 위에 위치하고, 게이트 라인 트렌치(120T) 내에서 게이트 전극(124)이 형성되고 남은 영역을 채울 수 있다. 예를 들어, 게이트 캡핑층(126)은 실리콘 산화물, 실리콘 질산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 캡핑층(126)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제1 소스/드레인 영역(114A) 위에는 기판(110)의 상부면에 평행하고 제1 방향(X 방향)에 수직한 제2 방향(Y 방향)을 따라 연장되는 비트 라인 구조물(130)이 위치할 수 있다.
비트 라인 구조물(130)은 기판(110) 위에 순차적으로 적층된 비트 라인 콘택(132), 비트 라인(134), 비트 라인 캡핑층(136), 및 비트 라인 스페이서(138)를 포함할 수 있다.
비트 라인 콘택(132)은 비트 라인(134)과 제1 소스/드레인 영역(114A)을 연결할 수 있다. 비트 라인 콘택(132)은 비트 라인(134)과 제1 소스/드레인 영역(114A) 사이에 위치할 수 있다. 비트 라인 콘택(132)은 비트 라인(134)과 제1 소스/드레인 영역(114A)의 중첩부에 위치할 수 있다.
몇몇 실시예에서, 비트 라인 콘택(132)과 비트 라인(134) 사이에 비트 라인 중간층(미도시)이 개재될 수 있다. 예를 들어, 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다.
도 1에서는, 평면상 비트 라인 콘택(132)을 대략 원형으로 도시하였으나, 이에 한정되는 것은 아니며, 비트 라인 콘택(132)의 평면 형상은 다양하게 변경될 수 있다.
비트 라인 콘택(132) 및 비트 라인(134)은 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인 콘택(132)은 폴리 실리콘을 포함할 수 있고, 비트 라인(134)은 금속 물질을 포함할 수 있다. 다만, 비트 라인 콘택(132) 및 비트 라인(134)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인 캡핑층(136)은 비트 라인(134) 위에 위치할 수 있다. 비트 라인 캡핑층(136)은 비트 라인(134)의 상부면을 덮을 수 있다.
비트 라인 캡핑층(136) 실리콘 질화물 또는 실리콘 질산화물 등의 절연 물질을 포함할 수 있다. 다만, 비트 라인 캡핑층(136)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
비트 라인 스페이서(138)는 비트 라인 콘택(132)의 측면, 비트 라인(134)의 측면, 및 비트 라인 캡핑층(136)의 측면을 덮으며, 기판(110)에 수직한 제3 방향(Z 방향)으로 연장될 수 있다. 비트 라인 스페이서(138)의 상부면은 곡면을 포함할 수 있다. 비트 라인 스페이서(138)의 하부면은 제1 소스/드레인 영역(114A) 및 게이트 절연층(122)과 접할 수 있다.
도 2에서는, 비트 라인 스페이서(138)가 단일층으로 이루어진 것으로 도시하였으나, 이에 한정되지 않으며, 몇몇 실시예에서, 비트 라인 스페이서(138)는 복수의 절연층을 포함하는 다중충으로 이루어질 수 있다. 또한, 몇몇 실시예에서, 비트 라인 스페이서(138)는 에어 스페이서(미도시)를 더 포함할 수도 있다.
비트 라인 스페이서(138)는 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 다만, 비트 라인 스페이서(138)가 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 2에서는, 비트 라인 콘택(132)이 기판(110)의 상부면과 동일한 레벨의 바닥면을 갖도록 형성된 것으로 도시되었으나, 이와 달리, 기판(110)의 상부면으로부터 소정의 깊이로 리세스가 형성되고 비트 라인 콘택(132)이 상기 리세스 내부까지 연장되어, 비트 라인 콘택(132)의 바닥면이 기판(110) 상부면보다 낮은 레벨에 형성될 수도 있다.
기판(110) 위에 제1 절연층(142) 및 제2 절연층(144)이 순차적으로 적층될 수 있고, 비트 라인 구조물(130)이 제1 절연층(142) 및 제2 절연층(144)을 관통하여 제1 소스/드레인 영역(114A)과 연결될 수 있다.
기판(110) 위에 커패시터 콘택(150)이 위치할 수 있다. 커패시터 콘택(150)은 제2 소스/드레인 영역(114B) 위에 위치할 수 있다. 커패시터 콘택(150)은 제2 소스/드레인 영역(114B)과 후술될 랜딩 패드(152)를 전기적으로 연결할 수 있다.
커패시터 콘택(150)의 측면은 제1 절연층(142) 및 제2 절연층(144)에 의해 둘러싸일 수 있다. 커패시터 콘택(150)의 측면은 제1 절연층(142) 및 제2 절연층(144)과 접할 수 있다.
몇몇 실시예에서, 커패시터 콘택(150)은 기판(110) 위에 순차적으로 적층된 하부 콘택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 콘택 패턴(미도시)과, 상기 상부 콘택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 포함할 수 있다.
또한, 몇몇 실시예에서, 상기 하부 콘택 패턴은 폴리실리콘을 포함하고, 상기 상부 콘택 패턴은 금속 물질을 포함할 수 있다. 상기 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다. 다만, 하부 콘택 패턴, 상부 콘택 패턴, 및 배리어층 각각이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제2 절연층(144) 위에 제3 절연층(146)이 위치할 수 있다. 커패시터 콘택(150) 위에 제3 절연층(146)을 관통하는 랜딩 패드(152)가 위치할 수 있다. 랜딩 패드(152)는 커패시터 콘택(150)과 후술될 하부 전극(170)을 전기적으로 연결할 수 있다.
랜딩 패드(152)는 커패시터 콘택(150)의 상부면 전부와 제3 방향(Z 방향)에서 중첩하며, 커패시터 콘택(150)보다 더 큰 폭을 가질 수 있다. 이에 따라, 랜딩 패드(152)는 커패시터 콘택(150) 및 제2 절연층(144)과 접할 수 있다.
랜딩 패드(152)는 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 또한, 몇몇 실시예에서, 랜딩 패드(152)는 티타늄 질화물(TiN)을 포함할 수 있다. 다만, 랜딩 패드(152)가 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
랜딩 패드(152) 및 제3 절연층(146) 위에는 식각 정지층(162)이 위치할 수 있다. 식각 정지층(162)은 랜딩 패드(152)의 적어도 일부와 중첩하는 식각 정지층 개구부(162H)를 포함할 수 있다.
식각 정지층(162)은 산화물을 포함하는 몰드층들(도 5의 ‘MD1, MD2, MD3’참조)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 질산화물(SiON), 실리콘 탄산질화물(SiOCN) 또는 이들의 조합을 포함할 수 있다. 다만, 식각 정지층(162)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
식각 정지층(162) 위에 커패시터 구조체(CS)가 위치할 수 있다.
커패시터 구조체(CS)는 랜딩 패드(152)를 사이에 두고 커패시터 콘택(150)과 전기적으로 연결되는 하부 전극(170), 하부 전극(170)의 측면 위에 위치하는 서포터(190), 하부 전극(170) 및 서포터(190) 위에 위치하는 유전층(180), 및 유전층(180) 위에 위치하는 상부 전극(200)을 포함할 수 있다.
도 1에 도시된 바와 같이, 하부 전극(170) 및 커패시터 콘택(150)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 반복적으로 배열될 수 있다.
도 1에 도시되지는 않았지만, 랜딩 패드(152)는 하부 전극(170)과 제3 방향(Z 방향)에서 중첩되며, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 매트릭스 형상으로 배열될 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 커패시터 콘택(150)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 반복적으로 배열되나, 하부 전극(170)은 허니콤 구조와 같은 육각형 형상으로 배열될 수 있다. 이 경우, 랜딩 패드(152)는 커패시터 콘택(150)의 일부분과 제3 방향(Z 방향)에서 중첩되는 한편, 하부 전극(170) 전체와 제3 방향(Z 방향)에서 중첩되도록 배치될 수 있다.
또한, 도 1에 도시된 것과 같이, 하부 전극(170)은 평면상 원형인 것으로 도시하였으나, 이에 한정되는 것은 아니며, 몇몇 실시예에서, 하부 전극(170)의 평면상 형상은 타원형, 또는 사각형, 라운드진 사각형, 마름모꼴, 사다리꼴 등과 같은 다양한 다각형 및 다양한 라운드진 다각형일 수 있다.
하부 전극(170)은 랜딩 패드(152) 위에 배치될 수 있고, 하부 전극(170)의 바닥부는 식각 정지층 개구부(162H) 내에 배치될 수 있다. 하부 전극(170)의 바닥부의 폭은 랜딩 패드(152)의 폭보다 작으며, 이에 따라 하부 전극(170)의 바닥면 전체가 랜딩 패드(152)와 접촉할 수 있다.
서포터(190)는 하부 전극(170)를 둘러싸며, 하부 전극(170)의 측면 위에서 제3 방향(Z 방향)으로 이격되어 위치하는 제1 서포터(191), 제2 서포터(192), 및 제3 서포터(193)를 포함할 수 있다.
서포터(190)는 하부 전극(170)과 이에 인접한 다른 하부 전극(170)과의 사이에 배치되며, 몰드층(도 13의 ‘MD1, MD2, MD3’참조)의 제거 공정에서 하부 전극(170)이 쓰러지거나 무너지는 것을 방지하는 지지 부재로 기능할 수 있다.
제1 서포터(191)는 하부 전극(170)의 상부 영역의 측면을 둘러싸도록 위치하고, 제3 서포터(193)는 하부 전극(170)의 하부 영역의 측면을 둘러싸도록 위치하며, 제2 서포터(192)는 제1 서포터(191)와 제3 서포터(193) 사이에 위치할 수 있다.
도 2 및 도 3에서는 하부 전극(170)의 측면 위에 위치하는 서포터(190)의 개수가 3개인것으로 도시하였으나, 서포터(190)의 개수와 배치는 이에 한정되지 않는다. 예를 들어, 제1 서포터(191), 제2 서포터(192), 및 제3 서포터(193) 중 일부가 생략되거나, 제1 서포터(191), 제2 서포터(192), 및 제3 서포터(193) 사이에 추가적으로 서포터(190)가 위치할 수 있다.
일 실시예에서, 제1 서포터(191)의 두께는 제2 서포터(192)의 두께보다 두껍고, 제3 서포터(193)의 두께보다 두꺼울 수 있으며, 제2 서포터(192)의 두께와 제3 서포터(193)의 두께는 실질적으로 동일할 수 있다. 다만, 이에 한정되지 않으며, 제1 서포터(191) 내지 제3 서포터(193)의 두께는 다양하게 변경될 수 있다.
서포터(190)는 실리콘 질화물, 실리콘 질산화물, 실리콘 보론 질화물(SiBN), 또는 실리콘 탄화질화물(SiCN)을 포함할 수 있다. 다만, 이에 한정되지 않으며, 서포터(190)가 포함하는 물질은 다양하게 변형될 수 있다. 또한, 몇몇 실시예에서, 제1 서포터(191), 제2 서포터(192), 및 제3 서포터(193)는 서로 상이한 물질을 포함할 수 있다.
하부 전극(170)은 바디부(171), 바디부(171)로부터 기판(110)에 대략 수직한 방향으로 연장되는 헤드부(172)를 포함할 수 있다. 헤드부(172)는 바디부(171)로부터 기판(110)에서 멀어지는 방향으로 연장될 수 있다.
바디부(171)는 제1 서포터(191)에 의해 둘러싸인 제1 부분(171a), 제1 부분(171a)으로부터 기판(110)에 가까워지는 방향으로 연장되는 제2 부분(171b), 제2 부분(171b)으로부터 기판(110)에 가까워지는 방향으로 연장되며, 제2 서포터(192)에 의해 둘러싸인 제3 부분(171c), 제3 부분(171c)으로부터 기판(110)에 가까워지는 방향으로 연장되는 제4 부분(171d), 제4 부분(171d)으로부터 기판(110)에 가까워지는 방향으로 연장되며, 제3 서포터(193)에 의해 둘러싸인 제5 부분(171e), 및 제5 부분(171e)으로부터 기판(110)에 가까워지는 방향으로 연장되는 제6 부분(171f)을 포함할 수 있다.
바디부(171)의 제1 부분(171a) 내지 제6 부분(171f) 각각은 기판(110)에 가까워지는 방향으로 연장될수록 수평 방향의 폭이 감소할 수 있다. 이에 따라, 바디부(171)의 제1 부분(171a) 내지 제6 부분(171f) 각각의 측면은 경사면을 포함할 수 있다. 다만, 바디부(171)의 제1 부분(171a) 내지 제6 부분(171f) 각각의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
바디부(171)의 제1 부분(171a), 제3 부분(171c), 및 제5 부분(171e) 각각은 제2 부분(171b), 제4 부분(171d), 및 제6 부분(171f)과 비교하여 수평 방향을 향해 더 돌출된 형상을 가질 수 있다.
구체적으로, 바디부(171)의 제1 부분(171a)은 제1 바디부(171a1)와 제1 바디부(171a1)로부터 수평 방향으로 연장되며 돌출된 제1 돌출부(171a2)를 포함할 수 있다. 즉, 제1 돌출부(171a2)는 제1 바디부(171a1)로부터 제1 서포터(191)를 향해 돌출될 수 있다.
바디부(171)의 제1 부분(171a)의 측면은 제1 서포터(191)의 측면과 접할 수 있다. 제1 부분(171a)의 측면은 제1 서포터(191)와 제2 서포터(192) 사이에 위치하는 상부 전극(200)의 상부면 위에 위치할 수 있다.
바디부(171)의 제1 부분(171a)은 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 제1 부분(171a)의 일측면으로부터 일측면에 대향하는 타측면 사이의 폭을 의미한다.
바디부(171)의 제2 부분(171b)의 측면은 제1 서포터(191)와 제2 서포터(192) 사이에 위치하는 상부 전극(200)의 측면과 대향할 수 있다. 제2 부분(171b)의 측면은 상부 전극(200) 위에 위치하는 유전층(180)과 접할 수 있다.
제2 부분(171b)은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 제2 부분(171b)의 일측면으로부터 일측면에 대향하는 타측면 사이의 폭을 의미한다.
바디부(171)의 제1 부분(171a)의 제1 폭(W1)은 제2 부분(171b)의 제2 폭(W2)보다 클 수 있다. 제1 부분(171a)은 제2 부분(171b)과 비교하여 수평 방향으로 연장되는 제1 돌출부(171a2)를 더 포함함에 따라, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 또한, 제1 바디부(171a1)의 폭은 제2 부분(171b)의 제2 폭(W2)보다 클 수 있다.
바디부(171)의 제3 부분(171c)은 제2 바디부(171c1)와 제2 바디부(171c1)로부터 수평 방향으로 연장되며 돌출된 제2 돌출부(171c2)를 포함할 수 있다. 즉, 제2 돌출부(171c2)는 제2 바디부(171c1)로부터 제2 서포터(192)를 향해 돌출될 수 있다.
바디부(171)의 제3 부분(171c)의 측면은 제2 서포터(192)의 측면과 접할 수 있다. 제3 부분(171c)의 측면은 제2 서포터(192)와 제3 서포터(193) 사이에 위치하는 상부 전극(200)의 상부면 위에 위치할 수 있다.
바디부(171)의 제3 부분(171c)은 제3 폭(W3)을 가질 수 있다. 상기 제3 폭(W3)은 제3 부분(171c)의 일측면으로부터 일측면에 대향하는 타측면 사이의 폭을 의미한다. 상기 제3 폭(W3)은 상기 제1 폭(W1)보다 작으며, 제3 부분(171c)은 제2 돌출부(171c2)를 포함함에 따라, 상기 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 또한, 제2 바디부(171c1)의 폭은 상기 제2 폭(W2)보다 작을 수 있다.
바디부(171)의 제4 부분(171d)의 측면은 제2 서포터(192)와 제3 서포터(193) 사이에 위치하는 상부 전극(200)의 측면과 대향할 수 있다. 제4 부분(171d)의 측면은 상부 전극(200) 위에 위치하는 유전층(180)과 접할 수 있다.
제4 부분(171d)은 제4 폭(W4)을 가질 수 있다. 상기 제4 폭(W4)은 제4 부분(171d)의 일측면으로부터 일측면에 대향하는 타측면 사이의 폭을 의미한다.
상기 제4 폭은(W4)은 상기 제2 폭(W2) 및 상기 제3 폭(W3)보다 작을 수 있다. 또한, 제4 폭(W4)은 제2 바디부(171c1)의 폭보다 작을 수 있다.
바디부(171)의 제5 부분(171e)은 제3 바디부(171e1)와 제3 바디부(171e1)로부터 수평 방향으로 연장되며 돌출된 제3 돌출부(171e2)를 포함할 수 있다. 즉, 제3 돌출부(171e2)는 제3 바디부(171e1)로부터 제3 서포터(193)를 향해 돌출될 수 있다.
바디부(171)의 제5 부분(171e)의 측면은 제3 서포터(193)의 측면과 접할 수 있다. 제5 부분(171e)의 측면은 제3 서포터(193)와 식각 정지층(162) 사이에 위치하는 상부 전극(200)의 상부면 위에 위치할 수 있다.
바디부(171)의 제5 부분(171e)은 제5 폭(W5)을 가질 수 있다. 상기 제5 폭(W5)은 제5 부분(171e)의 일측면으로부터 일측면에 대향하는 타측면 사이의 폭을 의미한다. 상기 제5 폭(W5)은 상기 제3 폭(W3)보다 작으며, 제5 부분(171e)은 제3 돌출부(171e2)를 포함함에 따라, 상기 제5 폭(W5)은 제4 폭(W4)보다 클 수 있다. 또한, 제3 바디부(171e1)의 폭은 상기 제4 폭(W4)보다 작을 수 있다.
바디부(171)의 제6 부분(171f)의 측면은 제3 서포터(193)와 식각 정지층(162) 사이에 위치하는 상부 전극(200)의 측면과 대향할 수 있다. 제6 부분(171f)의 측면은 상부 전극(200) 위에 위치하는 유전층(180)과 접할 수 있다.
제6 부분(171f)은 제6 폭(W6)을 가질 수 있다. 상기 제6 폭(W6)은 제6 부분(171f)의 일측면으로부터 일측면에 대향하는 타측면 사이의 폭을 의미한다.
상기 제6 폭은(W6)은 상기 제4 폭(W4) 및 상기 제5 폭(W5)보다 작을 수 있다. 또한, 제6 폭(W6)은 제3 바디부(171e1)의 폭보다 작을 수 있다.
일 실시예에서, 제1 돌출부(171a2), 제2 돌출부(171c2), 및 제3 돌출부(171e2)의 폭은 서로 동일할 수 있다. 다만, 이에 한정되지 않으며, 제1 돌출부(171a2), 제2 돌출부(171c2), 및 제3 돌출부(171e2) 각각의 폭은 다양하게 변경될 수 있다.
이와 같이, 서포터(190)의 측면과 대향하는 바디부(171)의 측면과 상부 전극(200)의 측면과 대향하는 바디부(171)의 측면은 서로 다른 경계에 위치할 수 있다. 즉, 바디부(171)의 측면들 중 서포터(190)의 측면과 대향하는 제1 부분(171a)의 측면, 제3 부분(171c)의 측면, 및 제5 부분(171e)의 측면들과 바디부(171)의 측면들 중 상부 전극(200)의 측면과 대향하는 제2 부분(171b)의 측면, 제4 부분(171d)의 측면, 및 제6 부분(171f)의 측면들은 상이한 경계에 위치할 수 있다.
즉, 바디부(171)의 제2 부분(171b)의 측면, 제4 부분(171d)의 측면, 및 제6 부분(171f)의 측면들은 바디부(171)의 제1 부분(171a)의 측면, 제3 부분(171c)의 측면, 및 제5 부분(171e)의 측면들과 비교하여 상대적으로 바디부(171)의 중심축에 가까이 위치할 수 있다. 이에 따라, 바디부(171)의 제1 부분(171a) 내지 제6 부분(171f) 사이 각각에는 단차가 형성될 수 있다. 즉, 바디부(171)의 측면들 사이에 단차가 형성됨에 따라 바디부(171)의 측면들 중 일부는 바디부(171)의 측면으로부터 중심축을 향해 리세스 될 수 있다.
제1 부분(171a)의 제1 바디부(171a1), 제2 부분(171b), 제3 부분(171c)의 제2 바디부(171c1), 제4 부분(171d), 제5 부분(171e)의 제3 바디부(171e1), 및 제6 부분(171f)에 의해 정의되는 바디부(171) 영역은 종횡비를 가짐에 따라, 바디부(171)의 상부면으로부터 하부면으로 갈수록 폭이 감소할 수 있다.
하부 전극(170)의 헤드부(172)는 바디부(171)의 제1 부분(171a)으로부터 기판(110)과 멀어지는 방향을 향해 대략 수직한 방향으로 연장될 수 있다. 헤드부(172)는 바디부(171)의 최상단에 위치하는 제1 부분(171a)으로부터 연장될 수 있다.
헤드부(172)는 제1 서포터(191)의 상부면보다 돌출될 수 있다. 이에 따라, 헤드부(172)의 상부면과 측면은 제1 서포터(191)의 상부면보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 헤드부(172)는 상부면으로부터 기판(110)에 가까워지는 방향으로 갈수록 폭이 감소할 수 있다. 다만, 헤드부(172)의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
헤드부(172)는 제7 폭(W7)을 가질 수 있다. 상기 제7 폭(W7)은 헤드부(172)의 일측면으로부터 일측면에 대향하는 타측면 사이의 폭을 의미한다.
상기 제7 폭(W7)은 상기 제1 폭(W1), 상기 제2 폭(W2), 제3 폭(W3), 및 제5 폭(W5) 보다 작을 수 있다. 또한, 상기 제7 폭(W7)은 상기 제4 폭(W4) 및 상기 제6 폭(W6)보다 클 수 있다. 다만, 상기 제7 폭(W7)은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들어, 상기 제7 폭(W7)은 상기 제2 폭(W2)과 실질적으로 동일할 수 있다.
이에 따라, 헤드부(172)는 기판(110)에 수직한 제3 방향(Z 방향)에서 제1 서포터(191) 내지 제3 서포터(193)와 비중첩할 수 있다. 또한, 헤드부(172)는 제1 돌출부(171a2), 제2 돌출부(171c2), 및 제3 돌출부(171e2)들과 비중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서, 헤드부(172)는 제1 돌출부(171a2), 제2 돌출부(171c2), 및 제3 돌출부(171e2)들 중 적어도 일부와 중첩할 수 있다.
바디부(171)의 제1 부분(171a) 내지 제6 부분(171f) 각각은 기판(110)에 수직한 제3 방향(Z 방향)에서 제1 두께(D1) 내지 제6 두께(D6)를 가질 수 있다.
제1 부분(171a)은 제1 서포터(191)에 의해 둘러싸여 있으므로, 상기 제1 두께(D1)는 제1 서포터(191)의 두께와 실질적으로 동일할 수 있다.
이와 마찬가지로, 제3 두께(D3) 및 제5 두께(D5) 각각은 제2 서포터(192) 및 제3 서포터(193)의 두께와 실질적으로 동일할 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 제1 부분(171a), 제3 부분(171c), 및 제5 부분(171e)의 제3 방향(Z 방향)에서의 두께 각각은 제1 서포터(191), 제2 서포터(192), 및 제3 서포터(193)의 두께 각각과 상이할 수 있다.
상기 제2 두께(D2)는 제1 서포터(191)와 제2 서포터(192) 사이의 제3 방향(Z 방향)에서의 거리와 실질적으로 동일할 수 있다. 즉, 바디부(171)의 제2 부분(171b)의 제3 방향(Z 방향)에서의 제2 두께(D2)는 제1 서포터(191)와 제2 서포터(192) 사이의 제3 방향(Z 방향)에서의 거리에 의해 정의될 수 있다.
이와 마찬가지로, 상기 제4 두께(D4)는 제2 서포터(192)와 제3 서포터(193) 사이의 제3 방향(Z 방향)에서의 거리와 실질적으로 동일할 수 있다.
상기 제6 두께(D6)는 제3 서포터(193)와 식각 정지층(162) 사이의 제3 방향(Z 방향)에서의 거리와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 제1 두께(D1)는 상기 제3 두께(D3) 및 상기 제5 두께(D5)보다 두껍고, 상기 제3 두께(D3)와 상기 제5 두께(D5)는 실질적으로 동일할 수 있다. 이는, 상술한 바와 같이, 제1 서포터(191) 내지 제3 서포터(193)의 두께 차이에 기인한 것 일 수 있다. 다만, 이에 한정되지 않으며, 제1 서포터(191) 내지 제3 서포터(193)의 두께 차이에 의해 상기 제1 두께(D1), 상기 제3 두께(D3), 및 상기 제5 두께(D5)는 다양하게 변경될 수 있다.
제1 서포터(191)와 제2 서포터(192) 사이의 제3 방향(Z 방향)에서의 거리는 제2 서포터(192)와 제3 서포터(193) 사이의 제3 방향(Z 방향)에서의 거리보다 짧을 수 있다. 제2 서포터(192)와 제3 서포터(193) 사이의 제3 방향(Z 방향)에서의 거리는 제3 서포터(193)와 식각 정지층(162) 사이의 제3 방향(Z 방향)에서의 거리보다 짧을 수 있다.
이에 따라, 상기 제2 두께(D2)는 상기 제4 두께(D4) 및 상기 제6 두께(D6)보다 얇고, 상기 제4 두께(D4)는 상기 제6 두께(D6)보다 얇을 수 있다. 다만, 이에 한정되지 않으며, 제1 서포터(191) 내지 제3 서포터(193)의 배치에 따라 상기 제2 두께(D2), 상기 제4 두께(D4), 및 상기 제6 두께(D6)는 다양하게 변경될 수 있다.
헤드부(172)는 기판(110)에 수직한 제3 방향(Z 방향)에서 제7 두께(D7)를 가질 수 있다. 상기 제7 두께(D7)는 제1 서포터(191)의 상부면보다 돌출된 헤드부(172)의 두께를 의미한다.
일 실시예에서, 상기 제7 두께(D7)는 상기 제1 두께(D1)와 상이할 수 있다. 예를 들어, 상기 제7 두께(D7)는 상기 제1 두께(D1)보다 작을 수 있다.
또한, 상기 제7 두께(D7)는 상기 제2 두께(D2), 상기 제4 두께(D4), 및 상기 제6 두께(D6)보다 얇을 수 있다. 즉, 서포터(190)에 의해 지지되는 바디부(171)와 달리, 헤드부(172)는 서포터(190)에 의해 지지되지 않으므로, 헤드부(172)의 상기 제7 두께(D7)는 서포터(190)에 의해 지지되는 바디부(171)의 제2 부분(171b)의 상기 제2 두께(D2), 제4 부분(171d)의 상기 제4 두께(D4), 및 제6 부분(171f)의 상기 제6 두께(D6)보다 얇을 수 있다. 다만, 헤드부(172)의 상기 제7 두께(D7)는 이에 한정되지 않으며, 공정 조건 등에 따라 다양하게 변경될 수 있다.
도 4에 도시된 바와 같이, 제1 서포터(191)는 제1 서포터 상부면(191S1)과 상부면의 반대면인 제1 서포터 하부면(191S2)을 포함할 수 있다. 제1 서포터 상부면(191S1)과 제1 서포터 하부면(191S2) 각각은 유전층(180)과 접할 수 있다.
제1 서포터 상부면(191S1)와 제1 서포터 하부면(191S2) 각각은 후술될 하부 전극(170)의 일부를 식각하는 공정 단계에서 제1 서포터 상부면(191S1)과 제1 서포터 하부면(191S2)은 식각 물질과 접촉됨에 따라 굴곡이 발생할 수 있다. 이에 따라, 제1 서포터 상부면(191S1)와 제1 서포터 하부면(191S2) 각각은 표면 거칠기를 가질 수 있다.
제1 서포터 상부면(191S1)과 제1 서포터 하부면(191S2)는 상이한 표면 거칠기를 가질 수 있다. 제1 서포터 상부면(191S1)의 표면 거칠기는 제1 서포터 하부면(191S2)의 표면 거칠기보다 거칠 수 있다. 즉, 제1 서포터 하부면(191S2)은 제1 서포터 상부면(191S1)과 비교하여 상대적으로 매끄러운 표면을 가질 수 있다. 다만, 제1 서포터 상부면(191S1)과 제1 서포터 하부면(191S2)의 표면 거칠기 차이는 이에 한정되지 않으며, 공정 단계 등에 따라 다양하게 변경될 수 있다.
제1 서포터 상부면(191S1)와 제1 서포터 하부면(191S2)의 표면 거칠기 차이는 식각 공정 단계 횟수 차이에 기인한 것 일 수 있다. 즉, 제1 서포터 상부면(191S1)와 제1 서포터 하부면(191S2)의 표면 거칠기 차이는 식각 물질에 대한 노출 빈도에 기인한 것 일 수 있다. 이에 대한 상세한 설명은 도 15를 참조하여 후술된다.
하부 전극(170)은 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 다만, 하부 전극(170)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
하부 전극(170)의 측면의 일부 및 상부면 위에 유전층(180)이 위치할 수 있다. 유전층(180)은 하부 전극(170)의 측면들 중 서포터(190)와 접하는 하부 전극(170)의 측면을 제외한 나머지 하부 전극(170)의 측면 위에 위치할 수 있다.
유전층(180)은 하부 전극(170)의 측면으로부터 서포터(190) 상부면 및 하부면 위로 연장될 수 있고, 하부 전극(170)의 헤드부(172)의 상부면, 측면, 및 식각 정지층(162) 위에도 위치할 수 있다.
상술한 바와 같이, 하부 전극(170)의 측면들 중 일부는 측면으로부터 중심축을 향해 리세스되므로, 유전층(180)은 상기 리세스 내에 컨포멀하게 위치할 수 있다. 즉, 유전층(180)은 하부 전극(170)의 측면으로부터 상기 리세스 내부로 연장되어 위치할 수 있다.
유전층(180)은 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 니오븀 산화물, 탄탈륨 산화물, 이트륨 산화물, 스트론튬 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 스칸듐 산화물, 및 란탄족 화물 중 적어도 하나를 포함할 수 있다. 또한, 유전층(180)은 테트라고날 결정상을 우세하게(predominantly) 갖도록 형성된 하프늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 유전층(180)은 제1 유전층과 제2 유전층의 적층 구조로 형성되는 다층 구조로 이루어질 수 있고, 상기 제1 유전층 및 상기 제2 유전층 중 적어도 하나는 테트라고날 결정상을 우세하게 갖도록 형성된 하프늄 산화물을 포함할 수 있다. 다만, 유전층(180)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
유전층(180) 위에 하부 전극(170)을 덮는 상부 전극(200)이 배치될 수 있다. 상술한 바와 같이, 하부 전극(170)의 측면들 중 일부는 측면으로부터 중심축을 향해 리세스되므로, 상부 전극(200)은 상기 리세스 내를 채울 수 있다.
이에 따라, 상부 전극(200)은 하부 전극(170)의 바디부(171)의 제2 부분(171b), 제4 부분(171d), 및 제6 부분(171f)을 향해 돌출될 수 있다. 즉, 하부 전극(170)의 바디부(171)의 제2 부분(171b), 제4 부분(171d), 및 제6 부분(171f)와 대향하는 상부 전극(200)의 측면은 제1 서포터(191)의 측면, 제2 서포터(192)의 측면, 및 제3 서포터(193)의 측면과 비교하여 상대적으로 하부 전극(170)의 중심축에 가까이 위치할 수 있다. 또한, 상부 전극(200)은 하부 전극(170)의 헤드부(172)의 상부면 및 측면을 덮을 수 있다.
상부 전극(200)은 예를 들어, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속질화물, 및 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3) 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다. 다만, 상부 전극(200)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
몇몇 실시예에서, 상부 전극(200)은 단일 물질층 또는 복수의 물질층들의 적층 구조로 이루어질 수 있다. 예를 들어, 상부 전극(200)은 티타늄 질화물(TiN)의 단일층 또는 니오븀 질화물(NbN)의 단일층으로 이루어질 수 있다.
일 실시예에 따른 반도체 장치(100)에 따르면, 커패시터 구조체(CS)의 하부 전극(170)의 최상단부가 서포터(190)의 상부면 위로 노출되도록 하부 전극(170)을 형성함에 따라, 기판(110)에 수직한 방향으로 연장되는 하부 전극(170)의 높이를 증가시킬 수 있다. 이와 같이, 하부 전극(170)의 높이 증가에 따라, 상부 전극(200)에 의해 덮이는 하부 전극(170)의 면적이 증가하며, 커패시터 구조체(CS)의 커패시턴스를 증가시킬 수 있다.
이하, 도 5 내지 도 18을 참조하여, 반도체 장치의 제조 방법에 대해 설명한다. 이하에서는, 이전에 설명한 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 5 내지 도 15는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 16은 도 15의 P3 영역을 확대한 확대도이다. 도 17 및 도 18은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
먼저, 도 5를 참조하면, 기판(110)에 소자 분리 트렌치(112T)를 형성하고, 소자 분리 트렌치(112T) 내에 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)에 의해 기판(110)에 활성 영역(AC)이 정의될 수 있다.
이어, 포토 및 식각 공정을 이용하여 기판(110)에 게이트 라인 트렌치(120T)를 형성할 수 있다. 게이트 라인 트렌치(120T)는 상호 평행하게 연장되며, 활성 영역(AC)을 가로지르는 라인 형상을 가질 수 있다.
이어, 게이트 라인 트렌치(120T)의 내벽면 위에 게이트 절연층(122)을 형성할 수 있다. 게이트 절연층(122) 위에 게이트 라인 트렌치(120T) 내부를 채우는 게이트 도전층(미도시)을 형성한 후, 에치백(etch back) 공정 또는 평탄화 공정에 의해 상기 게이트 도전층 일부를 제거하여 게이트 전극(124)을 형성할 수 있다.
이후, 게이트 라인 트렌치(120T)의 잔여 부분을 채우도록 절연 물질을 형성하고, 기판(110)의 상부면이 노출될 때까지 절연 물질을 평탄화함에 따라 게이트 라인 트렌치(120T)의 내벽면 위에 게이트 캡핑층(126)을 형성할 수 있다.
이어, 기판(110)에 불순물 이온을 주입하여 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)을 형성할 수 있다. 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)은 게이트 구조물(120) 양측에 위치할 수 있다.
이어, 기판(110) 상에 비트 라인 구조물(130)과 비트 라인 구조물(130)을 둘러싸는 제1 절연층(142) 및 제2 절연층(144)을 형성할 수 있다. 예를 들어, 제1 절연층(142)을 먼저 형성하고, 제1 절연층(142)에 제1 소스/드레인 영역(114A)의 상부면을 노출하는 개구부(미도시)를 형성할 수 있다. 제1 절연층(142) 위에 상기 개구부를 채우는 비트 라인 콘택(132)을 형성할 수 있다.
이어, 제1 절연층(142) 위에 도전층(미도시) 및 절연층(미도시)을 순차적으로 형성하고, 상기 절연층과 상기 도전층을 패터닝하여 기판(110)의 상부면에 평행하게 연장되는 비트 라인(134) 및 비트 라인 캡핑층(136)을 형성할 수 있다.
이어, 비트 라인 콘택(132), 비트 라인(134), 및 비트 라인 캡핑층(136)
의 측면 위에 비트 라인 스페이서(138)를 형성할 수 있다. 제1 절연층(142) 위에 비트 라인 구조물(130)을 커버하는 제2 절연층(144)을 형성할 수 있다.
이어, 제1 절연층(142) 및 제2 절연층(144)에 제2 소스/드레인 영역(114B)의 상부면을 노출하는 개구부(미도시)를 형성하고, 상기 개구부 내에 커패시터 콘택(150)을 형성할 수 있다.
몇몇 실시예에서, 상기 개구부 내부에 하부 콘택 패턴(미도시), 금속 실리사이드층(미도시), 배리어층(미도시) 및 상부 콘택 패턴(미도시)을 순차적으로 적층함에 따라 커패시터 콘택(150)을 형성할 수 있다.
이어, 커패시터 콘택(150) 및 제2 절연층(144) 위에 제3 절연층(146)을 형성하고, 제3 절연층(146)에 커패시터 콘택(150)의 상부면을 노출하는 개구부(미도시)를 형성하고, 상기 개구부 내에 랜딩 패드(152)를 형성할 수 있다.
이어, 랜딩 패드(152) 및 제3 절연층(146) 위에 식각 정지층(162)과 몰드 구조체(MS)을 순서대로 형성할 수 있다.
몰드 구조체(MS)는 식각 정지층(162) 위에 교번하여 적층되는 몰드층들(MD1, MD2, MD3)과 예비 서포터층들(191P, 192P, 193P)을 포함할 수 있다.
제1 몰드층(MD1)의 제3 방향(Z 방향)에서의 두께는 제2 몰드층(MD2)의 제3 방향(Z 방향)에서의 두께 및 제3 몰드층(MD3)의 제3 방향(Z 방향)에서의 두께보다 두껍고, 제2 몰드층(MD2)의 제3 방향(Z 방향)에서의 두께는 제3 몰드층(MD3)의 제3 방향(Z 방향)에서의 두께보다 두꺼울 수 있다. 다만 몰드층들(MD1, MD2, MD3)의 두께는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제1 예비 서포터층(191P)의 제3 방향(Z 방향)에서의 두께는 제2 예비 서포터층(192P)의 제3 방향(Z 방향)에서의 두께 및 제3 예비 서포터층(193P)의 제3 방향(Z 방향)에서의 두께보다 두꺼울 수 있다. 제2 예비 서포터층(192P)의 제3 방향(Z 방향)에서의 두께 및 제3 예비 서포터층(193P)의 제3 방향(Z 방향)에서의 두께는 실질적으로 동일할 수 있다. 다만, 예비 서포터층들(191P, 192P, 193P)의 두께는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
몰드층들(MD1, MD2, MD3)은 식각 정지층(162)에 대하여 식각 선택성를 갖는 물질들을 포함할 수 있다. 예를 들어, 몰드층들(MD1, MD2, MD3)이 실리콘 산화물을 포함하는 경우, 식각 정지층(162)은 실리콘 질화물, 실리콘 질산화물, 또는 실리콘 탄화 질화물(SiCN)을 포함할 수 있다.
또한, 몰드층들(MD1, MD2, MD3)은 예비 서포터층들(191P, 192P, 193P)에 대하여 식각 선택성을 갖는 물질들을 포함할 수 있다. 예를 들어, 몰드층들(MD1, MD2, MD3)이 실리콘 산화물을 포함하는 경우, 예비 서포터층들(191P, 192P, 193P)은 실리콘 질화물, 실리콘 질산질화물, 실리콘 보론 질화물(SiBN), 또는 실리콘 탄화질화물(SiCN)을 포함할 수 있다.
몰드층들(MD1, MD2, MD3), 예비 서포터층들(191P, 192P, 193P), 및 식각 정지층(162)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 6을 참조하면, 몰드 구조체(MS) 위에 마스크층(ML)을 형성할 수 있다. 마스크층(ML)은 제1 예비 서포터층(191P) 위에 순차적으로 적층된 제1 마스크층(M1) 및 제2 마스크층(M2)을 포함할 수 있다.
제1 마스크층(M1)의 제3 방향(Z 방향)에서의 두께는 제2 마스크층(M2)의 제3 방향(Z 방향)에서의 두께와 상이할 수 있다. 예를 들어, 제1 마스크층(M1)의 제3 방향(Z 방향)에서의 두께는 제2 마스크층(M2)의 제3 방향(Z 방향)에서의 두께보다 얇을 수 있다. 다만, 제1 마스크층(M1)의 두께와 제2 마스크층(M2)의 두께는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제1 마스크층(M1)은 제2 마스크층(M2), 제1 예비 서포터층(191P), 및 후술될 하부 전극층(170P)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 마스크층(M1)은 폴리 실리콘을 포함하고, 제2 마스크층(M2)은 금속 물질을 포함할 수 있다. 예를 들어, 제1 마스크층(M1)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 상기 불순물은 붕소(B)일 수 있다. 다만, 제1 마스크층(M1)이 포함하는 물질, 제2 마스크층(M2)이 포함하는 물질, 및 상기 불순물은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 7을 참조하면, 마스크층(ML)을 이용하여 몰드 구조체(MS), 및 식각 정지층(162)을 식각할 수 있다. 이에 따라, 마스크층(ML), 몰드 구조체(MS), 및 식각 정지층(162)을 관통하는 개구부(MH)를 형성할 수 있다.
도 7에서는 제1 마스크층(M1)과 제2 마스크층(M2)을 동시에 패터닝한 후, 패터닝된 제1 마스크층(M1)과 제2 마스크층(M2)을 이용하여 몰드 구조체(MS), 및 식각 정지층(162)을 식각하는 것으로 도시하였으나, 제1 마스크층(M1)과 제2 마스크층(M2)을 이용하여 몰드 구조체(MS), 및 식각 정지층(162)을 식각하는 방법은 다양하게 변경될 수 있다. 예를 들어, 제2 마스크층(M2)과 제1 마스크층(M1)을 순차적으로 패터닝한 후, 몰드 구조체(MS), 및 식각 정지층(162)을 식각할 수 있다.
예비 서포터층들(191P, 192P, 193P)을 식각하여, 도 7에 도시된 바와 같이, 몰드 구조체(MS)의 상부 영역으로부터 하부 영역을 향해 순차적으로 제1 서포터(191), 제2 서포터(192), 및 제3 서포터(193)를 형성할 수 있다.
개구부(MH) 및 식각 정지층 개구부(162H)는 몰드 구조체(MS) 및 마스크층(ML)이 제거된 부분과 식각 정지층(162)의 일부가 제거된 부분 각각에 대응할 수 있다. 개구부(MH) 및 식각 정지층 개구부(162H)를 형성함에 따라 랜딩 패드(152)의 상부면이 노출될 수 있다.
개구부(MH)는 종횡비를 가짐에 따라, 개구부(MH)의 상부 영역으로부터 하부 영역으로 갈수록 폭이 감소하는 형상을 가질 수 있다. 이에 따라, 개구부(MH)의 측면은 경사면을 가질 수 있다. 다만, 개구부(MH)의 형상은 이에 한정되지 않으며, 개구부(MH)를 형성하는 공정 방법에 따라 개구부(MH)의 형상은 다양하게 변경될 수 있다.
이어, 도 8을 참조하면, 제2 마스크층(M2)의 상부면 위와 개구부(MH) 내에 하부 전극층(170P)을 형성할 수 있다. 하부 전극층(170P)은 개구부(MH)와 식각 정지층 개구부(162H)를 채울 수 있다. 또한, 하부 전극층(170P)은 제2 마스크층(M2)의 상부면 위에 형성될 수 있다.
하부 전극층(170P)은 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 다만, 하부 전극층(170P)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 9를 참조하면, 제2 마스크층(M2)의 일부와 하부 전극층(170P)의 일부를 제거할 수 있다. 제2 마스크층(M2)의 일부와 하부 전극층(170P)의 일부를 제거함에 따라, 제2 마스크층(M2)의 제3 방향(Z 방향)에서의 두께가 감소하고, 제2 마스크층(M2)에 의해 둘러싸인 하부 전극층(170P)의 일부가 함께 제거될 수 있다. 즉, 제2 마스크층(M2)과 하부 전극층(170P)은 서로 식각 선택성을 갖지 않으므로, 동시에 제거될 수 있다.
또한, 제2 마스크층(M2)의 상부면의 위치하는 하부 전극층(170P)의 일부가 제거되어, 제2 마스크층(M2)의 상부면과 하부 전극층(170P)의 상부면은 실질적으로 동일한 레벨에 위치할 수 있다.
제2 마스크층(M2)의 일부와 하부 전극층(170P)의 일부를 제거하는 공정 단계는 에치백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)와 같은 평탄화 공정을 포함할 수 있다. 다만, 제2 마스크층(M2)의 일부와 하부 전극층(170P)의 일부를 제거하는 공정은 다양하게 변경될 수 있다.
이어, 도 10을 참조하면, 제2 마스크층(M2)의 상부면 및 하부 전극층(170P)의 상부면 위에 하부 전극층(170P)을 추가적으로 형성할 수 있다.
제2 마스크층(M2)의 상부면 및 하부 전극층(170P)의 상부면 위에 하부 전극층(170P)을 추가적으로 형성함에 따라, 개구부(MH) 내에 형성된 하부 전극층(170P)이 보이드 또는 심을 포함하는 것을 방지할 수 있다.
상술한 바와 같이, 개구부(MH)가 종횡비를 가짐에 따라 개구부(MH)의 상부 영역으로부터 하부 영역으로 갈수록 폭이 감소하는 형상을 가지므로, 도 8에서 개구부(MH) 내에 하부 전극층(170P) 형성시 하부 전극층(170P)이 개구부(MH) 내를 완전히 채우지 못하고, 부분적으로 빈 공간을 포함하거나 부분적으로 보이드 또는 심을 포함할 수 있다.
따라서, 도 10에 도시된 바와 같이, 제2 마스크층(M2)의 상부면 및 하부 전극층(170P)의 상부면 위에 하부 전극층(170P)을 추가적으로 형성하는 공정 단계에서, 개구부(MH) 내에 빈 공간이 형성되지 않도록 개구부(MH) 내를 하부 전극층(170P)으로 완전히 채울 수 있으며, 하부 전극층(170P)이 부분적으로 보이드 또는 심을 포함하는 것을 방지할 수 있다.
이어, 도 11을 참조하면, 제2 마스크층(M2)과 하부 전극층(170P)의 일부를 제거할 수 있다. 제1 마스크층(M1)이 노출되도록 제2 마스크층(M2)과 하부 전극층(170P)의 일부를 제거할 수 있다.
상술한 바와 같이, 제1 마스크층(M1)은 제2 마스크층(M2) 및 하부 전극층(170P)에 대하여 식각 선택성을 가지므로, 제1 마스크층(M1)이 노출될 때까지 제2 마스크층(M2)을 식각하여, 제2 마스크층(M2)을 제거할 수 있다. 또한, 제2 마스크층(M2)에 의해 둘러싸인 하부 전극층(170P)의 일부가 함께 제거될 수 있다.
제2 마스크층(M2)과 하부 전극층(170P)의 일부가 제거되어, 제1 마스크층(M1)의 상부면과 하부 전극층(170P)의 상부면은 실질적으로 동일한 레벨에 위치할 수 있다.
제2 마스크층(M2)과 하부 전극층(170P)의 일부를 제거하는 공정 단계는 에치백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)와 같은 평탄화 공정을 포함할 수 있다. 다만, 제2 마스크층(M2)과 하부 전극층(170P)의 일부를 제거하는 공정은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 11과 함께 도 12를 더 참조하면, 제1 마스크층(M1)을 선택적으로 제거하여, 하부 전극(170)의 바디부(171)와 헤드부(172)를 형성할 수 있다.
상술한 바와 같이, 제1 마스크층(M1)이 하부 전극층(170P)에 대하여 식각 선택성을 가지므로, 하부 전극층(170P)을 둘러싸는 제1 마스크층(M1)을 선택적으로 제거할 수 있다. 제1 마스크층(M1)에 대하여 높은 식각 선택성을 갖는 식각 물질을 사용하여 제1 마스크층(M1)을 선택적으로 제거할 수 있다. 예를 들어, 제1 마스크층(M1)을 선택적으로 제거하는 공정 단계는 에치백 공정을 포함할 수 있다. 다만, 제1 마스크층(M1)을 선택적으로 제거하는 공정은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이에 따라, 제1 마스크층(M1)에 의해 둘러싸인 하부 전극층(170P)의 측면과 제1 서포터(191)의 상부면이 노출될 수 있다. 하부 전극층(170P)의 일부는 제1 서포터(191)의 상부면 위로 돌출되어 노출될 수 있다.
이에 따라, 하부 전극(170) 중 몰드 구조체(MS)에 의해 둘러싸인 하부 전극(170)은 바디부(171)가 되고, 바디부(171)로부터 기판(110)에 멀어지는 방향으로 연장되며, 제1 서포터(191) 위로 돌출되는 하부 전극(170)은 헤드부(172)가 될 수 있다.
이어, 도 13을 참조하면, 하부 전극(170)의 헤드부(172)의 일부를 식각할 수 있다. 헤드부(172)의 측면의 일부를 식각함에 따라, 헤드부(172)의 폭은 바디부(171)의 폭보다 작아 질 수 있다. 이에 따라, 헤드부(172)의 측면은 바디부(171)의 상부면 위에 위치할 수 있다.
이와 같이, 헤드부(172)의 측면을 식각함에 따라 서로 인접한 하부 전극(170)의 헤드부(172) 사이의 거리를 증가시킬 수 있다. 즉 서로 인접한 하부 전극(170)의 헤드부(172) 사이의 공간을 증가시킬 수 있다.
이에 따라, 후술될 몰드층들(MD1, MD2, MD3)을 식각하는 공정 단계에서, 몰드층들(MD1, MD2, MD3)을 식각하기 위한 물질을 투입하기 위해 서포터(190)의 일부와 몰드층들(MD1, MD2, MD3)의 일부를 식각하는 공정 단계를 원활하게 수행할 수 있다.
또한, 서로 인접한 하부 전극(170)의 헤드부(172) 사이의 거리를 증가시킴에 따라, 몰드층들(MD1, MD2, MD3) 식각하기 위한 물질을 투입하는 공정 단계에서 헤드부(172)가 손상되는 것을 방지할 수 있다.
이어, 도 14를 참조하면, 몰드층들(MD1, MD2, MD3)을 제거하여, 서포터(190)들 사이 및 서포터(190)와 식각 정지층(162) 사이에 빈 공간(OP)을 형성할 수 있다. 즉, 몰드층들(MD1, MD2, MD3)을 제거함으로써 서포터(190), 식각 정지층(162)의 상부면, 및 하부 전극(170)의 바디부(171)의 측면이 빈 공간(OP)에 노출될 수 있다.
몰드층들(MD1, MD2, MD3)을 제거하는 공정에서 서포터(190)는 제거되지 않으며, 서로 이웃한 하부 전극(170)들이 서포터(190)에 연결되고 이들에 의해 지지될 수 있다.
이어, 도 15 및 도 16을 참조하면, 하부 전극(170)의 일부를 식각할 수 있다. 즉, 하부 전극(170)의 바디부(171)의 측면과 헤드부(172)의 측면의 일부를 식각할 수 있다. 이에 의해, 제1 서포터(191)와 제2 서포터(192) 사이에 위치하는 하부 전극(170)의 바디부(171), 제2 서포터(192)와 제3 서포터(193) 사이에 위치하는 바디부(171), 및 제3 서포터(193)와 식각 정지층(162) 사이에 위치하는 바디부(171)의 폭이 감소할 수 있다. 또한, 하부 전극(170)의 헤드부(172)의 폭도 감소할 수 있다.
서포터(190)와 식각 정지층(162)에 의해 둘러싸인 하부 전극(170)의 바디부(171)의 폭과 서포터(190)들 사이 및 서포터(190)와 식각 정지층(162) 사이에 위치하는 하부 전극(170)의 바디부(171)의 폭이 상이해지며, 이들 사이에 단차가 발생할 수 있다. 즉, 서포터(190)들 사이 및 서포터(190)와 식각 정지층(162) 사이에 위치하는 바디부(171)의 측면은 서포터(190)와 식각 정지층(162)에 의해 둘러싸인 바디부(171)의 측면과 비교하여 하부 전극(170)의 중심축에 가깝게 위치할 수 있다. 다시 말해, 서포터(190)들 사이 및 서포터(190)와 식각 정지층(162) 사이에 위치하는 바디부(171)의 측면은 서포터(190)와 식각 정지층(162)에 의해 둘러싸인 바디부(171)의 측면과 비교하여, 하부 전극(170)의 중심축을 향해 리세스 될 수 있다.
이에 따라, 후술될 유전층(180)을 형성하는 공정 단계 및 상부 전극(200)을 형성하는 공정 단계에서 상기 리세스 내에 유전층(180)과 상부 전극(200)이 형성됨에 따라, 상기 리세스가 없는 경우와 비교하여, 유전층(180)과 상부 전극(200)이 하부 전극(170) 위에 안정적으로 형성될 수 있다.
도 15에 도시된 바와 같이, 제1 서포터 상부면(191S1)은 하부 전극(170)의 헤드부(172)와 함께 노출되고, 제1 서포터 하부면(191S2)은 하부 전극(170)의 바디부(171)와 함께 노출될 수 있다. 이에 따라, 제1 서포터 상부면(191S1)과 제1 서포터 하부면(191S2) 각각은 하부 전극(170)의 바디부(171)와 헤드부(172)의 측면을 식각하는 공정 단계에서 식각 물질에 노출됨에 따라 굴곡을 포함할 수 있다.
또한, 상술한 바와 같이, 하부 전극(170)의 헤드부(172)는 식각 공정이 2회 진행되며, 하부 전극(170)의 바디부(171)는 식각 공정이 1회 진행되므로, 제1 서포터 상부면(191S1)은 제1 서포터 하부면(191S2)과 비교하여 식각 물질에 노출되는 빈도가 높을 수 있다.
따라서, 제1 서포터 상부면(191S1)과 제1 서포터 하부면(191S2)이 포함하는 굴곡 정도 차이가 발생할 수 있다. 즉, 제1 서포터 상부면(191S1)의 표면 거칠기와 제1 서포터 하부면(191S2)의 표면 거칠기는 상이해질 수 있다. 예를 들어, 제1 서포터 상부면(191S1)의 표면 거칠기는 제1 서포터 하부면(191S2)의 표면 거칠기보다 거칠 수 있다. 다만, 제1 서포터 상부면(191S1)의 표면 거칠기와 제1 서포터 하부면(191S2)의 표면 거칠기는 이에 한정되지 않으며, 공정 단계 및 공정의 변화에 따라 다양하게 변경될 수 있다.
이어, 도 17을 참조하면, 유전층(180)을 하부 전극(170)과 서포터(190) 위에 컨포멀하게 형성할 수 있다. 유전층(180)은 서포터(190), 하부 전극(170)의 바디부(171)의 측면, 하부 전극(170)의 헤드부(172)의 측면과 상부면, 및 식각 정지층(162) 위에 컨포멀하게 형성될 수 있다.
상술한 바와 같이, 하부 전극(170)의 바디부(171)의 측면의 일부가 리세스 됨에 따라, 유전층(180)은 서포터(190)로부터 리세스 내로 연장되어 형성될 수 있다.
유전층(180)의 형성 공정은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정, 금속 유기 CVD(MOCVD) 공정, 원자층 증착(Atomic Layer Deposition, ALD) 공정, 또는 금속 유기 ALD(MOALD) 공정일 수 있다. 다만, 유전층(180)을 형성하는 공정은 이에 한정되지 않으며, 다양하게 변형될 수 있다.
유전층(180)은 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 니오븀 산화물, 탄탈륨 산화물, 이트륨 산화물, 스트론튬 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 스칸듐 산화물, 및 란탄족 화물 중 적어도 하나를 포함할 수 있다. 또한, 유전층(180)은 테트라고날 결정상을 우세하게(predominantly) 갖도록 형성된 하프늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 유전층(180)은 제1 유전층과 제2 유전층의 적층 구조로 형성되는 다층 구조로 이루어질 수 있고, 상기 제1 유전층 및 상기 제2 유전층 중 적어도 하나는 테트라고날 결정상을 우세하게 갖도록 형성된 하프늄 산화물을 포함할 수 있다. 다만, 유전층(180)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이어, 도 18을 참조하면, 유전층(180) 위에 하부 전극(170) 및 서포터(190)를 커버하는 상부 전극(200)을 형성할 수 있다. 즉, 하부 전극(170)의 측면 및 상부면을 덮도록 상부 전극(200)을 형성할 수 있다. 또한, 식각 정지층(162)과 서포터(190)를 덮도록 상부 전극(200)을 형성할 수 있다.
또한, 상술한 바와 같이, 하부 전극(170)의 바디부(171)의 측면의 일부가 리세스 됨에 따라, 상부 전극(200)은 리세스 내로 연장되어 형성될 수 있다. 이에 따라, 상부 전극(200)의 측면은 서포터(190)의 측면과 비교하여, 하부 전극(170)의 중심축을 향해 돌출되어 형성될 수 있다.
상부 전극(200)은 예를 들어, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속질화물, 및 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3) 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다. 다만, 상부 전극(200)이 포함하는 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
이와 같은 과정에 의해 도 18에 도시된 커패시터 구조체(CS)를 포함하는 반도체 장치(100)를 완성할 수 있다.
일 실시예에 따른 반도체 장치(100)의 제조 방법에 의하면, 서로 식각 선택성을 갖는 제1 마스크층(M1)과 제2 마스크층(M2)으로 이루어진 마스크층(ML)을 이용하여, 서포터(190)의 상부면 위로 돌출되는 하부 전극(170)의 헤드부(172)를 형성할 수 있다.
즉, 제2 마스크층(M2)에 대하여 식각 선택성을 갖는 제1 마스크층(M1)을 몰드 구조체(MS) 위에 추가적으로 배치함에 따라, 별도의 추가 공정 없이 서포터(190) 위로 돌출되는 하부 전극(170)의 헤드부(172)를 형성할 수 있다. 이에 따라, 종래와 비교하여 면적 또는 높이가 증가된 하부 전극(170)을 포함하는 커패시터 구조체(CS)를 형성할 수 있으며, 공정 단계의 난이도를 낮출 수 있다.
도 5 내지 도 18를 참조하여 설명한 반도체 장치(100)의 제조 공정은 일 실시예에 불과할 뿐 한정되지 않으며, 몇몇 실시예에서 상술한 제조 공정 단계의 일부가 생략되거나, 제조 공정 단계가 추가될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 반도체 장치
110: 기판
120: 게이트 구조물
130: 비트 라인 구조물
150: 커패시터 콘택
152: 랜딩 패드
170: 하부 전극
171: 바디부
172: 돌출부
180: 유전층
190: 서포터
200: 상부 전극
CS: 커패시터 구조체
MS: 몰드 구조체
ML: 마스크층

Claims (10)

  1. 기판, 및
    상기 기판 위에 위치하는 커패시터 구조체를 포함하고,
    상기 커패시터 구조체는,
    상기 기판에 수직한 제1 방향으로 연장되고, 서로 이격되어 있는 복수의 하부 전극들,
    상기 복수의 하부 전극들 사이에 위치하는 제1 서포터,
    상기 복수의 하부 전극들 사이에 위치하며, 상기 제1 서포터와 상기 기판 사이에 위치하는 제2 서포터,
    상기 복수의 하부 전극들과 이격되어 있는 상부 전극, 및
    상기 하부 전극들과 상기 상부 전극 사이에 위치하는 유전층을 포함하고,
    상기 복수의 하부 전극들 각각은,
    상기 제1 서포터에 의해 둘러싸여 있는 제1 부분,
    상기 제2 서포터에 의해 둘러싸여 있는 제2 부분,
    상기 제1 부분과 상기 제2 부분 사이에 위치하는 제3 부분, 및
    상기 제1 부분으로부터 상기 제1 방향으로 돌출되어 있는 헤드부를 포함하고,
    상기 헤드부의 폭은 상기 제1 부분의 폭보다 작고, 상기 제3 부분의 폭보다 작은 반도체 장치.
  2. 제1 항에서,
    상기 제1 부분은 제1 바디부 및 상기 제1 바디부로부터 상기 제1 서포터를 향해 돌출되어 있는 제1 돌출부를 포함하고,
    상기 제2 부분은 제2 바디부 및 상기 제2 바디부로부터 상기 제2 서포터를 향해 돌출되어 있는 제2 돌출부를 포함하며,
    상기 제1 돌출부와 상기 제2 돌출부의 측면은 동일한 선상에 위치하고,
    상기 제3 부분의 측면은 상기 제1 돌출부의 측면 및 상기 제2 돌출부의 측면과 상이한 선상에 위치하는 반도체 장치.
  3. 제1 항에서,
    상기 제2 서포터와 상기 기판 사이에 위치하는 제3 서포터를 더 포함하며,
    상기 복수의 하부 전극들 각각은,
    상기 제3 서포터에 의해 둘러싸여 있는 제4 부분, 및
    상기 제2 부분과 상기 제4 부분 사이에 위치하는 제5 부분을 포함하고,
    상기 헤드부의 폭은 상기 제5 부분의 폭보다 큰 반도체 장치.
  4. 제3 항에서,
    상기 헤드부의 상기 제1 방향에 따른 두께는 상기 제3 부분의 상기 제1 방향에 따른 두께보다 얇은 반도체 장치.
  5. 제4 항에서,
    상기 헤드부의 상기 제1 방향에 따른 두께는 상기 제5 부분의 상기 제1 방향에 따른 두께보다 얇은 반도체 장치.
  6. 제1 항에서,
    상기 헤드부는 상기 제1 서포터와 비중첩하는 반도체 장치.
  7. 제1 항에서,
    상기 제1 서포터의 상부면의 표면 거칠기와 하부면의 표면 거칠기가 상이한 반도체 장치.
  8. 기판 위에 몰드층 및 서포터가 교번하여 적층된 몰드 구조체를 형성하는 단계,
    상기 몰드 구조체 위에 제1 마스크층과 제2 마스크층이 순차 적층된 마스크층을 형성하는 단계,
    상기 몰드 구조체 및 상기 마스크층을 관통하는 개구부를 형성하는 단계,
    상기 제2 마스크층의 상부면과 상기 개구부 내에 하부 전극층을 형성하는 단계,
    상기 제1 마스크층이 노출될 때까지 상기 하부 전극층의 일부와 상기 제2 마스크층을 제거하는 단계,
    상기 제1 마스크층을 제거하여, 상기 서포터의 상부면보다 위에 위치하는 상기 하부 전극층의 헤드부의 측면을 노출시키는 단계,
    상기 하부 전극층의 헤드부의 측면을 1차 식각하는 단계,
    상기 몰드층을 제거하는 단계, 및
    상기 하부 전극층을 2차 식각하는 단계를 포함하고,
    상기 제1 마스크층은 상기 제2 마스크층 및 상기 하부 전극층에 대하여 식각 선택성을 갖는 반도체 장치의 제조 방법.
  9. 제8 항에서,
    상기 제1 마스크층은 폴리 실리콘을 포함하고,
    상기 제2 마스크는 금속 물질을 포함하는 반도체 장치의 제조 방법.
  10. 제8 항에서,
    상기 제2 마스크층을 제거하는 단계 전에,
    상기 제2 마스크층의 일부와 상기 하부 전극층의 일부를 식각 한 후,
    상기 제2 마스크층과 상기 하부 전극층 위에 추가적으로 하부 전극층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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