CN102263137A - 一种混合型非易失存储单元及其制作方法 - Google Patents
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Abstract
本发明公开了一种混合型非易失存储单元及其制作方法。该存储器包括：硅衬底；在硅衬底上重掺杂的源导电区和漏导电区；在源漏导电区之间载流子沟道上覆盖的隧穿介质层；在隧穿介质层上覆盖的第一俘获层；在第一俘获层上覆盖的多晶硅浮栅层；在多晶硅浮栅层上覆盖的第二俘获层；在第二俘获层上覆盖的控制栅介质层；以及在控制栅介质层上覆盖的栅材料层。本发明结合了浮栅型存储器和俘获型存储器的优点，相对俘获型存储器可以有效提高电荷俘获型非易失存储器的电荷保持特性，并且有益于增大存储窗口，相对浮栅型存储器提高了编程与擦除的速度，从而综合改善了器件的存储特性。
Description
技术领域
本发明涉及非易失存储器技术领域，尤其涉及一种混合型非易失存储单元及其制作方法。
背景技术
非易失性存储器的主要特点是在不加电的情况下也能够长期保持存储的信息，它既有只读存储器(ROM)的特点，又有很高的存取速度，而且易于擦除和重写，功耗较小。随着多媒体应用、移动通信等对大容量、低功耗存储的需要，非易失性存储器，特别是闪速存储器(Flash)，所占半导体器件的市场份额变得越来越大，成为一种非常重要的存储器类型。
传统的Flash存储器是采用多晶硅薄膜浮栅结构的硅基非易失存储器，其局限主要与器件隧穿介质层(一般是氧化层)的厚度有关：一方面要求隧穿介质层比较薄，以实现快速有效的P/E操作，另一方面为了防止较薄的隧穿介质层任何一处产生电荷泄漏路径而让所有存储在浮栅层的电荷消失殆尽，需要隧穿介质层比较厚，使其具备较好的数据保持性能达到十年以上。
为了缓和这一对矛盾，电荷俘获存储结构的非易失性存储器被提出，并获得了广泛的研究，比较典型的是以高陷阱密度的Si3N4层作为电荷捕获介质，具有离散的电子存储特性，这样即使隧穿层厚度较薄，也只会损失局部极少量的捕获电荷而不会影响到其他处的捕获电荷，从而在提高擦写速度的前提下又适当保证了电荷的保持特性。
为了进一步改进器件的特性，现在有人提出用高缺陷密度的高K材料替代Si3N4，比如HfO2，有文献报道HfO2相比Si3N4有着更高的缺陷密度和更深的缺陷能级，可以达到更好的电荷存储与保持能力。
为了使器件具有优良的保持特性寻找能带结构更为优化的存储材料及栅介质体系成为电荷俘获存储器(CTM)进一步发展的关键。
发明内容
(一)要解决的技术问题
针对现有浮栅型和电荷俘获存储器中各自的优缺点，本发明的主要目的在于提供一种混合型非易失存储单元及其制作方法，以优化电荷存储层材料的能带结构，提高电荷存储器件的电荷保持特性和擦写速度。
(二)技术方案
为达到上述目的，本发明提供了一种混合型非易失存储单元，该存储单元包括：
硅衬底1；
在硅衬底1上重掺杂的源导电区8和漏导电区9；
在源漏导电区之间载流子沟道上覆盖的隧穿介质层2；
在隧穿介质层2上覆盖的第一俘获层3；
在第一俘获层3上覆盖的多晶硅浮栅层4；
在多晶硅浮栅层4上覆盖的第二俘获层5；
在第二俘获层5上覆盖的控制栅介质层6；以及
在控制栅介质层6上覆盖的栅材料层7。
上述方案中，所述隧穿介质层2选用宽禁带材料SiO2，所述第一俘获层3或第二俘获层5选用禁带宽度比隧穿层窄的高K材料HfO2或ZrO2，所述控制栅介质层6选用高K材料Al2O3。
上述方案中，所述第一俘获层3、多晶硅浮栅层4和第二俘获层5自下而上堆叠形成该存储单元的三层混合型电荷存储层。
上述方案中，所述多晶硅浮栅层4选用多晶硅作为电荷连续性存储材料。
为达到上述目的，本发明还提供了一种混合型非易失存储单元的制作方法，该方法包括：
A、在硅衬底上生长隧穿介质层；
B、在隧穿介质上生长第一俘获层；
C、在第一俘获层上淀积多晶硅浮栅层；
D、在多晶硅浮栅层上生长第二俘获层；
E、在第二俘获层上淀积控制栅介质层；
F、在控制栅介质层上形成栅极并完成随后的源极和漏极的制作。
上述方案中，步骤A中所述生长隧穿介质层的方法采用热氧化方法、原子层沉积方法或热氧化与原子层沉积的结合，该隧穿介质层选用SiO2材料制作而成，其厚度为2nm至8nm。
上述方案中，步骤B和D中所述生长第一俘获层或第二俘获层采用化学气相淀积、原子层沉积或者磁控溅射方法，该第一俘获层或第二俘获层的厚度均为3nm至8nm。
上述方案中，步骤C中所述沉积多晶硅浮栅层采用化学气相淀积方法，该多晶硅浮栅层的厚度为6至50nm.
上述方案中，步骤E中所述淀积控制栅介质层采用原子层沉积方法或者磁控溅射方法，该控制栅介质层的厚度为15nm至30nm。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明器件的加工工艺与传统CMOS工艺兼容。
2、本发明保留了浮栅型电荷存储的贮存能力，这得益于多晶硅的低导带位置，保证了在充电时，电荷能尽量多的存储进来，增大了窗口。
3、本发明保留了捕获型离散的电荷存储特性，保证了电荷在撤去栅压后的电荷保持能力，增大了电荷的保持时间。
4、相对于浮栅型，本发明的电荷混合存储层的电势较高，耦合系数相对大，提高了擦写的速度。
附图说明
图1是本发明提供的非易失存储单元的基本结构示意图；
图2是依照本发明实施例的制作该非易失存储单元的工艺实现流程图；
图3为本发明提供的非易失存储单元电荷编程状态的能带结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是本发明提供的非易失存储单元的基本结构示意图，该存储单元包括：
硅衬底1；
在硅衬底1上重掺杂的源导电区8和漏导电区9；
在源漏导电区之间载流子沟道上覆盖的隧穿介质层2；
在隧穿介质层2上覆盖的第一俘获层3；
在第一俘获层3上覆盖的多晶硅浮栅层4；
在多晶硅浮栅层4上覆盖的第二俘获层5；
在第二俘获层5上覆盖的控制栅介质层6；以及
在控制栅介质层6上覆盖的栅材料层7。
其中，所述隧穿介质层2选用宽禁带材料如SiO2等，所述第一俘获层3或第二俘获层5选用禁带宽度比隧穿层窄的高K材料HfO2或ZrO2等，所述控制栅介质层6选用高K材料如Al2O3等。所述第一俘获层3、多晶硅浮栅层4和第二俘获层5自下而上堆叠形成该存储单元的三层混合型电荷存储层。所述多晶硅浮栅层4选用多晶硅作为电荷连续性存储材料。
基于图1所示的非易失存储单元的基本结构示意图，图2示出了依照本发明实施例的制作该非易失存储单元的工艺实现流程图，该方法包括：
步骤201：在硅衬底上生长隧穿介质层；
步骤202：在隧穿介质上生长第一俘获层；
步骤203：在第一俘获层上淀积多晶硅浮栅层；
步骤204：在多晶硅浮栅层上生长第二俘获层；
步骤205：在第二俘获层上淀积控制栅介质层；
步骤206：在控制栅介质层上形成多晶硅层、或者多晶硅硅化物层、或者金属层等的栅电极并完成随后的源极和漏极制作。
其中，步骤201中所述生长的隧穿介质的方法可采用热氧化方法或原子层沉积方法或者结合这两种方法，该隧穿介质层可选用SiO2材料制作而成，其厚度为2nm至8nm。
步骤202和204中所述生长第一俘获层或第二俘获层采用化学气相淀积、原子层淀积或者磁控溅射方法，该第一俘获层或第二俘获层的厚度均为3nm至8nm。
步骤203中所述淀积多晶硅浮栅层采用化学气相淀积方法，该多晶硅浮栅层的厚度为6至50nm.
步骤205中所述淀积控制栅介质层采用原子层淀积方法或者磁控溅射方法，该控制栅介质层的厚度为15nm至30nm。
实施例
此处化概念为具体，列举一种制作该非易失存储单元的实例作为举例说明：
在硅衬底上采用热氧化和ALD方法结合共淀积厚度为4nm的SiO2隧穿介质层；
在SiO2隧穿介质上采用原子层淀积(ALD)的方法淀积第一HfO2俘获层，其厚度为4nm；
在第一HfO2俘获层上采用CVD方法生长多晶硅浮栅层，其厚度为15nm；
在多晶硅浮栅层上采用原子层淀积(ALD)的方法淀积第二HfO2俘获层，其厚度为4nm；
在第二HfO2俘获层上采用原子层淀积的方式沉积高k材料Al2O3控制栅介质层，所述Al2O3控制栅介质层厚度为15nm。
在控制栅介质层上形成TaN的金属栅电极并随后完成源极和漏极的制作，完成该非易失存储单元的制作。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种混合型非易失存储单元，其特征在于，该存储单元包括：
硅衬底(1)；
在硅衬底(1)上重掺杂的源导电区(8)和漏导电区(9)；
在源漏导电区之间载流子沟道上覆盖的隧穿介质层(2)；
在隧穿介质层(2)上覆盖的第一俘获层(3)；
在第一俘获层(3)上覆盖的多晶硅浮栅层(4)；
在多晶硅浮栅层(4)上覆盖的第二俘获层(5)；
在第二俘获层(5)上覆盖的控制栅介质层(6)；以及
在控制栅介质层(6)上覆盖的栅材料层(7)。
2.根据权利要求1所述的混合型非易失存储单元，其特征在于，所述隧穿介质层(2)选用宽禁带材料SiO2，所述第一俘获层(3)或第二俘获层(5)选用禁带宽度比隧穿层窄的高K材料HfO2或ZrO2，所述控制栅介质层(6)选用高K材料Al2O3。
3.根据权利要求1所述的混合型非易失存储单元，其特征在于，所述第一俘获层(3)、多晶硅浮栅层(4)和第二俘获层(5)自下而上堆叠形成该存储单元的三层混合型电荷存储层。
4.根据权利要求1所述的混合型非易失存储单元，其特征在于，所述多晶硅浮栅层(4)选用多晶硅作为电荷连续性存储材料。
5.一种混合型非易失存储单元的制作方法，其特征在于，该方法包括：
A、在硅衬底上生长隧穿介质层；
B、在隧穿介质上生长第一俘获层；
C、在第一俘获层上淀积多晶硅浮栅层；
D、在多晶硅浮栅层上生长第二俘获层；
E、在第二俘获层上淀积控制栅介质层；
F、在控制栅介质层上形成栅电极并完成随后的源极和漏极的制作。
6.根据权利要求5所述的混合型非易失存储单元的制作方法，其特征在于，步骤A中所述生长的隧穿介质的方法采用热氧化方法、原子层沉 积方法或热氧化与原子层沉积的结合，该隧穿介质层选用SiO2材料制作而成，其厚度为2nm至8nm。
7.根据权利要求5所述的混合型非易失存储单元的制作方法，其特征在于，步骤B和D中所述生长第一俘获层或第二俘获层采用化学气相淀积、原子层沉积或者磁控溅射方法，该第一俘获层或第二俘获层的厚度均为3nm至8nm。
8.根据权利要求5所述的电荷俘获型非易失存储单元的制作方法，其特征在于，步骤C中所述沉积多晶硅浮栅层采用化学气相淀积方法，该多晶硅浮栅层的厚度为6至50nm。
9.根据权利要求5所述的电荷俘获型非易失存储单元的制作方法，其特征在于，步骤E中所述淀积控制栅介质层采用原子层沉积方法或者磁控溅射方法，该控制栅介质层的厚度为15nm至30nm。
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- 2010-05-26 CN CN2010101911954A patent/CN102263137A/zh active Pending
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| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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Application publication date: 20111130 |