CN101814322B - 非挥发性记忆胞的操作方法及运用该方法的记忆体装置 - Google Patents
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Abstract
本发明是有关于一种非挥发性记忆胞的操作方法及运用该方法的记忆体装置。该非挥发性记忆胞的操作方法,包括通过一第一类型载子的双边偏压注入(Double-Side Biased,DSB)来预先擦除一挥发性记忆胞,以及通过一第二类型载子的福勒-诺德汉(Fowler-Nordheim,FN)隧穿来程序化该记忆胞。藉由本发明,程序化效率会因电荷储存层中的相反电性的电荷而有所提升,从而程序化所需时间能够缩减;此外,由于程序化时间较短会产生较少热能,本发明的操作方法特别适合用于在公知技术中遭遇散热问题的三维记忆体阵列。
Description
技术领域
本发明涉及一种半导体装置,特别是涉及一种非挥发性记忆体(NON-VOLATILE MEMORY,NVM)的操作方法以及一种利用该方法的记忆体装置。
背景技术
非挥发性记忆体已普遍应用于众多电子产品中,当中最为普及的非挥发性记忆体装置是具备电荷储存层并利用电性进行写入及擦除的类型,譬如是电性擦除可程序化只读记忆体(EEPROM)及快闪记忆体(Flash Memory)。
这类非挥发性记忆体传统上是由一大块的半导体基材作为基底来形成,并且将电荷储存层设置于一控制栅极与该基材之间。近来,利用薄膜晶体管(Thin-Film Transistor,TFT)技术而以半导体薄膜为基础来形成的挥发性记忆体已被提供,当中的每一个记忆胞皆是薄膜晶体管。藉由利用这种TFT技术,重复形成一半导体薄膜及建基其上的一层TFT记忆胞成为可能,从而能够制造出三维的非挥发性记忆体阵列。
TFT类型的挥发性记忆胞传统上是通过正性福勒-诺德汉电子隧穿(Positive Fowler-Nordheim Electron Tunneling,+FN)至电荷储存层之内来加以程序化,并藉由将电子移离出电荷储存层来加以擦除。由于+FN程序化较无效率,因而需要较长的程序化时间,结果产生较多热能。由于在公知技术中三维记忆体阵列尤其遭受严重的散热问题,因此上述方法不适合用来操作三维发挥发性记忆体阵列。
由此可见,上述现有的非挥发性记忆胞的操作方法及运用该方法之记忆体装置在产品结构、制造方法与使用上,显然仍存在有不便与缺陷,而亟待加以进一步改进。为了解决上述存在的问题,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成,而一般产品及方法又没有适切的结构及方法能够解决上述问题,此显然是相关业者急欲解决的问题。因此如何能创设一种新的非挥发性记忆胞之操作方法及运用该方法之记忆体装置,实属当前重要研发课题之一,亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于,克服现有的非挥发性记忆胞的操作方法存在的缺陷,而提供一种新的非挥发性记忆胞的操作方法,所要解决的技术问题是使其具有较高的程序化效率,使程序化时间及热能产生缩减,从而适用于三维非挥发性记忆体,非常适于实用。
本发明的另一目的在于,克服现有的记忆体装置存在的缺陷,而提供一种新的记忆体装置,所要解决的技术问题是使其利用上述方法从而具有较高的程序化效率,使程序化时间及热能产生缩减,从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种非挥发性记忆胞的操作方法,包括:通过一第一类型载子的双边偏压注入来预先擦除一记忆胞;以及通过一第二类型载子的福勒-诺德汉隧穿来程序化该记忆胞。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的非挥发性记忆胞的操作方法,其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
前述的非挥发性记忆胞的操作方法,其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
前述的非挥发性记忆胞的操作方法,其中该第一类型载子是电洞以及该第二类型载子是电子。
前述的非挥发性记忆胞的操作方法,其中该记忆胞包括一半导体层、一电荷储存层以及一控制栅极于该半导体层之上,以及一源极及一漏极于该半导体层之内;以及在预先擦除该记忆胞的过程中,一第一电压施加至该控制栅极以及一第二电压施加至该源极和漏极,其中该第一电压与该第二电压不同,以引发该第一类型载子的双边偏压注入至该电荷储存层。
前述的非挥发性记忆胞的操作方法,其中该第一电压低于0V以及该第二电压高于0V。
前述的非挥发性记忆胞的操作方法,其中该第一电压的范围介于-10V至-20V,以及该第二电压范围介于8V至12V。
前述的非挥发性记忆胞的操作方法,其中该记忆胞包括一半导体层、一电荷储存层以及一控制栅极于该半导体层之上,以及一源极及一漏极于该半导体层之内;以及在程序化该记忆单元的过程中,一第一电压施加至该控制栅极以及一第二电压施加至该源极和漏极,其中该第一电压与该第二电压不同,以引发该第二类型载子的福勒-诺德汉隧穿进入该电荷储存层。
前述的非挥发性记忆胞的操作方法,其中该第一电压高于0V以及该第二电压为0V。
前述的非挥发性记忆胞的操作方法,其中该第一电压的范围介于15V至20V。
前述的非挥发性记忆胞的操作方法,其中该记忆胞包括一半导体层、一电荷储存层以及一控制栅极于该半导体层之上,以及一源极及一漏极于该半导体层之内,其中该半导体层是一设置于一绝缘体上的浮动主体,且该记忆胞是一薄膜晶体管,该半导体层与该控制栅极皆包括掺杂硅,以及该电荷储存层包括一介于两氧化层之间的氮化层,从以使得该记忆胞为一硅-氧化物-氮化物-氧化物-硅的薄膜晶体管(TFT SONOS)记忆胞。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体装置,包括:一非挥发性记忆胞;一第一逻辑,用以通过一第一类型载子的双边偏压注入来预先擦除该挥发性记忆胞;以及一第二逻辑,用以通过一第二类型载子的福勒-诺德汉隧穿来程序化该非挥发性记忆胞。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体装置,其中该第一类型载子是电洞以及该第二类型载子是电子。
前述的记忆体装置,其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
前述的记忆体装置,其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
前述的记忆体装置,其中该第一类型载子是电洞以及该第二类型载子是电子,该双边偏压注入包括双边偏压能带至能带隧穿热载子注入,以及该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
本发明的目的及解决其技术问题另采用以下技术方案来实现的。依据本发明提出的一种非挥发性记忆胞的操作方法,包括:对一非挥发性记忆胞执行一预先操作,以在该非挥发性记忆胞的一电荷储存层中形成第一类型载子;以及在该预先操作后,对该非挥发性记忆胞执行一操作,以在该非挥发性记忆胞的该电荷储存层中累积第二类型载子,其中该第一类型载子与该第二类型载子具有相反的电性。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的非挥发性记忆胞的操作方法,其中该预先操作包括一擦除操作。
前述的非挥发性记忆胞的操作方法,其中该预先操作是通过双边偏压注入来达成。
前述的非挥发性记忆胞的操作方法,其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
前述的非挥发性记忆胞的操作方法,其中该操作系包括一程序化操作。
前述的非挥发性记忆胞的操作方法,其中该操作是通过福勒-诺德汉隧穿来达成。
前述的非挥发性记忆胞的操作方法,其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
本发明的目的及解决其技术问题又采用以下技术方案来实现。依据本发明提出的一种记忆体装置,包括:一非挥发性记忆胞,其包括一电荷储存层;一第一逻辑,用以对该非挥发性记忆胞执行一预先操作,以在该记忆胞的该电荷储存层中形成第一类型载子;以及一第二逻辑,用以在该预先操作后,对该非挥发性记忆胞执行一操作,以于该非挥发性记忆胞的该电荷储存层中累积第二类型载子,其中该第一类型载子与该第二类型载子具有相反的电性。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的非挥发性记忆胞的操作方法,其中该预先操作包括一擦除操作。
前述的非挥发性记忆胞的操作方法,其中该预先操作是通过双边偏压注入来达成。
前述的记忆体装置,其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
前述的记忆体装置,其中该操作包括一程序化操作。
前述的记忆体装置,其中该操作是通过福勒-诺德汉隧穿来达成。
前述的记忆体装置,其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
借由上述技术方案,本发明非挥发性记忆胞的操作方法及运用该方法的记忆体装置至少具有下列优点及有益效果:由于在本发明中,所述记忆胞是在被利用DSB注入来预先擦除之后,才利用FN隧穿来加以程序化,因此,程序化效率会因电荷储存层中的相反电性的电荷而有所提升,从而程序化所需时间能够缩减。此外,由于程序化时间较短会产生较少热能,本发明的操作方法特别适合用于在公知技术中遭遇散热问题的三维记忆体阵列。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。
附图说明
图1显示依据本发明的一实施例之一非挥发性记忆胞的操作方法中的预先擦除步骤。
图2显示依据本发明的一实施例之一非挥发性记忆胞的操作方法中的程序化步骤。
100:基材 110:绝缘体
120:半导体层 130:电荷储存层
132:底部氧化层 134:顶部氧化层
140:控制栅 150:源极区域
160:漏极区域 Vge:第一电压
Vse:第二电压 Vde:第二电压
Vgp:第三电压 Vsp:第四电压
Vdp:第四电压
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例,对依据本发明提出的非挥发性记忆胞的操作方法及运用该方法的记忆体装置的具体实施方式、结构、方法、步骤、特征及其功效,详细说明如后。
图1及图2分别显示在依据本发明的一实施例下,一种非挥发性记忆胞的操作方法中的预先擦除步骤及程序化步骤。
参考图1所示,该非挥发性记忆胞包含一半导体层120作为一浮动主体并设置于一基材100上的一绝缘体110之上、一电荷储存层130设置于该半导体层120之上,一控制栅极140设置于该电荷储存层130之上,以及一源极区域150和一漏极区域160设置于该半导体层120之内该控制栅极140的两旁。
该基材100可为一硅基材。该绝缘体110可为一通常由CVD(化学气相沉积)制造工艺(即制程,以下均称为制造工艺)所形成的氧化硅层。该半导体层120可为一由LPCVD(低压化学气相沉积)制造工艺所形成的掺杂多晶硅层。该电荷储存层130可为一电荷捕捉层(Charge Trapping Layer),其通常为一个介于一底部氧化层132与一顶部氧化层134之间的氮化硅层(Silicon Nitride,SiN)。该控制栅极140可包含掺杂多晶硅。当该半导体层120与控制栅140包含搀杂多晶硅,并且该电荷储存层130为一介于两个氧化层132及134之间的SiN捕捉层时,此时记忆胞即为一个硅-氧化物-氮化物-氧化物-硅的薄膜晶体管(TFT SONOS)记忆胞。
此外,位于该控制栅极140下方的该半导体层120可能为P型掺杂,以及该源极区域150及该漏极区域160可能为N型掺杂,方以使得该记忆胞成为一种N型晶体管,以下的描述并将这种情况用作一范例。
再参考图1,在预擦除步骤中,一第一电压Vge施加至该控制栅极140,以及一第二电压Vse(=Vde)施加至该源极区域150及该漏极区域160(即双边偏压(Double-Side Biased,DSB)),其中Vge必须远低于Vse(Vde),以引发能带至能带隧穿热电洞(Band-to-Band Tunneling Hot Hole,BTBTHH)注入至电荷储存层130。举例而言,第一电压低于0V,而第二电压高于0V。在这种情况下,Vge的范围可能为-10V至-20V,而Vse(=Vde)的范围可能为8V至12V。在一特定实施例中,Vge约为-15V以及Vse(=Vde)约为10V。
参考图2所示,在程序化步骤中,一第三电压Vgp施加至该控制栅极140,以及一第四电压Vsp(=Vdp)施加至该源极区域150及该漏极区域160,其中Vgp必须远高于Vsp(Vdp),以引发电子的+FN隧穿进入电荷储存层130。举例而言,Vsp(=Vdp)为0V,而第三电压高于0V。在这种情况下,Vgp的范围可能为15V至20V。在一特定实施例中,Vgp约为20V。
另一方面,依据此实施例的记忆体装置包含如图1或图2所示的一记忆胞、一第一逻辑,其用以藉由如图1所示的DSB BTBTHH注入来预先擦除该记忆胞,以及一第二逻辑,其用以藉由如图2所示的电子+FN隧穿来程序化该记忆胞。该第一逻辑可能施加上述的偏压组态以进行预先擦除。该第二逻辑可能施加上述的偏压组态以进行程序化。
尤其须注意,虽然本发明是藉由此实施例中的TFT类型非挥发性记忆胞来举例说明,然而本发明的操作方法亦可应用至同样具有一电荷储存层、一控制栅极,以及源极/漏极区域,并考虑DSB程序化及FN隧穿擦除的机制的其他类型非挥发性记忆胞。这意味着,本发明的记忆体装置内的记忆胞并不设限为TFT类型的非挥发记忆胞,而可以替代为众多其他类型的非挥发记忆胞当中的一类型。
由于在此实施例中,该记忆胞是在被利用DSB电洞注入来预先擦除之后,才利用电子FN隧穿来加以程序化,因此,程序化效率会因电荷储存层中的正电荷而有所提升,从而程序化所需时间能够缩减。此外,由于程序化时间较短会产生较少热能,本发明的操作方法特别适合用于在公知技术中遭遇散热问题的三维记忆体阵列。
更者,虽然在上述实施例中,第一类型载子是电洞、第二类型载子是电子、DSB注入包含DSB BTBTHH注入,以及FN隧穿包含电子的+FN隧穿,然而本发明并不受限于这种组合。举例而言,在另一实施例中,第一类型载子是电子、第二类型载子是电洞、DSB注入包含DSB电子注入,以及FN隧穿包含电洞的FN隧穿。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (28)
1.一种非挥发性记忆胞的操作方法,其特征在于包括:通过一第一类型载子的双边偏压注入来预先擦除一记忆胞;以及通过一第二类型载子的福勒-诺德汉隧穿来程序化该记忆胞;
其中,该记忆胞包括一半导体层、一电荷储存层、一控制栅极、一源极、一漏极以及一绝缘体;其中该控制栅极在该半导体层之上,该源极及该漏极在该半导体层之内,该半导体层是设置于该绝缘体上的浮动主体;且该记忆胞是一薄膜晶体管,该半导体层与该控制栅极皆包括掺杂硅,该电荷储存层包括一介于两氧化层之间的氮化层,以使得该记忆胞为一硅-氧化物-氮化物-氧化物-硅的薄膜晶体管记忆胞;
在程序化该记忆胞的过程中,一第一电压施加至该控制栅极以及一第二电压施加至该源极和漏极,其中该第一电压与该第二电压不同,以引发该第二类型载子的福勒-诺德汉隧穿进入该电荷储存层。
2.根据权利要求1所述的非挥发性记忆胞的操作方法,其特征在于其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
3.根据权利要求1所述的非挥发性记忆胞的操作方法,其特征在于其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
4.根据权利要求1所述的非挥发性记忆胞的操作方法,其特征在于其中该第一类型载子是电洞以及该第二类型载子是电子。
5.根据权利要求1所述的非挥发性记忆胞的操作方法,其特征在于其中
在预先擦除该记忆胞的过程中,一第三电压施加至该控制栅极以及一第四电压施加至该源极和漏极,其中该第三电压与该第四电压不同,以引发该第一类型载子的双边偏压注入至该电荷储存层。
6.根据权利要求5所述的非挥发性记忆胞的操作方法,其特征在于其中该第三电压低于0V以及该第四电压高于0V。
7.根据权利要求6所述的非挥发性记忆胞的操作方法,其特征在于其中该第三电压的范围介于-10V至-20V,以及该第四电压范围介于8V至12V。
8.根据权利要求1所述的非挥发性记忆胞的操作方法,其特征在于其中该第一电压高于0V以及该第二电压为0V。
9.根据权利要求8所述的非挥发性记忆胞的操作方法,其特征在于其中该第一电压的范围介于15V至20V。
10.一种记忆体装置,其特征在于包括:一非挥发性记忆胞、一第一逻辑以及一第二逻辑;
其中,该第一逻辑用以通过一第一类型载子的双边偏压注入来预先擦除该非挥发性记忆胞;
该第二逻辑用以通过一第二类型载子的福勒-诺德汉隧穿来程序化该非挥发性记忆胞;
该记忆胞包括一半导体层、一电荷储存层、一控制栅极、一源极、一漏极以及一绝缘体;其中该控制栅极在该半导体层之上,该源极及该漏极在该半导体层之内,该半导体层是设置于该绝缘体上的浮动主体;且该记忆胞是一薄膜晶体管,该半导体层与该控制栅极皆包括掺杂硅,该电荷储存层包括一介于两氧化层之间的氮化层,以使得该记忆胞为一硅-氧化物-氮化物-氧化物-硅的薄膜晶体管记忆胞;
在程序化该记忆胞的过程中,一第一电压施加至该控制栅极以及一第二电压施加至该源极和漏极,其中该第一电压与该第二电压不同,以引发该第二类型载子的福勒-诺德汉隧穿进入该电荷储存层。
11.根据权利要求10所述的记忆体装置,其特征在于其中该第一类型载子是电洞以及该第二类型载子是电子。
12.根据权利要求10所述的记忆体装置,其特征在于其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
13.根据权利要求10所述的记忆体装置,其特征在于其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
14.根据权利要求10所述的记忆体装置,其特征在于其中该第一类型载子是电洞以及该第二类型载子是电子,该双边偏压注入包括双边偏压能带至能带隧穿热载子注入,以及该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
15.一种非挥发性记忆胞的操作方法,其特征在于包括:该操作方法是由对一非挥发性记忆胞执行一预先操作,以在该非挥发性记忆胞的一电荷储存层中形成第一类型载子;以及在该预先操作后,对该非挥发性记忆胞执行一操作,以在该非挥发性记忆胞的该电荷储存层中累积第二类型载子,其中该第一类型载子与该第二类型载子具有相反的电性;
其中,该非挥发性记忆胞还包括一半导体层、一控制栅极、一源极、一漏极以及一绝缘体;其中该控制栅极在该半导体层之上,该源极及该漏极在该半导体层之内,该半导体层是设置于该绝缘体上的浮动主体;且该非挥发性记忆胞是一薄膜晶体管,该半导体层与该控制栅极皆包括掺杂硅,该电荷储存层包括一介于两氧化层之间的氮化层,以使得该非挥发性记忆胞为一硅-氧化物-氮化物-氧化物-硅的薄膜晶体管记忆胞;
在对该非挥发性记忆胞执行该操作的过程中,一第一电压施加至该控制栅极以及一第二电压施加至该源极和漏极,其中该第一电压与该第二电压不同,以引发该第二类型载子在该非挥发性记忆胞的该电荷储存层中累积。
16.根据权利要求15所述的非挥发性记忆胞的操作方法,其特征在于其中该预先操作包括一擦除操作。
17.根据权利要求15所述的非挥发性记忆胞的操作方法,其特征在于其中该预先操作是通过双边偏压注入来达成。
18.根据权利要求17所述的非挥发性记忆胞的操作方法,其特征在于其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
19.根据权利要求15所述的非挥发性记忆胞的操作方法,其特征在于其中该操作系包括一程序化操作。
20.根据权利要求15所述的非挥发性记忆胞的操作方法,其特征在于其中该操作是通过福勒-诺德汉隧穿来达成。
21.根据权利要求20所述的非挥发性记忆胞的操作方法,其特征在于其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
22.一种记忆体装置,其特征在于包括:一非挥发性记忆胞、一第一逻辑以及一第二逻辑;
其中,
该非挥发性记忆胞包括一电荷储存层;
该第一逻辑用以对该非挥发性记忆胞执行一预先操作,以在该记忆胞的该电荷储存层中形成第一类型载子;以及
该第二逻辑用以在该预先操作后,对该非挥发性记忆胞执行一操作,以于该非挥发性记忆胞的该电荷储存层中累积第二类型载子,其中该第一类型载子与该第二类型载子具有相反的电性;
该非挥发性记忆胞还包括一半导体层、一控制栅极、一源极、一漏极以及一绝缘体;其中该控制栅极在该半导体层之上,该源极及该漏极在该半导体层之内,该半导体层是设置于该绝缘体上的浮动主体;且该非挥发性记忆胞是一薄膜晶体管,该半导体层与该控制栅极皆包括掺杂硅,该电荷储存层包括一介于两氧化层之间的氮化层,以使得该非挥发性记忆胞为一硅-氧化物-氮化物-氧化物-硅的薄膜晶体管记忆胞;
在对该非挥发性记忆胞执行该操作的过程中,一第一电压施加至该控制栅极以及一第二电压施加至该源极和漏极,其中该第一电压与该第二电压不同,以引发该第二类型载子在该非挥发性记忆胞的该电荷储存层中累积。
23.根据权利要求22所述的非挥发性记忆胞的操作方法,其特征在于其中该预先操作包括一擦除操作。
24.根据权利要求22所述的非挥发性记忆胞的操作方法,其特征在于其中该预先操作是通过双边偏压注入来达成。
25.根据权利要求24所述的记忆体装置,其特征在于其中该双边偏压注入包括双边偏压能带至能带隧穿热载子注入。
26.根据权利要求22所述的记忆体装置,其特征在于其中该操作包括一程序化操作。
27.根据权利要求22所述的记忆体装置,其特征在于其中该操作是通过福勒-诺德汉隧穿来达成。
28.根据权利要求27所述的记忆体装置,其特征在于其中该福勒-诺德汉隧穿包括正性福勒-诺德汉隧穿。
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CN102509559B (zh) * | 2011-11-24 | 2014-08-27 | 南京大学 | 一种提高非挥发性快闪存储器高密度存储特性的操作方法 |
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US20190363135A1 (en) * | 2016-09-29 | 2019-11-28 | Intel Corporation | Resistive random access memory cell |
US10249378B1 (en) | 2017-11-09 | 2019-04-02 | Winbond Electronics Corp. | Flash memory device and method for recovering over-erased memory cells |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101211927A (zh) * | 2006-12-29 | 2008-07-02 | 旺宏电子股份有限公司 | 多位准存储单元的操作方法 |
CN101236781A (zh) * | 2007-02-02 | 2008-08-06 | 旺宏电子股份有限公司 | 应用于双边偏压非易失性存储器的方法与装置 |
CN101295544A (zh) * | 2007-04-27 | 2008-10-29 | 旺宏电子股份有限公司 | 偏压一多阶单元存储器的方法 |
CN101295545A (zh) * | 2007-04-27 | 2008-10-29 | 旺宏电子股份有限公司 | 用以操作双边偏压与非存储器阵列的方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3709126B2 (ja) * | 2000-07-05 | 2005-10-19 | シャープ株式会社 | 不揮発性半導体メモリ装置の消去方法 |
US6728140B2 (en) * | 2001-12-05 | 2004-04-27 | Nexflash Technologies, Inc. | Threshold voltage convergence |
US20030218913A1 (en) * | 2002-05-24 | 2003-11-27 | Le Binh Quang | Stepped pre-erase voltages for mirrorbit erase |
US6906376B1 (en) * | 2002-06-13 | 2005-06-14 | A Plus Flash Technology, Inc. | EEPROM cell structure and array architecture |
US7072219B1 (en) * | 2004-12-28 | 2006-07-04 | Macronix International Co., Ltd. | Method and apparatus for operating a non-volatile memory array |
US7615821B2 (en) * | 2005-02-03 | 2009-11-10 | Seoul National University Industry Foundation | Charge trap memory with avalanche generation inducing layer |
US7672159B2 (en) * | 2007-01-05 | 2010-03-02 | Macronix International Co., Ltd. | Method of operating multi-level cell |
US7787294B2 (en) * | 2008-02-14 | 2010-08-31 | Macronix International Co., Ltd. | Operating method of memory |
-
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-
2011
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101211927A (zh) * | 2006-12-29 | 2008-07-02 | 旺宏电子股份有限公司 | 多位准存储单元的操作方法 |
CN101236781A (zh) * | 2007-02-02 | 2008-08-06 | 旺宏电子股份有限公司 | 应用于双边偏压非易失性存储器的方法与装置 |
CN101295544A (zh) * | 2007-04-27 | 2008-10-29 | 旺宏电子股份有限公司 | 偏压一多阶单元存储器的方法 |
CN101295545A (zh) * | 2007-04-27 | 2008-10-29 | 旺宏电子股份有限公司 | 用以操作双边偏压与非存储器阵列的方法 |
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