CN105895157B - 降低临界电压的方法、非挥发性记忆体及其擦除操作方法 - Google Patents

Abstract

本发明是有关于一种降低记忆体临界电压的方法、非挥发性记忆体的擦除操作方法、及使用该方法的非挥发性记忆体，可用以改善非挥发性记忆体的低临界电压擦除状态正确性。在此方法中，从非挥发性记忆体的多个记忆胞，根据一第一电压与一第二电压选择至少一记忆胞，其中此第一电压小于此第二电压，而此第一电压大于或等于非挥发性记忆体的擦除状态电压位准。此第二电压小于或等于非挥发性记忆体的读取电压位准。对此至少一选定记忆胞施以一重整擦除操作，以擦除选定记忆胞的电荷而降低此至少一选定记忆胞的临界电压。

Description

降低临界电压的方法、非挥发性记忆体及其擦除操作方法

技术领域

本发明涉及一种非挥发性记忆体操作的方法及非挥发性记忆体，特别是涉及一种降低记忆体临界电压的方法、改善非挥发性记忆体的记忆胞擦除状态正确性的方法及非挥发性记忆体。

背景技术

非挥发性记忆如快闪记忆体，包括由浮动栅极(Floating gate)以及控制栅极(Control gate)组成的堆叠栅极。介电层(Dielectric layer)置于浮动栅极与控制栅极之间，而穿隧氧化层位于浮动栅极与基底之间。浮动栅极位于基底与控制栅极之间且处于“浮动”状态(亦即，不与任何电路进行电性连接)。控制栅极电性连接于字线(Word line)。浮动栅极用以储存电荷，而控制栅极用以控制数据写入/读取操作。具有浮动栅极结构的记忆胞可用作单一位元或多位元记忆胞等等。

在对快闪记忆体的记忆胞进行编程以及擦除操作期间必须添加或移除的电荷限制在浮动栅极中，而在这些区域中累积以及移除电荷可能会随时间改变了记忆胞的读取、编程以及擦除特征。最终，电荷的累积改变了用于判定记忆胞状态的临界电压(ThresholdVoltage)。这归因于记忆胞的临界电压偏移，普遍称作干扰(Disturbance)现象。另外，在记忆胞的重复循环后的电荷损失(Charge Loss)也导致临界电压(尤其是编程临界电压)偏移以及效能退化(Performance Degradation)。由于干扰及/或电荷损失而发生的临界电压改变，阻止了记忆体元件正确地感测单元的位元的状态。当记忆胞被不断地按比例缩减且每两个字线之间的距离变得太靠近时，上述可能产生的问题会更加的显著。

而对快闪记忆体胞进行编程以及擦除操作，必须藉由将来自记忆体单元的值(例如，数据位元的电压位准)与参考值(Reference Value)进行比较，来判定储存的单位元或多位元记忆胞的每一位元的状态(包括编程状态或处于擦除状态)。大体而言，在初始制造期间将参考单元预编程并设定为擦除状态以使得可提供稳定的参考值。当来自记忆体单元的值大于参考值时，判定记忆体单元为处于编程状态。另一方面，当记忆体单元的值小于参考值时，判定记忆体单元为处于擦除状态。

图1是说明一说明记忆体元件的感测裕度(Sensing Window)的示意图。线102表示记忆体单元随时间的理想编程临界电压。线104表示在考虑诸如位元干扰以及电荷损失的效应的情况下记忆体单元的编程临界电压随时间的改变的实例。线106表示记忆体单元随时间的理想擦除临界电压。线108表示在考虑诸如位元干扰以及电荷损失的效应的情况下记忆体单元的擦除临界电压随时间的改变的实例。线110表示在先前技术中由记忆体元件的参考单元所提供的参考值，其如图1所示随时间保持恒定值。请参阅图1所示，归因于如位元干扰及/或电荷损失效应的效应，参考值110与记忆体单元的编程临界电压104之间的感测裕度112会随时间而减小，这将增加感测误差的可能性且降低记忆体元件的可靠性。

另外，在某些运用上，快闪记忆体在编程过程中需要先进行擦除。而此擦除的过程是需要针对整个快闪记忆体的记忆胞阵列(Cell Array)、各别的区块(Blocks)、或是一群(Group)的记忆胞进行。在擦除的操作过程中，通常采用擦除脉冲(Erase Pulse)将记忆胞的临界电压移向一擦除目标位准(Erase Target Level)。在某些应用上，在施以擦除脉冲(Erase Pulse)后，会进行一擦除确认操作(Erase Verify Operation)以确认在整个阵列、区块、或是整群的记忆胞是否都已经完成擦除了。上述的施以擦除脉冲程序与进行擦除确认操作程序会不断地进行，直到完成整个擦除程序。但在擦除的过程中，整个阵列、区块、或是整群的记忆胞总是存在一定比例的尾端位元(Tail Bits)或是顽固位元(StubbornBits)，无法在施以一定的擦除脉冲后通过擦除确认操作的程序。这将对整个擦除操作会造成时间上的延迟。

上述随着干扰、电荷累积的效应、或是其他的影响而造成记忆体胞的擦除临界电压随时间改变的情况，会产生许多低临界状态(LVT)的高边界(High Boundary)的记忆胞数量的增加，降低记忆体元件的可靠性。而尾端位元或是顽固位元的记忆胞，也会造成整个擦除操作时间上的延迟。而当快闪记忆体的记忆胞不断地按比例缩减时，或是在多位元操作之下，问题将更加的明显。

由此可见，上述现有的非挥发性记忆体的擦除操作方法及非挥发性记忆体在方法、产品结构及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及产品又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的降低记忆体临界电压的方法、非挥发性记忆体的擦除操作方法、及使用该方法的非挥发性记忆体，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的的目的在于，克服现有的非挥发性记忆体的擦除操作方法及非挥发性记忆体存在的缺陷，而提供一种新的降低临界电压的方法、非挥发性记忆体及其擦除操作方法，所要解决的技术问题是使其可以改善非挥发性记忆体的记忆胞擦除状态正确性，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种降低记忆体临界电压的方法，适用非挥发性记忆体。此方法包括：从非挥发性记忆体的多个记忆胞，根据一第一电压与一第二电压选择至少一记忆胞，其中此第一电压小于此第二电压，而此第一电压大于或等于此非挥发性记忆体的擦除状态电压位准。此第二电压小于或等于此非挥发性记忆体的读取电压位准。对此至少一选定记忆胞施以一重整擦除操作，以擦除此选定记忆胞的电荷而降低此至少一选定记忆胞的临界电压。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的降低记忆体临界电压的方法，其中选择此至少一记忆胞的步骤包括：对此非挥发性记忆体中处于擦除状态的所有记忆胞进行临界电压侦测，而将临界电压大于此第一电压而小于此第二电压的至少一个或多个记忆胞定义为选定记忆胞。

前述的降低记忆体临界电压的方法，其中此第一电压是可以根据临界电压大于此第一电压的记忆胞数量而调整。

前述的降低记忆体临界电压的方法，其中此重整擦除操作包括：藉由将第一栅极电压施加于此至少一选定记忆胞的栅极，以及将第一漏极电压施加于此至少一选定记忆胞的漏极，以擦除此选定记忆胞的栅极的电荷，并降低此至少一选定记忆胞的临界电压。

前述的降低记忆体临界电压的方法，其中擦除此选定记忆胞的栅极的电荷方法包括实施能带对能带间穿隧产生的热电洞注入(BBHHI)法或FN-穿隧的空穴注入法将空穴注入栅极的浮动栅。

前述的降低记忆体临界电压的方法，其中此第一栅极电压为介于约0伏特至约-15伏特，而此第一漏极电压为介于约0V到10V之间。

前述的降低记忆体临界电压的方法，其中此重整擦除操作还包括：对非挥发性记忆体的记忆胞中未被选择的其他记忆胞中，与此选择记忆胞同一字线的部分其他记忆胞的栅极施以一第二栅极电压，并对其漏极施以第一漏极电压，与此选择记忆胞同一位线的部分其他记忆胞的栅极施以第一栅极电压，并对其漏极施以一第二漏极电压，其中，此第二栅极电压与此第二漏极电压不会影响其他记忆胞的状态。

前述的降低记忆体临界电压的方法，其中此第二栅极电压为约为0伏特或远小于该第一栅极电压，而此第二漏极电压约为0V。

前述的降低记忆体临界电压的方法，其中选择此至少一记忆胞的步骤包括：对非挥发性记忆体的记忆胞进行一编程/擦除操作。对记忆胞进行临界电压侦测，而将其临界电压大于此第一电压而小于此第二电压的记忆胞定义为选定记忆胞。

前述的降低记忆体临界电压的方法，其中还包括重复此重整擦除操作直到每一选定记忆胞的临界电压低于非挥发性记忆体的擦除状态电压位准。

前述的降低记忆体临界电压的方法，其中适用的非挥发性记忆体为或非(NOR)型快闪记忆体、分离栅极(Split Gate)结构记忆体、浮栅记忆体(Floating gate memory)、氮化硅只读记忆体(Nitride read only memory)、纳米晶体(Nanocrystals)、并列式快闪记忆体(Parallel Flash Memory)、或序列介面(SPI)快闪记忆体其中之一。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种非挥发性记忆体的擦除操作方法。此方法包括：对此非挥发性记忆体的记忆胞进行一编程/擦除操作。对记忆胞进行临界电压侦测，而将临界电压大于一第一电压而小于一第二电压的记忆胞定义为选定记忆胞。此第一电压小于此第二电压，而此第一电压大于或等于此非挥发性记忆体的一擦除状态电压位准。对选定记忆胞施以一重整擦除操作，以降低选定记忆胞的临界电压。重复重整擦除操作直到每一选定记忆胞的临界电压低于非挥发性记忆体的擦除状态电压位准。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的非挥发性记忆体的擦除操作方法，其中还包括根据选定记忆胞的数量对选定记忆胞施以重整擦除操作。

前述的非挥发性记忆体的擦除操作方法，其中此擦除状态电压位准为此非挥发性记忆体的标准擦除电压，而此第二电压小于或等于此非挥发性记忆体的读取电压。

前述的非挥发性记忆体的擦除操作方法，其中此第一电压根据此临界电压大于此第一电压的记忆胞数量而调整。

前述的非挥发性记忆体的擦除操作方法，其中此重整擦除操作包括：藉由将第一栅极电压施加于选定记忆胞的栅极，以及将第一漏极电压施加于选定记忆胞的漏极，以擦除选定记忆胞的栅极的电荷，并降低选定记忆胞的临界电压。

前述的非挥发性记忆体的擦除操作方法，其中擦除选定记忆胞之栅极的电荷方法包括：实施能带对能带间穿隧产生的热电洞注入(BBHHI)法或FN-穿隧的空穴注入法将空穴注入栅极的浮动栅。

前述的非挥发性记忆体的擦除操作方法，其中此第一栅极电压为介于约0伏特至约-15伏特，而此第一漏极电压为介于约0V到10V之间。

前述的非挥发性记忆体的擦除操作方法，其中此重整擦除操作更包括：对此非挥发性记忆体的记忆胞中未被选择的其他记忆胞中，与选择记忆胞同一字线的部分其他记忆胞的栅极施以一第二栅极电压，并对其漏极施以第一漏极电压。与选择记忆胞同一位线的部分其他记忆胞的栅极施以第一栅极电压，并对其漏极施以一第二漏极电压，其中，第二栅极电压与第二漏极电压不会影响其他记忆胞的状态。

前述的非挥发性记忆体的擦除操作方法，其中此第二栅极电压为约为0伏特或远小于该第一栅极电压，而此第二漏极电压约为0V。

前述的非挥发性记忆体的擦除操作方法，其中适用的非挥发性记忆体为或非(NOR)型快闪记忆体、分离栅极(Split Gate)结构记忆体、浮栅记忆体(Floating gatememory)、氮化硅只读记忆体(Nitride read only memory)、纳米晶体(Nanocrystals)、并列式快闪记忆体(Parallel flash memory)、或序列介面(SPI)快闪记忆体其中之一。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种非挥发性记忆体，包括：多个记忆胞与一电路。每个前述的记忆胞包括一栅极与位于基底中的一源极与一漏极。此电路电性耦接到这些记忆胞，此电路用以执行对记忆胞进行编程/擦除操作以及重整擦除操作，其中当对记忆胞进行编程/擦除操作后，根据位于擦除状态的记忆胞进行临界电压侦测而选择其临界电压高于一擦除状态电压位准的记忆胞定义为选定记忆胞，对选定记忆胞施以重整擦除操作，以使记忆胞通过编程/擦除操作的确认程序。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的非挥发性记忆体，其中重整擦除操作包括将空穴注入该栅极的浮动栅而擦除该选定记忆胞的该栅极的电荷，以降低该选定记忆胞的临界电压。

前述的非挥发性记忆体，其中该将空穴注入的方法包括：能带对能带间穿隧产生的热空穴注入(BBHHI)法或FN-穿隧的空穴注入法。

前述的非挥发性记忆体，其中还包括一电压产生器，由所述电路控制产生第一栅极电压与第一漏极电压，其中此电路执行的重整擦除操作包括藉由将第一栅极电压施加于选定记忆胞的栅极，以及将第一漏极电压施加于选定记忆胞的漏极，以擦除选定记忆胞的栅极的电荷，并降低选定记忆胞的临界电压。

前述的非挥发性记忆体，其中该第一栅极电压为介于约0伏特至约-15伏特，而该第一漏极电压为介于约0V到10V之间。

前述的非挥发性记忆体，其中此电压产生器更产生第二栅极电压与第二漏极电压。电路执行的重整擦除操作还包括：对非挥发性记忆体的记忆胞中未被选择的其他记忆胞中，与选择记忆胞同一字线的部分其他记忆胞的栅极施以第二栅极电压，并对其漏极施以第一漏极电压，与选择记忆胞同一位线的部分其他记忆胞的栅极施以第一栅极电压，并对其漏极施以第二漏极电压，其中，第二栅极电压与第二漏极电压不会影响其他记忆胞的状态。

前述的非挥发性记忆体，其中该第二栅极电压为约为0伏特或远小于该第一栅极电压，而该第二漏极电压约为0V。

前述的非挥发性记忆体，其中非挥发性记忆体，可为或非(NOR)型快闪记忆体、分离栅极(Split Gate)结构记忆体、浮栅记忆体(Floating gatememory)、氮化硅只读记忆体(Nitride read only memory)、纳米晶体(Nanocrystals)、并列式快闪记忆体(Parallelflash memory)、序列介面(SPI)快闪记忆体。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明降低临界电压的方法、非挥发性记忆体及其擦除操作方法至少具有下列优点及有益效果：本发明可以改善非挥发性记忆体的记忆胞擦除状态正确性。

综上所述，本发明是有关于一种降低记忆体临界电压的方法、非挥发性记忆体的擦除操作方法、及使用该方法的非挥发性记忆体，可用以改善非挥发性记忆体的低临界电压擦除状态正确性。在此方法中，从非挥发性记忆体的多个记忆胞，根据一第一电压与一第二电压选择至少一记忆胞，其中此第一电压小于此第二电压，而此第一电压大于或等于非挥发性记忆体的擦除状态电压位准。此第二电压小于或等于非挥发性记忆体的读取电压位准。对此至少一选定记忆胞施以一重整擦除操作，以擦除选定记忆胞的电荷而降低此至少一选定记忆胞的临界电压。本发明在技术上有显著的进步,具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1是说明一说明记忆体元件的感测裕度(Sensing Window)的示意图。

图2A与图2B是说明本发明揭露的实施例中采用两个确认临界电压值做为辨识尾端位元或是顽固位元记忆胞的选择范围分布的示意图。

图3是绘示说明本发明揭露内容的多个实施范例其中之一，在擦除程序中针对特定记忆胞选择性地进行重整擦除操作的方法流程示意图。

图4A到图4D是绘示说明本发明揭露内容的多个实施范例其中之一，针对特定记忆胞选择性地进行重整擦除操作的方法的示意图。

图5A到图5D是绘示说明采用本发明揭露内容的针对特定记忆胞选择性地进行重整擦除操作中采用不同电压值进行的结果的示意图。

图6A是说明与特定记忆胞在相同字线(WL)的未选择的其他记忆胞进行重整擦除操作时的影响的示意图。

图6B与图6C是说明与特定记忆胞在相同位线(BL)的未选择的记忆胞进行重整擦除操作时，分别对于低临界电压值的记忆胞或是高临界电压值的记忆胞的影响的示意图。

图7是绘示应用本发明所提出的针对特定记忆胞选择性地进行重整擦除操作方法的简化电路方框示意图。

102：编程临界电压

104：编程临界电压随时间的改变

106：擦除临界电压

108：擦除临界电压随时间的改变

230：读取电压范围(RD)

240、250、260：读取电压范围与临界电压电压范围的差距

LVT：擦除状态记忆胞的低临界电压范围

HVT：编程状态记忆胞的高临界电压范围

PV：记忆体芯片的标准编程电压

EV：标准擦除电压

RDWL：标准读取电压

S310-S340：选择性地进行重整擦除操作的方法流程

WL：字线(Word Line)

BL：位线(Bit Line)

410：特定记忆胞

412：源极区

414：漏极区

416：浮动栅极(Floating Gate)

418：控制栅极(Control Gate)

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的降低临界电压的方法、非挥发性记忆体及其擦除操作方法其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。

本发明揭露的内容提出一种方法与架构，用以解决快闪记忆体随着长时间循环操作而使临界电压位准飘移，或是在擦除过程中部分的尾端位元(Tail Bits)或是顽固位元(Stubborn Bits)的记忆胞无法有效擦除而使位于低临界(LVT)的状态不准确，使得读取操作可能错误或是失败的问题。

上述的方法与架构，不需要改变现有的实体结构，可在现有的架构下调整操作方法即可达成本发明所揭露的技术。而提出的方法与架构，因为采用独立的架构，可以实现针对一个或是特定部分多个记忆胞进行，因此可以实现单一位元或记忆胞改善擦除状态正确性的方法。

一般的擦除操作在一实施例中可以采用福勒-诺德汉穿隧(Fowler-Nordheimtunneling，FN-穿隧)技术。针对所选择的记忆胞，对控制栅极施以相对高的负电压(例如-5V to-15V)并对P井界面(P-well Interface)(基底极或是漏极)施以相对低的正电压(例如+5V to+15V)以引发福勒-诺德汉穿隧效应进行擦除电荷。而擦除的过程是需要针对例如各别的区块(Blocks)或是一群(Group)的多个记忆胞同时进行，这些同时进行的多个记忆胞通常统称为同一操作单元(Operation Unit)。一般而言，可以达到数百万个记忆胞同时进行擦除操作。而擦除过程需要利用擦除脉冲将记忆胞的临界电压移向一擦除目标位准，并进行擦除确认操作以确认记忆胞是否都已经完成擦除了。因此，上述的施以擦除脉冲与进行擦除确认操作程序会不断地进行，直到完成整个擦除程序。

这些尾端位元或是顽固位元的记忆胞可以藉由擦除确认操作的扫描流程中辨识出其位置，例如经过一次或是数次施以擦除脉冲操作后，辨识并找出临界电压仍然大于确认临界电压(Verify Vt)的记忆胞。这些记忆胞可以认定位元状态有问题而标示为需要进行重整擦除操作(Recovery Erase Operation)，以加速此操作单元(Operation Unit)的擦除程序与效率。

本发明揭露的实施例中提出一种在擦除程序中针对特定记忆胞选择性地进行重整擦除操作(Recovery Erase Operation)的方法与架构。这些特定记忆胞例如经过扫描后取得位于低临界状态(LVT)的高边界(High Boundary)的记忆胞位置，或是在擦除程序中被认定为尾端位元或是顽固位元的记忆胞，或是在经过一或数次施以擦除脉冲操作后仍无法通过擦除确认程序而加以标示的记忆胞，选择性地进行重整擦除操作的方法。

本发明揭露的实施例中提出在擦除程序中针对特定记忆胞选择性地进行重整擦除操作(Recovery Erase Operation)的方法，在一实施范例中采用两个确认临界电压，以便取得位于低临界状态(LVT)的高边界(High Boundary)的记忆胞位置，或是在编程以及擦除操作过程中，辨识出尾端位元或是顽固位元的记忆胞。而经过辨识得到的记忆胞，或是被标示尾端位元或是顽固位元的记忆胞，对其控制栅极施以相对高的负电压(-Vg)并对漏极(Drain)施以正电压(Vd)，藉由能带对能带间穿隧产生的热空穴注入(Band to Band HotHole Injection，BBHHI)或是FN-穿隧的擦除机制进行擦除电荷，以选择性独立地降低特定记忆胞的临界电压。而上述本实施例中对特定记忆胞选择性地进行重整擦除操作(Recovery Erase Operation)的方法，可以独立地降低这些记忆胞的临界电压，以减少这些特定记忆胞例如因为临界电压偏移而位于低临界状态(LVT)的高边界的记忆胞或是尾端位元或是顽固位元的记忆胞的读取错误或失败的风险。

在此实施例对特定记忆胞选择性地进行重整擦除操作(Recovery EraseOperation)的方法，对控制栅极所施以的负电压(-Vg)可以尽可能的大，但是要避免F-N穿隧(例如电场小于10百万伏特/厘米)对在同一字线(WordLine)中未选择的记忆胞造成编程的影响。而对于漏极(Drain)所施以正电压(Vd)也可以尽可能的大，但是要避免接面崩溃(Junction Breakdown)以及需考虑的高漏极电压所引起的行应力(Column Stress)对同一位线(Bit Line)中未选择的记忆胞造成的影响。

下面将依照图式说明本发明揭露的实施例中所提出在擦除程序中针对特定记忆胞选择性地进行重整擦除操作的方法，但并非以此为限制。

请参阅图2A与图2B所示，是说明本发明揭露的实施例中采用两个确认临界电压值做为辨识尾端位元或是顽固位元记忆胞的选择范围分布的示意图。在一实施例中，提出针对特定记忆胞选择性地进行重整擦除操作的方法是采用两个确认临界电压值，以便在编程以及擦除操作过程中辨识出尾端位元或是顽固位元的记忆胞。

请先参阅图2A所示，此分布示意图包括擦除状态记忆胞的低临界电压范围LVT、编程状态记忆胞的高临界电压范围HVT、以及读取电压范围(RD)230。图示中的PV、EV、RDWL则分别为记忆体芯片的标准编程电压(PV)、标准擦除电压(EV)以及标准读取电压(RDWL)，且标准读取电压是介于标准编程电压以及标准擦除电压之间。而电压范围240则是读取电压范围(RD)230与低临界电压电压范围LVT的差距，这部分是考量随着时间以及编程/擦除循环(Cycling)操作以及在循环后数据保存能力的退化(Retention After Cycling)可能导致读取失败的风险，而设计裕度(Design Margin)必须与擦除状态记忆胞的临界电压的分布保持一定的差距。而读取电压范围230与高临界电压范围HVT的差距包括电压范围250与电压范围260，其中电压范围250是考虑到随着时间循环操作与数据保存能力退化的因素，而电压范围260则是考虑到编程状态下的干扰(Disturbance)现象。上述的设计裕度(Design Margin)大小也考虑到记忆胞不论是从最初擦除状态(Initial Erase State)还是最初编程状态(Initial Program State)都与循环超过例如一万次以上的擦除状态及编程状态的斜率差异极大，因而导致摆动效能(swing performance)降低，进而影响记忆单元的操作、循环持久性(cycle endurance)以及数据保持性(retention)。

在低临界电压范围LVT，标号210代表记忆胞的初始临界电压分布图。而随着时间以及编程/擦除循环操作后改变了用于判定记忆胞的临界电压状态。经过统计后得到临界电压分布状态如标号212以及214所示。而尾端位元或是顽固位元的记忆胞临界电压偏移就会分布在位于电压范围242的位置。电压范围242的大小是根据尾端位元或是顽固位元的记忆胞数量而定。随着时间或其他干扰因素的影响，读取电压范围(RD)230与低临界电压范围LVT的差距(电压范围240)则会缩小而增加读取错误的风险。而高临界电压范围HVT中记忆胞的临界电压分布状态如标号220所示。

请参阅图2B所示，在多个实施范例其中之一，本发明揭露的实施例中采用两个确认临界电压值辨识尾端位元或是顽固位元的记忆胞的电压可以采用任何两个大于或是等于标准擦除电压(EV)与小于标准读取电压(RDWL)之间的任两个电压值。例如图中所示电压范围242的边缘电压值EV2以及在读取电压范围(RD)230的边缘电压值EV3。而电压范围242的边缘电压值EV2大小可以视经过统计后的尾端位元、或是低临界电压范围LVT高电压边缘的位元、或是所谓无法往下调整临界电压值的顽固位元的记忆胞数量而设计或调整。在此调整机制中，可以预先设定尾端位元或是顽固位元的记忆胞数量门槛值，也可以依照数量的比例而调整，并不受限制。在一实施例中，EV2与EV3可以分别直接采用记忆体芯片的标准擦除电压(EV)与标准读取电压(RDWL)。

请参阅图3所示，是绘示说明本发明揭露内容的多个实施范例其中之一，在擦除程序中针对特定记忆胞选择性地进行重整擦除操作的方法流程示意图。对快闪记忆体的记忆胞进行编程/擦除操作，对记忆胞进行擦除的过程是需要针对整个快闪记忆体的记忆胞阵列(Cell Array)、各别的区块(Blocks)、或是一群(Group)的记忆胞进行。在擦除的操作过程中，通常除了施以擦除脉冲将记忆胞的临界电压移向一擦除目标位准外，还可进行擦除确认操作(Erase Verify Operation)以确认在整个阵列、区块、或是整群的记忆胞是否都已经完成擦除。

本实施例对于扫描并选择特定记忆胞以便进行重整擦除操作的流程包括以下的步骤，但并非以此为限制。步骤S310，对记忆胞进行对于编程/擦除操作，同时，如步骤S320，扫描或是检查记忆胞的临界电压值是否位于本实施例中采用的两个确认临界电压值的范围之间，如图2B所定义的低临界电压状态电压范围边缘的电压值EV2以及在读取电压范围较低边缘的电压值EV3之间。若是在此范围内，则对此属于尾端位元的记忆胞进行重整擦除操作。而后进行步骤S340，也就是对下一个记忆胞进行编程/擦除操作，而后继续执行步骤S320与S330，一直到完成全部的记忆胞操作，例如对整个记忆胞阵列、整个区块、或是整群的记忆胞。若记忆胞的临界电压值并非位于此两个确认临界电压值的范围之间，则直接进行步骤S340，对下一个记忆胞进行编程/擦除操作，而后继续执行步骤S320与S330。

根据本发明实施范例中所揭示扫描并选择特定记忆胞以便进行重整擦除操作的流程，可以根据预先设定或是动态设定的两个确认临界电压值，找出欲进行重整擦除操作的记忆胞，并针对一个或是特定部分多个尾端位元或是顽固位元的记忆胞进行擦除操作，因此可以实现单一位元或记忆胞进行擦除操作的方法，以增加操作的效率，并减少擦除操作裕度降低的风险。

请参阅图4A到图4D所示，是绘示说明本发明揭露内容的多个实施范例其中之一，针对特定记忆胞选择性地进行重整擦除操作的方法的示意图。如图4A所示，对于特定记忆胞410而言，其控制栅极电连接到一字线(Word Line，WL)，而其漏极区电性连接到位线(BitLine，BL)以及其源极区电性连接到源极线(Source Line)。在记忆胞阵列或是整个区块中，包括控制栅极与特定记忆胞410的控制栅极同样电性连接到同一字线(WL)的其他记忆胞。而记忆胞阵列或是整个区块中也包括漏极区与特定记忆胞410的漏极区同样电性连接到同一位线(BL)的其他记忆胞。

为了方便说明本发明实施例中可以针对特定记忆胞选择性地进行重整擦除操作的方法，在此分类为特定记忆胞410、相同位线未选择的记忆胞、以及相同字线未选择的记忆胞三种。但如前所述，被选择用以进行重整擦除操作的特定记忆胞410的数量并不限于只有一个，也可以在记忆胞阵列或是整个区块中，经由上述扫描并选择程序得到多个特定记忆胞并同时加以进行重整擦除操作。而针对一个或是多个特定记忆胞进行重整擦除操作的方式可以例如记录所述特定记忆胞的地址、经由字线(WL)与位线(BL)的定位加以锁定特定的对象进行。

请参阅图4B所示，是针对特定记忆胞进行重整擦除操作的剖面示意图。特定记忆胞410包括源极区412、漏极区414、浮动栅极(Floating Gate，FG)416以及控制栅极(Control Gate，CG)418。介电层则置于浮动栅极416与控制栅极418之间，而穿隧氧化层位于浮动栅极416与基底之间，在此不再敷述。针对所选择的特定记忆胞410，进行重整擦除操作包括对控制栅极(CG)418施以负电压(-Vg，例如从0V到-15V)，并对漏极区414施以正电压(+Vd，例如从0V到10V)，以便将空穴411注入浮动栅极416中以进行重整擦除操作。而此方式可采用能带对能带间穿隧产生的热空穴注入(Band to Band Hot Hole Injection，BBHHI)法、FN-穿隧的空穴注入法、或其他任何的擦除机制以进行擦除电荷，并降低特定记忆胞410的临界电压。

请参阅图4C所示，是针对本实施例所揭露对特定记忆胞进行重整擦除操作时，对于在相同位线(BL)未选择的记忆胞同时进行的操作的剖面示意图。针对相同位线(BL)未选择的记忆胞，包括对控制栅极(CG)418施以很小的负电压或是零电压，并对漏极区因为与特定记忆胞同一位线，所以都是施以相同的正电压(+Vd，例如从0V到10V)。上述的电压值的选择只需要避免空穴注入浮动栅极416即可。请参阅图4D所示，是针对本实施例所揭露对特定记忆胞进行重整擦除操作时，对于在相同字线(WL)未选择的记忆胞同时进行的操作的剖面示意图。针对相同字线(WL)未选择的记忆胞，由于与特定记忆胞410同一字线(WL)，因此包括对控制栅极(CG)418施以相同的负电压(-Vg，例如从0V到-15V)，并对漏极区414施以零电压。上述的电压值的选择只需要避免空穴注入浮动栅极416即可。

请参阅图5A到图5D所示，是绘示说明采用本发明揭露内容的针对特定记忆胞选择性地进行重整擦除操作中采用不同电压值进行的结果的示意图。图5A到5D的座标分别为已经常态编排(Normalization)的时间与经过重整擦除处理后的临界电压值飘移状态示意图。尾端位元或是顽固位元的记忆胞的临界电压值高于标准擦除电压(EV)。请参阅图5A所示，若是对控制栅极(CG)施以第一负电压(Vg1，其中Vg1<0)，并对漏极区施以不同的正电压(Vd1、Vd2、Vd3，其中Vd1<Vd2<Vd3)得到的效果非常不显著，这也是采用一般的擦除操作无法将这些记忆胞的临界电压值降下来的情况。请参阅图5B所示，若是在减少施于控制栅极(CG)的电压值(例如Vg1在减少3伏特，Vg1-3)，则对于漏极区施以不同的正电压(Vd1、Vd2、Vd3)后，仅Vg1-3加上Vd3有降低临界电压值的效果。请参阅图5C所示，若是再度减少施于控制栅极(CG)的电压值(例如Vg1在减少6伏特，Vg1-6)，则Vg1-3加上Vd3有部分临界电压值降低到标准擦除电压(EV)以下。请参阅图5D所示，若是再度减少施于控制栅极(CG)的电压值(例如Vg1在减少9伏特，Vg1-9)则效果更加显著。但上述选择的不同电压值组合，必须考虑到相同位线或是相同字线的未选择记忆胞造成的影响或是副作用。

请参阅图6A所示，是说明与特定记忆胞在同字线(WL)的未选择的其他记忆胞进行重整擦除操作时的影响的示意图。针对本实施例所揭露对特定记忆胞进行重整擦除操作时，对于在相同字线(WL)未选择的记忆胞进行对控制栅极(CG)施以负电压(-Vg，例如从0V到-15V)产生的影响。例如在负电压为-6V或是-9V时，如图示中的Vg3或是Vg4，对于高临界电压值的记忆胞并未有明显的影响。而请参阅图6B与图6C所示，对于在相同位线(BL)未选择的记忆胞对漏极区都施以相同的正电压操作时，对不同的电压值组合(Vg,Vd2)、(Vg-3,Vd2)、(Vg,Vd3)、(Vg-3,Vd3)，分别对于低临界电压值的记忆胞(图6B)或是高临界电压值的记忆胞(图6C)都不会造成太大的影响。上述不同电压值组合的选择，仍可以考虑到相同位线或是相同字线的未选择记忆胞加以调整。

本发明揭露的内容所提出的对特定记忆胞进行重整擦除操作的方法与架构，可以解决快闪记忆体至少一个或部分记忆胞随着时间而使临界电压位准飘移的现象，或是在擦除过程中部分的尾端位元(Tail Bits)或是顽固位元(Stubborn Bits)的记忆胞无法有效擦除，使位于低临界状态(LVT)不准确，而使得读取操作可能错误或是失败的问题。上述对特定记忆胞进行重整擦除操作的方法适用于非挥发性记忆体，包括各种单位元或多位元的快闪记忆体，例如或非(NOR)型快闪记忆体、分离栅极(Split Gate)结构记忆体、浮栅记忆体(Floating gate memory)、氮化硅只读记忆体(Nitride read only memory)、纳米晶体(Nanocrystals)、并列式快闪记忆体(Parallel Flash memory)、或序列介面(SPI)快闪记忆体等等。

图7是绘示应用本发明所提出的针对特定记忆胞选择性地进行重整擦除操作方法的简化电路方框示意图。电路760包括一个位于半导体基底之上的非挥发性记忆体(记忆胞阵列)700。一个列解码器(row decoder)710耦接至多条字线705，并沿着记忆胞阵列700中的各列而排列。一个行解码器(column decoder)720耦接至多条位线715，这些位线715是沿着记忆胞阵列700中的各行而排列，并用以从记忆胞阵列700中的多位元记忆胞读取并编程数据。在电路760上会有地址供应给行解码器720及列解码器710。在方框(block)730中的感应放大器及数据输入结构(Sense Amplifiers and Data-in Structures)，是经由总线725而耦接至行解码器720。数据会经由数据输入线(Data-in Line)733，从电路上的输入/输出端口(input/output port)，或是从电路760的其他内部或外部数据源，输入于方框730中的数据输入结构。在所述的实施例中，此电路760可以包括电压产生电路以及其他电路，如泛用目的处理器、特定目的的应用电路，或以非挥发性记忆体(记忆胞阵列)所支持的整合模块。数据会经由数据输出线(Data-out line)735，从方框730中的感应放大器，输出至位于电路760上的输入/输出端口或到外部数据目的地。重整擦除操作模块740用以针对所选择的特定记忆胞进行选择性地擦除与进行擦除确认的程序。而此重整擦除操作模块740可以整合到目前的控制器硬件架构中。此控制器可使用特定目的逻辑电路。在替代实施例中，此控制器包括一泛用目的处理器，是执行一电脑程序而控制此元件的操作。在又一实施例中，此控制器是使用了特定目的逻辑电路以及一泛用目的处理器的组合。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (23)

1.一种降低记忆体临界电压的方法，适用于非挥发性记忆体，其特征在于其包括以下步骤：

从该非挥发性记忆体的多个记忆胞中，根据一第一电压与一第二电压选择至少一选定记忆胞，其中该第一电压小于该第二电压，该第一电压大于或等于该非挥发性记忆体的擦除状态电压位准，该第二电压小于或等于该非挥发性记忆体的读取电压位准；以及

对该至少一选定记忆胞施以一重整擦除操作，以擦除该至少一选定记忆胞的电荷而降低该至少一选定记忆胞的临界电压；

其中该重整擦除操作包括：藉由将第一栅极电压施加于该至少一选定记忆胞的栅极，以及将第一漏极电压施加于该至少一选定记忆胞的漏极，以擦除该至少一选定记忆胞的该栅极的电荷，并降低该至少一选定记忆胞的该临界电压；

对该非挥发性记忆体的多个记忆胞中未被选择的其他记忆胞中，

与选定记忆胞同一字线的部分其他记忆胞的栅极施以一第二栅极电压，并对该部分其他记忆胞的漏极施以该第一漏极电压，

与选定记忆胞同一位线的部分其他记忆胞的栅极施以该第一栅极电压，并对该部分其他记忆胞的漏极施以一第二漏极电压，其中，该第二栅极电压与该第二漏极电压不会影响这些其他记忆胞的状态。

2.根据权利要求1所述的降低记忆体临界电压的方法，其特征在于其中选择该至少一选定记忆胞的步骤包括：

对该非挥发性记忆体中处于擦除状态的所有记忆胞进行临界电压侦测，而将临界电压大于该第一电压而小于该第二电压的该至少一个或多个记忆胞定义为该至少一选定记忆胞。

3.根据权利要求2所述的降低记忆体临界电压的方法，其特征在于其中该第一电压根据该临界电压大于该第一电压的这些记忆胞数量而调整。

4.根据权利要求1所述的降低记忆体临界电压的方法，其特征在于其中擦除选定记忆胞的栅极的电荷的方法包括：采用能带对能带间隙隧穿产生的热空穴注入法或FN隧穿的空穴注入法，将空穴注入该栅极的浮动栅。

5.根据权利要求1所述的降低记忆体临界电压的方法，其特征在于其中该第一栅极电压为介于0伏特至-15伏特，而该第一漏极电压为介于0V到10V之间。

6.根据权利要求1所述的降低记忆体临界电压的方法，其特征在于其中该第二栅极电压为为0伏特或远小于该第一栅极电压，而该第二漏极电压为0V。

7.根据权利要求1所述的降低记忆体临界电压的方法，其特征在于其中选挥至少一记忆胞的步骤包括：

对该非挥发性记忆体的多个记忆胞进行一编程/擦除操作；

对这些记忆胞进行临界电压侦测，而将其临界电压大于该第一电压而小于该第二电压的该至少一个或多个记忆胞定义为该至少一选定记忆胞。

8.根据权利要求1所述的降低记忆体临界电压的方法，其特征在于其还包括：

重复该重整擦除操作直到每一选定记忆胞的临界电压低于该非挥发性记忆体的该擦除状态电压位准。

9.根据权利要求1所述的降低记忆体临界电压的方法，其特征在于其中该非挥发性记忆体为或非(NOR)型快闪记忆体、分离栅极结构记忆体、浮栅记忆体、氮化硅只读记忆体、纳米晶体、并列式快闪记忆体、或序列介面快闪记忆体其中之一。

10.一种非挥发性记忆体的擦除操作方法，其特征在于其包括以下步骤：

对该非挥发性记忆体的多个记忆胞进行一编程/擦除操作；

对这些记忆胞进行临界电压侦测，而将临界电压大于一第一电压而小于一第二电压的至少一个或多个记忆胞定义为选定记忆胞，该第一电压小于该第二电压，该第一电压大于或等于该非挥发性记忆体的一擦除状态电压位准；

对至少一选定记忆胞施以一重整擦除操作，以降低该至少一选定记忆胞的临界电压；以及

重复该重整擦除操作直到每一选定记忆胞的临界电压低于该非挥发性记忆体的该擦除状态电压位准；

其中该重整擦除操作包括：藉由将第一栅极电压施加于该至少一选定记忆胞的栅极，以及将第一漏极电压施加于该至少一选定记忆胞的漏极，以擦除该至少一选定记忆胞的该栅极的电荷，并降低该至少一选定记忆胞的该临界电压；

对该非挥发性记忆体的多个记忆胞中未被选择的其他记忆胞中，

与选定记忆胞同一字线的部分其他记忆胞的栅极施以一第二栅极电压，并对该部分其他记忆胞的漏极施以该第一漏极电压，

与选定记忆胞同一位线的部分其他记忆胞的栅极施以该第一栅极电压，并对该部分其他记忆胞的漏极施以一第二漏极电压，其中，该第二栅极电压与该第二漏极电压不会影响这些其他记忆胞的状态。

11.根据权利要求10所述的非挥发性记忆体的擦除操作方法，其特征在于其中还包括根据这些选定记忆胞的数量对这些选定记忆胞施以该重整擦除操作。

12.根据权利要求10所述的非挥发性记忆体的擦除操作方法，其特征在于其中该擦除状态电压位准为该非挥发性记忆体的标准擦除电压，该第二电压小于或等于该非挥发性记忆体的读取电压。

13.根据权利要求10所述的非挥发性记忆体的擦除操作方法，其特征在于其中该第一电压根据该临界电压大于该第一电压的这些记忆胞数量而调整。

14.根据权利要求10所述的非挥发性记忆体的擦除操作方法，其特征在于其中擦除选定记忆胞的栅极的电荷的方法包括：采用能带对能带间隙隧穿产生的热空穴注入法或FN-隧穿的空穴注入法，将空穴注入该栅极的浮动栅。

15.根据权利要求10所述的非挥发性记忆体的擦除操作方法，其特征在于其中该第一栅极电压为介于0伏特至-15伏特，而该第一漏极电压为介于0V到10V之间。

16.根据权利要求10所述的非挥发性记忆体的擦除操作方法，其特征在于其中该第二栅极电压为为0伏特或远小于该第一栅极电压，而该第二漏极电压为0V。

17.根据权利要求10所述的非挥发性记忆体的擦除操作方法，其特征在于其中该非挥发性记忆体为或非(NOR)型快闪记忆体、分离栅极结构记忆体、浮栅记忆体、氮化硅只读记忆体、纳米晶体、并列式快闪记忆体、或序列介面快闪记忆体其中之一。

18.一非挥发性记忆体，其特征在于其包括：

多个记忆胞，其中每个该记忆胞包括一栅极与位于基底中的一源极与一漏极；以及

一电路，电性耦接到这些记忆胞，该电路用以执行对这些记忆胞进行编程/擦除操作以及重整擦除操作，其中当对这些记忆胞进行该编程/擦除操作后，根据位于擦除状态的这些记忆胞进行临界电压侦测而选择其临界电压高于一擦除状态电压位准的至少一个或多个记忆胞定义为选定记忆胞，对至少一选定记忆胞施以该重整擦除操作，以使这些记忆胞通过该编程/擦除操作的确认程序；

一电压产生器，由该电路控制产生第一栅极电压、第二栅极电压、第一漏极电压与第二漏极电压，其中

该电路执行的该重整擦除操作包括：藉由将第一栅极电压施加于该至少一选定记忆胞的栅极，以及将第一漏极电压施加于该至少一选定记忆胞的漏极，以擦除选定记忆胞的该栅极的电荷，并降低选定记忆胞的该临界电压；

该电路执行的该重整擦除操作还包括：对该非挥发性记忆体的多个记忆胞中未被选择的其他记忆胞中，

与该选择记忆胞同一字线的部分记忆胞的栅极施以该第二栅极电压，并对该部分其他记忆胞的漏极施以该第一漏极电压，

与该选择记忆胞同一位线的部分记忆胞的栅极施以该第一栅极电压，并对该部分其他记忆胞的漏极施以该第二漏极电压，其中，该第二栅极电压与该第二漏极电压不会影响这些其他记忆胞的状态。

19.根据权利要求18所述的非挥发性记忆体，其特征在于其中重整擦除操作包括将空穴注入栅极的浮动栅而擦除选定记忆胞的栅极的电荷，以降诋选定记忆胞的临界电压。

20.根据权利要求19所述的非挥发性记忆体，其特征在于其中该将空穴注入的方法包括：能带对能带间隙隧穿产生的热空穴注入法或FN-隧穿的空穴注入法。

21.根据权利要求18所述的非挥发性记忆体，其特征在于其中该第一栅极电压为介于0伏特至-15伏特，而该第一漏极电压为介于0V到10V之间。

22.根据权利要求18所述的非挥发性记忆体，其特征在于其中该第二栅极电压为为0伏特或远小于该第一栅极电压，而该第二漏极电压为0V。

23.根据权利要求18所述的非挥发性记忆体，其特征在于其中该非挥发性记忆体为或非(NOR)型快闪记忆体、分离栅极结构记忆体、浮栅记忆体、氮化硅只读记忆体、纳米晶体、并列式快闪记忆体、或序列介面快闪记忆体其中之一。