CN103730158B - 非易失性半导体存储器、擦洗方法以及编程方法 - Google Patents

非易失性半导体存储器、擦洗方法以及编程方法 Download PDF

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Abstract

本发明涉及一种非易失性半导体存储器、擦洗方法以及编程方法，包括：存储器阵列。在编程操作中，写入脉冲被施加至所述存储器阵列的页面，以将信息编程至所述页面，在擦洗操作中，擦洗脉冲被施加于所述存储器阵列的区块，以擦洗所述区块的信息。所述非易失性半导体存储器在所述擦洗操作的前进行预先编程操作，并在所述擦洗操作的后进行后擦洗操作。在所述预先编程操作中，根据与写入脉冲有关的电压信息编程所述区块的各页面，在所述擦洗操作中，根据与擦洗脉冲有关的电压信息，擦洗所述区块的信息。

Description

非易失性半导体存储器、擦洗方法以及编程方法
技术领域
本发明有关于非易失性半导体存储器，且特别有关于快闪存储器的编程和擦洗。
背景技术
NAND型快闪存储器包括由复数个NAND串列以矩阵方向配置而成的存储器阵列。1个串列具有串联连接的复数个存储器单元以及连接至其两端的选择晶体管，串列的其中一端透过选择晶体管连接至位线，而另一端透过选择晶体管连接至源极线。
一般的存储器单元包括n型的源极/漏极、形成于源极/漏极之间的通道上的氧化物膜、形成于氧化物膜上用以蓄积电荷的浮动栅极(电荷蓄积层)以及透过介电质膜形成于浮动栅极上的控制栅极。在进行编程(写入)操作时，高电压被施加至控制栅极并将0V施加至通道，因此电子藉由FN穿隧(Fowler–Nordheim tunneling)通过氧化物膜，并蓄积于浮动栅极中。当电子蓄积于浮动栅极中时，也就是储存信息“0”时，阈值往正值方向偏移，存储器单元为正常关闭(normally off)。另一方面，在进行擦洗操作时，高电压被施加至P井区并将0V施加至控制栅极，因此浮动栅极中所蓄积的电子藉由FN穿隧通过氧化物膜，并被拉向基板。当浮动栅极没有蓄积电荷时，也就是储存信息“1”时，阈值为负，而存储器单元为正常开启(normally on)。
如上所述，在编程操作中，浮动栅极蓄积电子，且存储器单元的阈值电压往正值方向偏移。而在擦洗操作中，电子从浮动栅极释出，且存储器单元的阈值电压往负值方向偏移。因此，必须控制上述编程和擦洗以使存储器单元的阈值进入“0”和“1”的分布宽度中。此外，在存储器单元储存多位的情况下，更必须进一步控制至进入“00”、“01”、“10”和“11”的分布宽度中。
但是，由于各存储器单元的尺寸和形状会因为工艺参数的变动而发生变化，且编程和擦洗次数等是造成例如通道氧化物膜劣化的影响因素，因此，无法轻易地在存储器单元之间擦洗信息。也就是说，在有的存储器单元中，电子容易被释出，因此容易到达”1”的阈值分布宽度内，而在有的存储器单元中，电子不容易被释出，因此可能会存在没有到达”1”的阈值分布宽度内的情况。为此，在擦洗验证(erase verify)检查出有电子释放不完全的存储器单元的情况下，必须再次将擦洗电压施加至所选择的区块，使这些存储器单元可以到达”1”的阈值分布宽度内。
为了正确且有效地使电子从存储器单元的释出，通常会使用ISPE(Incremental StepPulse Erase)方法。如图1A所示，此方法将初始擦洗脉冲Vers0施加于所选择的区块中的存储器单元，并在藉由擦洗验证判断擦洗不合格的情况下，施加比擦洗脉冲Vers0高1个步级电压(step voltage)的擦洗脉冲Vers1，而在判断区块内的全部存储器单元的擦洗皆合格之前，会依序增加擦洗脉冲的电压。
同样地，在编程的情况下，很难限制页面内的全部存储器单元的浮动栅极中皆均匀地蓄积电子。由于在有的存储器单元中，电子容易被注入，而在有的存储器单元中，电子不容易被注入，因此若在两者上皆施加相同的编程电压，两者的阈值的偏移量会相当不同。举例而言，在有的存储器单元中可以充分蓄积电子，因此可以到达”0”的阈值分布宽度内，但在有的存储器单元中无法充分蓄积电子，因此可能会存在没有到达”0”的阈值分布宽度内的情况。为此，可藉由编程验证(program verify)检查出电子注入不完全的存储器单元，并再次将编程电压施加至这些存储器单元，以使这些存储器单元可以到达”0”的阈值分布宽度内。
为了正确且有效地使电子注入至存储器单元，通常会使用ISPP(Incremental Step PulseProgram)方法。如图1B所示，此方法将初始写入电压Vpgm0施加于所选择的页面，并在判断页面内的全部存储器单元的编程皆合格之前，会依序增加写入脉冲的电压。
除此之外，随着快闪存储器的高集成化，存储器单元的尺寸也越来越小，字线和位线也因尺寸越来越精细而高阻抗化，因此字线和位线的电压降也跟着变大，产生字线和位线的充电时间拉长的问题。根据日本专利公开第2010-302960号公报公开的技术方案可知，为了缩短信息的写入时间，会先写入比阈值电压位准更低的暂时位准的预备信息，并执行对读出信息的写入验证，此时字线的等待时间会比最终信息的写入验证读出时的等待时间来得短。
发明内容
发明所欲解决的问题：
快闪存储器会一般需具有一定的耐受性(信息覆写次数)和信息保存特性。在FN穿隧电流流过氧化物膜的时候，一部分的电子会被氧化物膜捕捉，并蓄积于氧化物膜，因此，即使在控制栅极上施加电压，FN穿隧电流还是很难流过，此现象限制了信息覆写次数。除此之外，浮动栅极所蓄积的电荷也会随着时间经过而泄漏，因此丧失所储存的信息。为此，希望设计出围绕浮动电极的绝缘膜以阻止特性劣化。
在快闪存储器中，由于存储器单元的尺寸越来越小，已知耐受性和信息保存特性的劣化也会变得更显著。如图2所示，为编程/擦洗的周期特性的示意图。其中，纵轴为存储器单元的阈值Vt，横轴为编程/擦洗的周期数(出处：The new program/Erase Cycling DegradationMechanism of NAND Flash Memory Devices,Albert Fayrushin,et al.Flash Core TechnologyLab,Samsung Electronics Co,Ltd,IEDM09-823,P34.2.1-2.4)。从图中可以得知，在接近10-20K前，编程/擦洗的存储器单元的阈值Vt不太有变化，但在超过数千次周期之后，可以看出阈值Vt会慢慢地朝正值方向偏移。也就是说，随着编程/擦洗的周期数增加，电子会被栅极氧化物膜捕捉，推测其为由电子穿隧所造成的栅极氧化物膜劣化的原因之一。
在快闪存储器的擦洗中，为了在相同的擦洗条件下即使在周期后仍能满足要求，必须增加脉冲时间以藉由1个脉冲达成合格。除此之外，由于超过1K周期之后阈值Vt会越来越高，必须提高擦洗电压以维持擦洗时间。另一方面，若增加脉冲的次数，则擦洗本身的时间也会拉长。在编程的情况下，为了使编程速度随着周期加速，虽然会以减少脉冲数的方式操作，但初始编程脉冲的电压没有改变。
尽管如此，随着编程/擦洗周期数的增加，脉冲次数的增加和高电压的施加，会有加速栅极氧化物膜和围绕浮动电极的绝缘膜的劣化的问题产生。
本发明的目的在于解决上述问题，以提供一种可以抑制存储器单元急速劣化的非易失性半导体存储器。除此之外，本发明的目的还在于提供一种非易失性半导体存储器，其根据存储器单元的磨损状态给予适当的编程电压和擦洗电压。
解决问题的方法：
本发明一实施例提供一种非易失性半导体存储器，包括：一存储器阵列，具有以矩阵方向排列的复数个存储器单元。在编程操作中，所述非易失性半导体存储器将1个或1个以上的写入脉冲施加于所述存储器阵列的选择页面，以将信息编程至所述选择页面。在擦洗操作中，所述非易失性半导体存储器将1个或1个以上的擦洗脉冲施加于所述存储器阵列的选择区块，以擦洗所述选择区块的信息。在所述擦洗操作之前，所述非易失性半导体存储器进行预先编程操作。在所述擦洗操作之后，所述非易失性半导体存储器进行后擦洗操作。在所述后擦洗操作中，所述非易失性半导体存储器将与所述选择区块的各页面的写入脉冲有关的电压信息以及与所述选择区块的擦洗脉冲有关的电压信息，写入至所述选择区块内的一预先决定区域。在所述预先编程操作中，所述非易失性半导体存储器根据所述预先决定区域所储存的与写入脉冲有关的电压信息编程所述选择区块的各页面。在所述擦洗操作中，所述非易失性半导体存储器根据所述预先决定区域所储存的与擦洗脉冲有关的电压信息擦洗所述选择区块的信息。
在所述后擦洗操作中，所述非易失性半导体存储器更根据基于上述与写入脉冲有关的电压信息进行写入时的验证结果更新上述与写入脉冲有关的电压信息，并写入更新的电压信息。当所述选择页面其中任一存储器单元的阈值超过一基准值时，所述非易失性半导体存储器更新上述与写入脉冲有关的电压信息以降低写入脉冲的初始值。上述与写入脉冲有关的电压信息包括将每条字线的写入脉冲的初始值以二进位信息表示的n位的正码以及将所述正码反转的n位的反转码，其中在将所述正码以及所述反转码写入至所述预先决定区域时，所述非易失性半导体存储器对所述正码以及所述反转码的二进制信息所指定的存储器单元进行验证。所述非易失性半导体存储器根据所述擦洗操作时的擦洗脉冲的数目，更新上述与擦洗脉冲有关的电压信息，并写入更新的电压信息。所述非易失性半导体存储器判断所述擦洗操作时的擦洗脉冲的数目是否超过一预定数目，当超过所述预定数目时，更新上述与擦洗脉冲有关的电压信息以提高擦洗脉冲的初始值。所述非易失性半导体存储器从上述与写入脉冲有关的电压信息中抽出所述选择区块内各页面的写入脉冲的初始值的最小值，并藉由所述最小值加上一预定电压所构成的写入脉冲编程所述选择区块。所述所述非易失性半导体存储器读出所述预先决定区域所储存的上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息，并至少在所述擦洗操作的期间将读出的电压信息储存至暂存器。
本发明另一实施例提供一种非易失性半导体存储器，包括：一存储器阵列，具有以矩阵方向排列的复数个存储器单元，其中，在编程操作中，所述非易失性半导体存储器将1个或1个以上的写入脉冲施加于所述存储器阵列的选择页面，以将信息编程至所述选择页面，且在擦洗操作中，所述非易失性半导体存储器擦洗所述存储器阵列的选择区块的信息；以及一储存单元，包括一预先决定区域，用以储存所述擦洗操作时与所述选择区块中各页面的写入脉冲有关的电压信息；其中所述非易失性半导体存储器从所述预先决定区域读出与所述选择页面的写入脉冲有关的电压信息，并根据所述电压信息施加第1个写入脉冲，然后根据验证的结果决定第2个写入脉冲的电压。
当所述选择页面中任一存储器单元的阈值超过一基准值时，所述第2个写入脉冲的电压为V1，而当所述选择页面中任一存储器单元的阈值皆未超过所述基准值时，所述第2个写入脉冲以后的写入脉冲的电压为V2，其中，V1小于V2。
本发明另一实施例提供一种擦洗方法，适用于一非易失性半导体存储器，所述易失性半导体存储器包括由复数个存储器单元以矩阵方向排列排列而成的一存储器阵列，所述擦洗方法包括：根据擦洗指令以及地址信息选择一区块；从所述区块的一预先决定区域中读出与编程各页面时的写入脉冲有关的电压信息以及与擦洗所述区块时的擦洗脉冲有关的电压信息；根据上述与写入脉冲有关的电压信息，对所述区块的各页面进行预先编程操作；根据上述与擦洗脉冲有关的电压信息擦洗所述区块；根据一定条件更新上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息；以及将更新的上述与写入脉冲有关的电压信息以及更新的上述与擦洗脉冲有关的电压信息写入至所述预先决定区域以进行后擦洗操作。
根据一定条件更新上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息还包括：判断用于擦洗的擦洗脉冲的数目是否超过一预定数目；以及当超过所述预定数目时，更新上述与擦洗脉冲有关的电压信息以提高擦洗脉冲的初始值。根据一定条件更新上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息更包括：在利用基于上述与写入脉冲有关的电压信息的写入脉冲的初始值进行写入之后的验证中，判断选择页面其中是否有任一存储器单元的阈值超过一基准值；以及当阈值超过所述基准值时，更新上述与写入脉冲有关的电压信息以降低写入脉冲的初始值。与写入脉冲有关的电压信息包括将每条字线的写入脉冲的初始值以二进位信息表示的n位的正码以及将所述正码反转的n位的反转码，其中所述擦洗后写入包括：在将所述正码以及所述反转码写入所述预先决定区域时，对所述正码以及所述反转码的二进制信息所指定的存储器单元进行验证。所述预先编程操作包括：从上述与写入脉冲有关的电压信息中抽出所述区块内各页面的写入脉冲的初始值的最小值，并藉由所述最小值加上一预定电压所构成的写入脉冲编程所述区块。
本发明另一实施例提供编程方法，适用于一非易失性半导体存储器，所述非易失性半导体存储器包括由复数个存储器单元以矩阵方向排列排列而成的一存储器阵列，所述编程方法包括：在区块的信息被擦洗时，将与编程所述区块内各页面时的写入脉冲有关的信息储存至一预先决定区域；根据编程指令以及地址信息选择页面；从所述页面的预先决定区域读出与写入脉冲有关的信息；根据上述与写入脉冲有关的信息，施加第1个写入脉冲至所述页面；以一预定电压对所述页面进行验证；以及根据验证结果决定第1个写入脉冲的电压值。
当所述页面中任一存储器单元的阈值超过一基准值时，所述第2个写入脉冲的电压为V1，而当所述页面中任一存储器单元的阈值皆未超过所述基准值时，所述第2个写入脉冲以后的写入脉冲的电压为V2，其中，V1小于V2。
基于上述，本发明可根据编程/擦洗的周期特性提供最适合的编程电压以及擦洗电压。藉此，可以提供防止信息覆写次数和信息保存特性的局部劣化以及长寿命的快闪存储器。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为ISPE的示意图；
图1B为ISPP的示意图：
图2为NAND型快闪存储器的信息覆写次数与存储器单元的阈值之间的关系的示意图；
图3为根据本发明实施例的快闪存储器的组成示意图；
图4为形成于存储器区块内的单元单位的组成示意图；
图5为根据本发明实施例的擦洗模式的操作流程图；
图6为基于图5的预先编程的详细操作的流程图；
图7为存储器区块的备用区域所储存的调整码的示意图；
图8为基于图5的擦洗延迟的详细操作的流程图；
图9为基于图5的后擦洗的详细操作的流程图；
图10A为根据本发明实施例的ISPE的擦洗脉冲的例子的示意图；
图10B为根据本发明实施例的ISPP的编程脉冲的例子的示意图；
图11为基于图5的后擦洗中所更新的数码表的示意图；
图12为根据本发明实施例的编程模式的操作流程图；
图13A为根据本发明实施例的编程模式中的一般ISPP脉冲电压的示意图；
图13B为根据本发明实施例的编程模式中编程速度减速时的ISPP脉冲电压的示意图；
图14为根据本发明实施例的效果的例子的示意图。
附图标记：
10～快闪存储器；
100～存储器阵列；
110～输入/输出缓冲器；
120～地址暂存器；
130～信息暂存器；
140～控制器；
150～字线选择电路；
160～页面缓冲器/感测电路；
170～行选择电路；
180～内部电压产生电路；
Ax～列地址信息；
Ay～行地址信息；
BLK(0)、BLK(1)、BLK(m)～区块；
BST、SST～选择晶体管；
C1、C2、C3～控制信号；
GBL0、GBL1、GBLn-1、GBLn～位线；
MC0、MC1、MC2、MC31～存储器单元；
NU～单元单位；
S10、S20、S30、S100、S102、…、S318～步骤；
SGD、SGS～选择栅极线；
SL～共同源线；
Verify～验证电压；
Vers、Vers0、Vers1、…、Vers(n)～擦洗电压；
Vers_init～擦洗电压的初始值；
Vpass～脉冲电压；
Vpgm、Vpgm0、Vpgm1、…、Vpgm(n)～编程电压；
Vpgm_init～编程电压的初始值；
Vread～读出脉冲电压；
Vt～阈值电压；
WL0、WL1、WL2、WL31～字线。
具体实施方式
以下参照图式详细说明本发明的实施例。在本发明的较佳实施例中以NAND型快闪存储器举例说明。另外，须注意的是，为容易理解起见，图式中各部件的大小比例会有所调整而可能与实际装置中的大小比例不同。另外，在本说明书中，“编程(program)”与“写入(writing)”为同义。
图3为根据本发明实施例的快闪存储器的组成示意图。虽然在此以图3所示的快闪存储器的组成为例说明本发明实施例，但本发明并不必然局限于此种组成。
本实施例中的快闪存储器10包括：存储器阵列100，具有以矩阵阵列形式排列的复数个存储器单元；输入/输出缓冲器110，连接至外部输入/输出端子I/O；地址暂存器120，用以从输入/输出缓冲器110接收地址信息；信息暂存器130，用以保存输入/输出信息；控制器140，用以根据来自输入/输出缓冲器110的指令信息以及外部控制信号，供给控制各部件的控制信号C1、控制信号C2、控制信号C3等；字线选择电路150，用以解码从地址暂存器120接收的列地址信息Ax，并根据解码结果进行存储器区块的选择和字线的选择等；页面缓冲器/感测电路160，用以保存从字线选择电路150所选择的页面中读出的信息，并保存待写入页面的信息；行选择电路170，用以解码从地址暂存器120接收的行地址Ay，并根据解码结果选择页面缓冲器内的行信息；以及内部电压产生电路180，用以产生信息读出、编程和擦洗、验证等所必要的电压(ISPP的编程电压Vpgm、脉冲电压Vpass、读出脉冲电压Vread、ISPE的擦洗电压Vers)。
存储器阵列100具有沿行方向配置的区块BLK(0)、BLK(1)、…、BLK(m)。图4为形成于存储器区块内的NAND串列的组成电路图。1个存储器区块由复数个NAND串列(以下称为单元单位NU)形成，其中，每个单元单位NU由复数个存储器单元串联连接而成，单元单位NU沿着列方向排列。
每个单元单位NU的组成包括串联连接的32个存储器单元MCi(i=0,1,…,31)、连接至存储器单元MC31的漏极侧的选择晶体管BST以及连接至存储器单元MC0的源极侧的选择晶体管SST。每个选择晶体管BST的漏极连接至其所对应的1条位线GBL，而选择晶体管SST的源极连接至共同源极线SL。存储器单元MCi的控制栅极连接至字线WLi。选择晶体管BST和SST的栅极分别连接至与字线WLi平行延伸的选择栅极线SGD和SGS。在字线选择电路150根据列地址Ax选择存储器区块的时候，透过所述存储器区块的选择栅极线SGS、SGD选择性地驱动选择晶体管BST、选择晶体管SST。
如图2所示，当编程/擦洗的周期数增加时，根据通道氧化物膜的劣化和电子被捕捉至通道氧化物膜等原因，编程或擦洗的存储器单元的阈值电压Vt会朝正值方向偏移。也就是说，操作时必须提高编程和擦洗所需要的电压。
在编程和擦洗中，会控制存储器单元的阈值，使其落在“0”、“1”的分布宽度的范围内，并藉由其分布宽度或界限(margin)、编程时的验证以及擦洗时的验证进行确认。举例而言，若信息“0”、“1”的分布宽度的容许范围很窄，如阈值电压朝正值方向偏移一样，验证电压也需朝正值方向偏移，编程电压和擦洗电压也会跟着增加。另一方面，若分布宽度的容许范围很宽，则可不需提高验证电压，此时可以抑制高编程电压和擦洗电压的增加，并防止存储器单元的急速劣化。
快闪存储器其中一个用途为储存大量的信息。例如复制DVD内所装载的信息以及保存数位相机等所拍摄的信息，此类用途的快闪存储器的大量信息覆写次数会比较少，因此不一定会要求严格的耐受度，反而会要求较好的信息保存特性。相反的，对运用于电源监视和与安全性有关方面的快闪存储器而言，则必须要求严格的耐受度。在本实施例中提供对存储器单元最适合的编程电压以及擦洗电压，并抑制快闪存储器的剧烈劣化。另外，本实施例提供一种快闪存储器，其具有对应用途的耐受度和信息保存特性。
如图5所示，为本实施例的快闪存储器的擦洗模式的流程图。本实施例的擦洗模式由预先编程(Pre-Program)(步骤S10)、擦洗延迟(Erase-Latency)(步骤S20)以及后擦洗(Post-Erase)(步骤S30)三个步骤构成。
图6为基于图5的预先编程(步骤S10)的详细操作的流程图。首先，快闪存储器10从外部控制器接收擦洗指令以及待擦洗的地址信息(例如列地址的高阶位)(步骤S100)。快闪存储器10的控制器140解读擦洗指令，并启动预先编程的程序(步骤S102)。控制器140根据由地址暂存器120所提供的地址信息，使字线选择电路150选择存储器阵列100内的存储器区块(步骤S104)。然后，控制器140读出所选择存储器区块的备用区域所储存的信息(步骤S106)。所读出的信息包括藉由ISPP对所述区块各字线进行编程时的写入脉冲电压的最小值Vpgm_init以及藉由ISPE对所述区块进行擦洗时的擦洗脉冲电压的初始值Vers_init。
图7为存储器区块的备用区域所储存的信息为调整码(trimming code)一实施例的示意图。调整码为二进位信息(binary data)，用以表示区块内各页面内的信息在被编程时的写入脉冲的初始值，包含00～07的8位的正码以及10～17的8位的反转码。在此以编程电压16.4V～17.8V与字线31～25之间的关系为例，信息“0”中最小的电压为ISPP的初始值Vpgm_init。举例而言，字线25的编程电压的初始值Vpgm_init为16.8V，字线26、字线27、字线29、字线31的初始值Vpgm_init为17V，字线30的初始值为17.2V，而字线28的初始值Vpgm_init为17.4V。在验证一列中，“0”为合格，“1”为不合格。
调整码是在后述的后擦洗(步骤S30)中被写入至备用区域，在其写入之际，信息“0”是用来确认存储器单元的编程状态的指标。也就是说，对各页面0V的验证电压进行验证，并监视信息“0”是否出现。
在仅利用正码的情况下，各页面所包含的“0”的位数不同。例如，字线31中的“0”为5位，而字线28中的“0”为3位。利用各页面之间不同的“0”的位数，可以推测实际上包含数千甚至数万位的各页面的编程状态。为此，对于各页面的编程状态而言，参考越多位数的话则其推测的准确度也越高。另外，在各页面的编程状态的推测当中，最好不要有字线间的判断变异。在本实施例的例子中，反转码的用意在于使各字线皆具有8位的”0”，因此，为了确认字线的编程状态所需参照的位数便会增加，可以提升推测的准确度。此外，由于各字线的”0”的总数一致，可以抑制字线间的判断变异。另外，擦洗所述存储器区块时的ISPE的初始值Vers_init以与任1条字线关联的方式储存于调整码中。
请再参照图6，控制器140从备用区域读出调整码，并将调整码储存于暂存器中(步骤S108)。假设在备用区域仅储存正码的情况下，控制器140可以生成正码的反转码，并使反转码与正码一起被储存于暂存器中。另外，暂存器可为快闪存储器中由SRAM或DRAM等所构成的内部存储器，也可以是存储器阵列100中所划分出来的预设的存储器区域。
控制器140执行如图7所示的调整码的NAND演算，以抽出区块中编程电压的初始值的最小值Vpgm_min(步骤S110)。在图7所示的例子中，区块内的最小值Vpgm_min为16.8V。另外，控制器140并从调整码读出擦洗区块时的ISPE的初始值Vers_init。
接着，控制器140将ISPP的初始值的最小值Vpgm_min加上α(即Vpgm_min+α)的1脉冲施加至被选择为擦洗对象的区块的全部字线上，并执行区块全体(包含备用区域)的预先编程(步骤S112)。其中，α为一预先决定的值，并被设定为使区块内全部存储器单元中皆写入信息”0”的期望值。举例而言，α为相当于3个步级电压的电压，或者是调整码的ISPP的初始值的最大值Vpgm_max(Vpgm_min+α=Vpgm_max，在图7的例子中，Vpgm_max为17.4V)，也可以是最小值Vpgm_min和最大值Vpgm_max的中间值等。
接着，在预先编程结束的时候，控制器140移至擦洗延迟的程序。图8为擦洗延迟(步骤S20)的详细操作的流程图。在预先编程结束(步骤S200)时，控制器140从暂存器读出擦洗电压的初始值Vers_init，并将其设定为擦洗脉冲的初始值(步骤S202)。接着，藉由控制器140的控制，将0V施加于所选择的区块的全部字线，将擦洗电压Vers_init施加于基板的井区，擦洗区块的信息(步骤S204)。
然后，以验证电压Verify=0V进行擦洗验证(步骤S206)。也就是说，将0V施加于擦洗的区块的全部字线，并检查位线是否导通。在全部的页面中，若确认阈值Vt小于0，则判断为合格(步骤S208：是)，且区块擦洗完成(步骤S212)。在任一页面中若有擦洗不完全的情况发生，则增加0.2V的步级电压，也就是将擦洗电压Vers设定为Vesr+0.2V(步骤S210)，并再次施加擦洗脉冲。若擦洗还是不完全的话，则重复同样的步骤直到完全擦洗。计数器会计数擦洗所需要的擦洗脉冲的个数，并将其计数值储存起来。藉由以验证电压Verify=0V进行擦洗验证，可缓和高电压的施加并抑制存储器单元的劣化。
在擦洗延迟结束的时候，控制器140接着进行后擦洗的程序。图9为后擦洗(步骤S30)的详细操作的流程图。在所选择的区块的擦洗结束时(步骤S300：是)，控制器140确认擦洗所需要的擦洗脉冲的个数(步骤S302)。如上所述，擦洗脉冲的个数是在擦洗延迟时储存于计数器的值。控制器140判断擦洗脉冲为2个脉冲或是3个脉冲(步骤S304)。若擦洗脉冲为2个脉冲，则将暂存器所储存的擦洗电压的初始值Vers_init直接(不动地)写入所选择的区块的备用区域中(步骤S306)。另一方面，若擦洗脉冲为3个脉冲，则将写入至备用区域的擦洗电压的初始值Vers_init更新为加上一个步级电压(例如0.2V)的电压后再进行写入(步骤S308)。
图10A为擦洗脉冲为3个脉冲时其初始值Vers_init的更新例的示意图。也就是说，如图所示，在擦洗1中，藉由擦洗延迟的程序，在施加第3次的擦洗脉冲18.4V时判断验证为合格。因此，在后擦洗模式中，会将备用区域中的擦洗电压的初始值Vers_init更新为18.2V并储存。将来进行所述区块的擦洗2时，擦洗脉冲的初始值Vers_init会从18.2V开始，接着再施加18.4V的擦洗脉冲。1个擦洗脉冲的施加时间大约为300μs擦洗1当中擦洗电压的施加时间总计约为900μs。而擦洗2当中，初始值提高至18.2V的另一层意义代表擦洗电压的施加整体时间可能减少至约为600μs，因此可以缓和存储器的劣化。另外，虽然在此以脉冲次数为2次或3次为例，但对于这些次数以外的脉冲次数，还是可以以类似上述的方法判断脉冲次数是否超过某一定数目，并根据此判断结果变更初始值Vers_init。
接着再次参照图9，控制器140将暂存器所储存的每条字线的初始值Vpgm_init施加于擦洗区块的各字线上，并对区块内的备用区域的调整码进行编程(步骤S310)。此时，由于调整码包含正码与反转码，对各字线而言，会在验证中监视其8位数量的”0”的编程状态。在利用各字线的写入脉冲的初始值Vpgm_init进行编程的后，将0V施加于字线上，以检查位线是否导通，也就是说，以验证电压Verify=0V进行验证。若被编程的页面中有任何1个存储器单元的阈值Vt大于0V，换言之，若8位中有任何1位的验证为合格，则控制器140更新暂存器所储存的数码以使所述页面的编程电压的初始值Vpgm_init降低1个步级电压，并将更新后的数码写入至备用区域(步骤S316)。考量到对于具有因区块擦洗所造成的通道氧化物膜劣化的存储器单元而言，此种存储器单元的编程速度会变高，因此为了抑制此种现象会降低初始值。
另一方面，若被编程的页面中的全部存储器单元的阈值Vt皆小于等于0V，也就是说，若全部8位的验证皆为不合格，考量到存储器单元的信息保存特性通常会回复，则控制器140将暂存器所储存的数码不变动地写入至备用区域(步骤S318)。另外，虽然图中并未表示，但在的后会继续将调整码编程至备用区域的流程。也就是说，基于ISPP依序施加写入脉冲并在备用区域中储存调整码的操作会持续直到藉由预定的验证电压判断编程为合格为止。此时，在调整码当中包括更新后的正码以及其反转码。
图11为更新后的调整码的示意图。假设，在以编程电压的初始值Vpgm_init对字线28进行编程的时候，若在其验证中为Vt＞0，则如步骤S316所记载，将初始值Vpgm_init降低1个步级电压，将字线28中17.2V的信息从”1”更新为”0”。也就是说，将字线的初始值Vpgm_init更新为17.0V。
图10B为基于ISPP的写入脉冲一实施例的示意图。假设在后擦洗中，将初始值Vpgm_init＝17.2V施加至字线28，若在验证中为Vt＞0，则将初始值Vpgm_init降低1个步级电压至17.0V。此初始值在编程模式中进行编程时读出，且对此页面的编程从施加以17.0V为初始值Vpgm_init的写入脉冲开始。
接着说明本实施例的编程模式(Program-Mode)。图12为编程模式的详细操作流程图。在编程模式中，读出储存于区块的备用区域中的编程电压的初始值Vpgm_init，并利用此初始值，根据ISPP进行写入。
控制器140从外部控制器接收编程指令与地址信息(步骤S400)，然后解读编程指令，并启动编程模式(步骤S402)。控制器140根据地址信息选择区块及页面(步骤S404)，并抽出所选择的页面的备用区域中所储存的编程电压的初始值Vpgm_init(信息”0”中最小的电压)(步骤S406)。接着，控制器140将初始值Vpgm_init施加于所选择的页面，对所选择的页面进行信息写入(步骤S408)。然后，控制器140设定验证电压Verify为0V，也就是将0V施加至选择的页面以进行所选择的页面的验证(步骤S410)，并判断所选择的页面中是否有任何1个存储器单元的阈值Vt大于0(步骤S412)。
若所选择的页面中发生任何1个存储器单元的阈值Vt大于0，则判断编程速度为快速，Vpgm=Vpgm+0.8V(步骤S416)，将ISPP控制为以0.8V的电压为步级电压，并根据此ISPP继续进行编程。另一方面，若所选择的页面中没有任何1个存储器单元的阈值Vt大于0，也就是说，若没有出现信息”0”的话，则认为从擦洗后的状态开始的时间模式可改善信息保持特性，因此下一个编程电压在经过Vpgm=Vpgm+0.2V(步骤S414)以及Vpgm=Vpgm+0.8V(步骤S416)的程序的后，其步级电压被提升至1V，并根据此步级电压继续第2个编程脉冲以后的ISPP。另外，虽然并未在图12中显示，但在的后，选择页面的编程验证是以比0V更高的预定电压进行，而在验证中判断为合格时，结束对选择页面的编程。
图13为ISPP的脉冲波形的示意图。在图13A为初始值Vpgm_init为16.2V且每次以0.8V的步级电压增加的一般ISPP的示意图。图13B为在认为如上所述的编程速度减速的情况下，步级电压提升至1V且第2个脉冲电压变成17.2V的ISPP的示意图。
在快闪存储器中，当编程信息时，会准备信息尚未被编程的区域，或者是信息被擦洗的区域。为了不加速特定区域的耗损，演算法会倾向于以使编程/擦洗的次数为均等的方式选择存储器区域。图14为对一特定区块轮流进行编程以及擦洗的示意图。也就是说，先进行区块的擦洗1，然后对区块内的页面进行编程(写入)，再接着进行区块的擦洗2。
在本实施例中，当进行区块的擦洗1时，进行擦洗前写入(预先编程，Pre-Program)。在区块中可能会包含过去不曾被编程的存储器单元，或者是并未被以相对少的次数编程的存储器单元。擦洗前写入参照各页面的写入脉冲的初始值Vpgm_init，并藉由施加比初始值大2至3个步级电压的写入电压，将信息”0”编程至区块内全部的存储器单元，或者是大部分的存储器单元。如图2所示，存储器单元的阈值会随着擦洗/编程的周期次数增加而增加，因此，藉由使周期次数均一化，可以使区块内的存储器单元的阈值均一化，或者至少相差不大。
当区块的擦洗1结束时，进行擦洗后写入(后写入，Post-Erase)。在擦洗后写入中会更新擦洗前的写入脉冲和擦洗脉冲。如上所述，当擦洗区块时的擦洗脉冲的次数增加时(例如，如上所述，从2次增加至3次时)，将擦洗脉冲的初始值增加1个步级电压，例如如图10A所示。因此，此区块下次擦洗时的擦洗脉冲的初始值会高1个步级电压，另一方面，下次擦洗脉冲的次数也会减少至2次。由于2次的擦洗脉冲的施加时间比3次的擦洗脉冲的施加时间短，因此可以抑制存储器单元的劣化。
除此的外，在擦洗后写入中，会利用暂存器所储存的调整码的初始值Vpgm_init，对区块内的备用区域的各页面进行调整码的编程，并以Vt=0V的验证电压为基准，检查对存储器单元而言程序化是否容易。对于信息保存特性良好的一般存储器单元，若不以初始值Vpgm_init的脉冲进行程序化，则不会出现信息”0”。若正码和反转码的8位的信息”0”所对应的位线中任意一者出现”0”，则判断编程具有容易的状态，因此进行更新以使初始值降低1个步级电压。然后，以一般的ISPP程序将更新过后的调整码写入至备用区域。
当区块的擦洗1结束时，所述区块即可进行编程。当进行编程的时候，根据地址信息选择页面，并读出所选择的页面的备用区域中所储存的写入脉冲的初始值Vpgm_init。此写入脉冲的初始值Vpgm_init为在紧接着擦洗1的后的后擦洗中形成于备用领域，并用来反应擦洗后写入的编程状态的更新过后的信息。根据所读出的写入脉冲的初始值Vpgm_init，对所选择的页面执行编程，以验证电压Verify=0V进行验证。虽然紧接在擦洗的后编程速度会有变快的倾向，但经过从擦洗1到写入的时间后，存储器单元的信息保存特性会回复。藉由利用与擦洗后相同的写入脉冲的初始值Vpgm_init，在以验证电压Verify＝0V进行的验证的结果中，若所选择的页面中有出现任何一个信息”0”，则存储器单元的程序化状态为容易，当在第2个写入脉冲以后皆提供大电压值的写入脉冲时，考虑到存储器单元的急速劣化，会抑制第2个写入脉冲以后的写入脉冲电压(例如如图13A所示，0.8V)。另一方面，若没有出现信息”0”，由于考虑到存储器单元的信息保存特性的改善，第2个写入脉冲电压会相对地增大(例如，如图13B所示，1V)。
在进行写入的后，对所述区块再次进行擦洗。在此，并不限定于区块内的全部页面皆被编程的情况，也不限定于1个页面皆是信息”0”的情况。也就是说，在区块内，信息”1”和信息”0”会混着出现。如上所述，在区块的擦洗2进行前，藉由擦洗前写入，区块内的信息大部分都会是信息”0”。
根据上述实施例，本发明可以提供一种耐受度高的快闪存储器，其可平均编程/擦洗的周期特性、缓和脉冲次数的增加、抑制高电压的施加、并防止信息覆写次数以及信息保存特性的局部劣化。另外，还可以藉由监视擦洗前后的编程状态提供对应于周期数的进展的最适合的编程电压和/或擦洗电压。
上述详细说明了本发明的较佳实施例，但须注意的是，本发明并不限定于此特定的实施例。所属技术领域具有通常知识者可在不背离如申请专利范围所记载的本发明的精神与范围下可做出各种改变、取代和交替。
虽然在上述实施例中以1个存储器单元中设定1个阈值(单值)为例，但本发明仍可适用于储存2值、4值等多位信息半导体存储器。除此的外，所属技术领域具有通常知识者可以轻易根据公知的电路技术得知如何产生擦洗脉冲。上述的擦洗脉冲的数目、擦洗电压、脉冲宽度等仅为例示，其可根据半导体存储器的设计等适当调整。另外，在上述实施例中虽以使用将浮动栅极用作电荷蓄积层的存储器单元为例，但本发明仍可适用于其他使用浮动栅极以外的电荷蓄积层的存储器单元，例如类似ONO(氧化物膜-氮化物膜-氧化物膜)形式的介面陷阱(interface trap)型非易失性存储器。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则的内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围的内。

Claims (17)

1.一种非易失性半导体存储器，包括：
一存储器阵列，具有以矩阵方向排列的复数个存储器单元；
其中，在编程操作中，所述非易失性半导体存储器将1个或1个以上的写入脉冲施加于所述存储器阵列的选择页面，以将信息编程至所述选择页面；
其中，在擦洗操作中，所述非易失性半导体存储器将1个或1个以上的擦洗脉冲施加于所述存储器阵列的选择区块，以擦洗所述选择区块的信息；
其中，在所述擦洗操作之前，所述非易失性半导体存储器进行预先编程操作；
其中，在所述擦洗操作之后，所述非易失性半导体存储器进行后擦洗操作；
其中，在所述后擦洗操作中，所述非易失性半导体存储器将与所述选择区块的各页面的写入脉冲有关的电压信息以及与所述选择区块的擦洗脉冲有关的电压信息，写入至所述选择区块内的一预先决定区域；
其中，在所述预先编程操作中，所述非易失性半导体存储器根据所述预先决定区域所储存的与写入脉冲有关的电压信息编程所述选择区块的各页面；
其中，在所述擦洗操作中，所述非易失性半导体存储器根据所述预先决定区域所储存的与擦洗脉冲有关的电压信息擦洗所述选择区块的信息。
2.如权利要求1所述的非易失性半导体存储器，其特征在于，在所述后擦洗操作中，所述非易失性半导体存储器更根据基于上述与写入脉冲有关的电压信息进行写入时的验证结果更新上述与写入脉冲有关的电压信息，并写入更新的电压信息。
3.如权利要求2所述的非易失性半导体存储器，其特征在于，当所述选择页面其中任一存储器单元的阈值超过一基准值时，所述非易失性半导体存储器更新上述与写入脉冲有关的电压信息以降低写入脉冲的初始值。
4.如权利要求2或3所述的非易失性半导体存储器，其特征在于，上述与写入脉冲有关的电压信息包括将每条字线的写入脉冲的初始值以二进位信息表示的n位的正码以及将所述正码反转的n位的反转码，其中在将所述正码以及所述反转码写入至所述预先决定区域时，所述非易失性半导体存储器对所述正码以及所述反转码的二进制信息所指定的存储器单元进行验证。
5.如权利要求1所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器根据所述擦洗操作时的擦洗脉冲的数目，更新上述与擦洗脉冲有关的电压信息，并写入更新的电压信息。
6.如权利要求5所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器判断所述擦洗操作时的擦洗脉冲的数目是否超过一预定数目，当超过所述预定数目时，更新上述与擦洗脉冲有关的电压信息以提高擦洗脉冲的初始值。
7.如权利要求1所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器从上述与写入脉冲有关的电压信息中抽出所述选择区块内各页面的写入脉冲的初始值的最小值，并藉由所述最小值加上一预定电压所构成的写入脉冲编程所述选择区块。
8.如权利要求1所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器读出所述预先决定区域所储存的上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息，并至少在所述擦洗操作的期间将读出的电压信息储存至暂存器。
9.一种非易失性半导体存储器，包括：
一存储器阵列，具有以矩阵方向排列的复数个存储器单元，其中在编程操作中，所述非易失性半导体存储器将1个或1个以上的写入脉冲施加于所述存储器阵列的选择页面，以将信息编程至所述选择页面，且在擦洗操作中，所述非易失性半导体存储器擦洗所述存储器阵列的选择区块的信息；以及
一储存单元，包括一预先决定区域，用以储存所述擦洗操作时与所述选择区块中各页面的写入脉冲有关的电压信息；
其中所述非易失性半导体存储器从所述预先决定区域读出与所述选择页面的写入脉冲有关的电压信息，并根据所述电压信息施加第1个写入脉冲，然后根据验证的结果决定第2个写入脉冲的电压。
10.如权利要求9所述的非易失性半导体存储器，其特征在于，当所述选择页面中任一存储器单元的阈值超过一基准值时，所述第2个写入脉冲的电压为V1，而当所述选择页面中任一存储器单元的阈值皆未超过所述基准值时，所述第2个写入脉冲以后的写入脉冲的电压为V2，其中，V1小于V2。
11.一种擦洗方法，适用于一非易失性半导体存储器，所述非易失性半导体存储器包括由复数个存储器单元以矩阵方向排列而成的一存储器阵列，所述擦洗方法包括：
根据擦洗指令以及地址信息选择一区块；
从所述区块的一预先决定区域中读出与编程各页面时的写入脉冲有关的电压信息以及与擦洗所述区块时的擦洗脉冲有关的电压信息；
根据上述与写入脉冲有关的电压信息，对所述区块的各页面进行预先编程操作；
根据上述与擦洗脉冲有关的电压信息擦洗所述区块；
在一后擦洗操作中，根据一定条件更新上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息；以及
将更新的上述与写入脉冲有关的电压信息以及更新的上述与擦洗脉冲有关的电压信息写入至所述预先决定区域。
12.如权利要求11所述的擦洗方法，其特征在于，根据一定条件更新上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息还包括：
判断用于擦洗的擦洗脉冲的数目是否超过一预定数目；以及
当超过所述预定数目时，更新上述与擦洗脉冲有关的电压信息以提高擦洗脉冲的初始值。
13.如权利要求11所述的擦洗方法，其特征在于，根据一定条件更新上述与写入脉冲有关的电压信息以及上述与擦洗脉冲有关的电压信息还包括：
在利用基于上述与写入脉冲有关的电压信息的写入脉冲的初始值进行写入的后的验证中，判断选择页面其中是否有任一存储器单元的阈值超过一基准值；以及
当阈值超过所述基准值时，更新上述与写入脉冲有关的电压信息以降低写入脉冲的初始值。
14.如权利要求13所述的擦洗方法，其特征在于，上述与写入脉冲有关的电压信息包括将每条字线的写入脉冲的初始值以二进位信息表示的n位的正码以及将所述正码反转的n位的反转码，其中所述后擦洗操作包括：
在将所述正码以及所述反转码写入所述预先决定区域时，对所述正码以及所述反转码的二进制信息所指定的存储器单元进行验证。
15.如权利要求11所述的擦洗方法，其特征在于，所述预先编程操作包括：
从上述与写入脉冲有关的电压信息中抽出所述区块内各页面的写入脉冲的初始值的最小值，并藉由所述最小值加上一预定电压所构成的写入脉冲编程所述区块。
16.一种编程方法，适用于一非易失性半导体存储器，所述非易失性半导体存储器包括由复数个存储器单元以矩阵方向排列排列而成的一存储器阵列，所述编程方法包括：
在区块的信息被擦洗时，将与编程所述区块内各页面时的写入脉冲有关的信息储存至一预先决定区域；
根据编程指令以及地址信息选择页面；
从所述页面的预先决定区域读出与写入脉冲有关的信息；
根据上述与写入脉冲有关的信息，施加第1个写入脉冲至所述页面；
以一预定电压对所述页面进行验证；以及
根据验证结果决定第2个写入脉冲的电压值。
17.如权利要求16所述的编程方法，其特征在于，当所述页面中任一存储器单元的阈值超过一基准值时，第2个写入脉冲的电压为V1，而当所述页面中任一存储器单元的阈值皆未超过所述基准值时，所述第2个写入脉冲以后的写入脉冲的电压为V2，其中，V1小于V2。
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