CN1832038A - 具有改进预编程序功能的闪存设备和控制其操作的方法 - Google Patents

具有改进预编程序功能的闪存设备和控制其操作的方法 Download PDF

Info

Publication number
CN1832038A
CN1832038A CNA2005100914583A CN200510091458A CN1832038A CN 1832038 A CN1832038 A CN 1832038A CN A2005100914583 A CNA2005100914583 A CN A2005100914583A CN 200510091458 A CN200510091458 A CN 200510091458A CN 1832038 A CN1832038 A CN 1832038A
Authority
CN
China
Prior art keywords
voltage
response
signal
control signal
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100914583A
Other languages
English (en)
Other versions
CN1832038B (zh
Inventor
李熙烈
郑成在
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1832038A publication Critical patent/CN1832038A/zh
Application granted granted Critical
Publication of CN1832038B publication Critical patent/CN1832038B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
    • A01K97/00—Accessories for angling
    • A01K97/04—Containers for bait; Preparation of bait
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
    • A01K97/00—Accessories for angling
    • A01K97/06—Containers or holders for hooks, lines, sinkers, flies or the like
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B63—SHIPS OR OTHER WATERBORNE VESSELS; RELATED EQUIPMENT
    • B63C—LAUNCHING, HAULING-OUT, OR DRY-DOCKING OF VESSELS; LIFE-SAVING IN WATER; EQUIPMENT FOR DWELLING OR WORKING UNDER WATER; MEANS FOR SALVAGING OR SEARCHING FOR UNDERWATER OBJECTS
    • B63C9/00—Life-saving in water
    • B63C9/08—Life-buoys, e.g. rings; Life-belts, jackets, suits, or the like
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Life Sciences & Earth Sciences (AREA)
  • Environmental Sciences (AREA)
  • Animal Husbandry (AREA)
  • Biodiversity & Conservation Biology (AREA)
  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Ocean & Marine Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

一种闪存设备具有改进的预编程序功能。该闪存设备包括：存储单元块，其每一个包括字线、位线和共享公共源极线的存储单元；擦除控制器，响应于擦除命令而产生预编程序控制信号；以及电压选择电路，响应于预编程序控制信号、读取命令和程序命令中的一个而选择第一和第二公共源极电压之一，并将所选电压输出到全局公共源极线。

Description

具有改进预编程序功能的闪存设备和控制其操作的方法
技术领域
本发明涉及一种半导体存储设备和控制其操作的方法，并具体涉及一种闪存设备和用于控制预编程序(pre-program)操作的方法。
背景技术
通常，闪存设备可用于读取操作、程序操作和擦除操作。擦除操作是利用在存储单元的P-阱和浮置栅极之间的绝缘薄膜处引发的Fowler-Nordheim隧穿效应实现的。通过擦除操作，同时擦除储存在存储单元块中的所有存储器单元中的数据。擦除操作是以存储单元块为单位进行的。将存在已经被擦除的存储单元(即，以数据‘0’编程的存储单元)。因为被预擦除的存储单元具有低阈值电压，所以在擦除操作重新开始时它将产生过擦除(即，阈值电压被降低得太多)。因此，为了防止这种结果，闪存设备的擦除过程包括预编程序操作，以便通过在擦除操作之前将全体存储单元预先编程来将全体存储单元的阈值电压调整到第一预定电压电平上。同时，闪存设备中包括的存储单元的擦除速度可根据制造工艺条件而变化。换句话说，将存在具有较快擦除速度的存储单元和具有较慢擦除速度的存储单元。因此，如果对具有较慢擦除速度的存储单元确定了擦除时间，则具有较快擦除速度的存储单元可能会被过擦除。为了防止这种结果，擦除过程包括算后程序(post-program)操作，以便通过在擦除操作之后将全体存储单元的程序操作进行一预定时间来将全体存储单元的阈值电压调整到第二预定电压电平上。
图1是图示存储单元块和位线选择电路的电路图，其解释传统闪存设备中的预编程序操作。参考图1，公开了存储单元块MR1～MRN(N为整数)和位线选择电路10。为简化该图起见，在存储单元块MR1～MRN的每一个包括的存储单元中，只公开了连接到一对位线BLe和BLo的存储单元。例如，当执行存储单元块MR1的预编程序操作时，将电源电压VCC施加到漏极选择线DSL，并将地电压0V施加到源极选择线SSL。作为结果，存储单元块MR1的漏极选择晶体管DST被导通，而源极选择晶体管SST被关断。将高电压HVP(例如15～20V)施加到字线WL0～WLM(M为整数)。因此，存储单元块MR1的存储单元C0～CM被导通。并且，将电源电压VCC施加到公共源极线CSL，并且位线选择电路10的NMOS晶体管N1和N2被导通，以便将信号VIRPWR施加到位线BLe和BLo。在此期间，信号VIRPWR具有电压电平0，并且位线选择电路10的NMOS晶体管N3和N4响应于选择信号BSLe和BSLo而被关断。因此，在存储单元C0～CM(M为整数)的漏极和栅极之间产生大的电压差距，这导致电子注入存储单元C0～CM的浮置栅极以进行预编程序操作。
如前所述，利用施加到位线BLo和BLe的0V电压将存储单元C0～CM预先编程。同时，因为位线BLe和BLo由所有存储单元块MR1～MRN共享，所以它们具有很大的负载电容。因此，其增加了用于响应于信号VIRPWR而将位线BLe和Blo充分放电到0V的时间，从而增加了电流消耗量。另外，由施加到字线WL0～WLM的高电压HVP导致的、位线BLe和BLo之下的寄生电容致使进一步增加放电时间和电流消耗。因此，在传统闪存设备内的预编程序操作中，位线BLe和BLo的放电时间增加，以使整个擦除时间更长并且电流消耗更大。
发明内容
本发明针对闪存设备。本发明的一个实施例提供一种闪存设备，其能够通过将位线从存储单元分离、并在预编程序操作期间经由公共源极线施加程序偏置电压来减少预编程序时间和电流消耗。
本发明的另一实施例针对一种控制闪存设备中的预编程序操作的方法，该闪存设备能够通过将位线从存储单元分离、并在预编程序操作期间经由公共源极线施加程序偏置电压来减少预编程序时间和电流消耗。
本发明的一个方面是提供一种闪存设备，包括：存储单元块，其每一个都包括字线、位线和共享公共源极线的存储单元；擦除控制器，响应于擦除命令而产生预编程序控制信号；以及电压选择电路，响应于预编程序控制信号、读取命令和程序命令中的一个而选择第一和第二公共源极电压之一，并将所选电压输出到全局(global)公共源极线。优选的是，全局公共源极线连接到每个存储单元块的公共源极线，并且预编程序操作中的存储单元块的存储单元与位线隔离但连接到公共源极线，并且将字线偏置电压施加到存储单元的字线以进行预编程序操作。
本发明的另一方面是提供一种用于控制闪存设备的预编程序操作的方法，该方法包括以下步骤：响应于擦除命令而产生预编程序控制信号；响应于该预编程序控制信号而将地电压电平的公共源极电压提供给全局公共源极线，其中该全局公共源极线连接到每个存储单元块的公共源极线；响应于行地址信号而选择存储单元块的一个或一部分；将所选存储单元块的存储单元从位线连接到公共源极线；以及为了预编程序操作，将字线偏置电压提供给连接到所选存储单元块的存储单元的栅极的字线。
附图说明
附图被包括在内以提供对本发明的进一步理解，并被合并在本说明书中，并且组成本说明书的一部分。这些图图示了本发明的示例实施例，并且与描述一起用来解释本发明的原理。在附图中：
图1是图示存储单元块和位线选择电路的电路图，其解释传统闪存设备中的预编程序操作；
图2是图示根据本发明实施例的闪存设备的方框图；
图3是图示图2示出的存储单元块、块选择电路、位线选择电路、第一电压选择电路和第二电压选择电路的详细电路图；
图4是图示图3示出的单元串的剖视图；以及
图5是图示根据本发明的闪存设备的预编程序操作的存储单元阈值电压分布概况(profile)的曲线图。
具体实施方式
下面将参考附图来更详细地描述本发明的优选实施例。然而，本发明可以以不同形式来实施，而不应被解释为限于在此阐述的实施例。更确切的是，提供这些实施例，使得本公开将是彻底和完整的，并且将充分地将本发明的范围传达给本领域技术人员。在整个说明书中，相同的标号表示相同的元件。
图2是图示根据本发明实施例的闪存设备的方框图。参考图2，闪存设备100包括输入缓冲器101、控制逻辑电路102、设备控制器103、高电压控制器104、存储单元块MB1～MBK(K为整数)、X-解码器105、块选择电路106、第一电压选择电路107、第二电压选择电路108、位线选择电路109、页缓冲器110、Y-解码器111和数据输入/输出缓冲器112。输入缓冲器101接收命令信号CMD和地址信号ADD，并随后将其输出到控制逻辑电路102。控制逻辑电路102响应于外部控制信号/WE、/RE、ALE和CLE而接收命令信号CMD或地址信号ADD。控制逻辑电路102响应于命令信号CMD而产生擦除命令ERS、读取命令READ和程序命令PGM中的一个。控制逻辑电路102还基于地址信号ADD产生行和列地址信号RADD和CADD。
擦除控制器103响应于擦除命令ERS而产生预编程序控制信号PRPGM、擦除控制信号ERSC和算后程序控制信号PSPGM中的一个。或者，闪存设备100可包括预编程序控制器(未示出)而非擦除控制器103，该预编程序控制器响应于擦除命令ERS而产生预编程序控制信号PRPGM。
高电压发生器104响应于预编程序控制信号PRPGM、擦除控制信号ERSC和算后程序控制信号PSPGM中的一个、或读取命令READ和程序命令PGM之一以及行解码信号RDEC而产生漏极选择线电压VGD、源极选择线电压VGS和字线偏置电压VW1～VWJ(J为整数)。优选的是，高电压发生器104响应于预编程序控制信号PRPGM和算后程序控制信号PSPGM而产生地电压电平(即0V)的漏极选择线电压VGD、预定电压(例如0.5～10V)的源极选择线电压VGS和用于编程的电压电平(15～20V)的字线偏置电压VW1～VWJ。
此外，高电压发生器104响应于擦除控制信号ERSC而产生地电压电平(即0V)的漏极选择线电压VGD、源极选择电压VGS和字线偏置电压VW1～VWJ。高电压发生器104响应于读取命令READ和行解码信号RDEC而产生具有高电压电平(例如4.5V)的漏极和源极选择线电压VGD和VGS、一组具有地电压电平的字线偏置电压VW1～VWJ、以及另一组处于高电压电平的字线偏置电压。高电压发生器104响应于程序命令PGM和行解码信号RDEC而产生具有电源电压电平VCC的漏极选择线电压VGD、具有地电压电平的源极选择线电压VGS、一组处于程序电压(例如18V)的字线偏置电压VW1～VWJ和处于通过电压(pass voltage)(例如10V)的其余字线偏置电压。
高电压发生器104将漏极选择线电压VGD、源极选择线电压VGS、字线偏置电压VW1～VWJ输出到全局漏极选择线GDSL、全局源极选择线GSSL和全局字线GWL1～GWLJ(J为整数)。另外，高电压发生器104响应于预编程序控制信号PRPGM、擦除控制信号ERSC、算后程序控制信号PSPGM、读取命令READ和程序命令PGM中的一个而产生基体电压(bulk voltage)VCB1和VCB2中的一个，并将该基体电压施加到每个存储单元块的存储单元的P-阱。优选的是，高电压发生器104响应于擦除控制信号ERSC而产生基体电压VCB1，并响应于预编程序控制信号PRPGM、算后程序控制信号PSPGM、读取命令READ和程序命令PGM中的一个而产生基体电压VCB2。基体电压VCB1是高电压(例如20V)，而基体电压VCB2是地电压。
X-解码器105将行地址信号RADD解码，并输出行解码信号RDEC。块选择电路106响应于行解码信号RDEC而选择存储单元块MB1～MBK中的一个或一部分。第一电压选择电路107响应于预编程序控制信号PRPGM、擦除控制信号ERSC、算后程序控制信号PSPGM、读取命令READ和程序命令PGM中的一个而选择第一和第二公共源极电压VCS1和VCS2之一，并将所选择的一个输出到全局公共源极线GCSL。优选的是，第一电压选择电路107响应于预编程序控制信号PSPGM、擦除控制信号ERSC、算后程序控制信号PSPGM和读取命令READ中的一个而选择第一公共源极电压VCS1。另外，第一电压选择电路107响应于程序命令PGM而选择第二公共源极电压VCS2。全局公共源极线GCSL连接到存储单元块MB1～MBK的公共源极线CSL1～CSLK。
第二电压选择电路108响应于预编程序控制信号PRPGM、擦除控制信号ERSC、算后程序控制信号PSPGM、读取命令READ和程序命令PGM中的一个而选择第一到第三电压VP1～VP3之一。优选的是，第二电压选择电路108响应于预编程序控制信号PRPGM、擦除控制信号ERSC和算后程序控制信号PSPGM中的一个而选择第一电压VP1。并且，第二电压选择电路108响应于读取命令READ而选择第二电压VP2，并响应于程序命令PGM而选择第三电压VP3。
位线选择电路109响应于列解码信号CDEC或在预编程序控制信号PRPGM、擦除控制信号ERSC和算后程序控制信号PSPGM中的一个而将控制电压VIRPWR施加到由存储单元块MB1～MBK共享的位线BLe1～BLen和BLo1～BLon(n为整数)的一部分或全部。另外，位线选择电路109响应于列解码信号CDEC或在预编程序控制信号PRPGM、擦除控制信号ERSC和算后程序控制信号PSPGM中的一个而将位线BLe1～BLen和BLo1～BLon的一部分或全部与页缓冲器110连接或断开。优选的是，位线选择电路109响应于预编程序控制信号PRPGM和算后程序控制信号PSPGM而将控制电压VIRPWR提供给所有位线BLe1～BLen和BLo1～Blon，并从页缓冲器110断开所有位线BLe1～BLen和BLo1～BLon。本领域技术人员熟知页缓冲器110、Y-解码器111和数据输入/输出缓冲器112的结构和操作，因此将不对其进行描述。
图3是图示来自图2示出的那些组件的存储单元块、块选择电路、位线选择电路、第一电压选择电路和第二电压选择电路的详细电路图。存储单元块MB1～MBK的每一个都包括字线WL1～WLJ、位线BLe1～BLen和BLo1～BLon、以及共享公共源极线(CSL1～CSLK之一)的存储单元MC1～MCJ(J为整数)。存储单元块MB1～MBK的结构和操作彼此相似，因此将针对作为代表的存储单元块MB1的结构和操作对其进行描述。存储单元块MB1包括多个单元串STe1～STen和STo1～STon。单元串STe1～STen和STo1～STon的每一个包括漏极选择晶体管DST、存储单元MC1～MCJ和源极选择晶体管SST。存储单元MC1～MCJ串联连接，并且漏极选择晶体管DST连接在位线BLe1和存储单元MC1的漏极之间。源极选择晶体管SST连接在公共源极线CSL1和存储单元MCJ的源极之间。单元串STe1～STen和STo1～STon的漏极选择晶体管DST的栅极连接到漏极选择线DSL，并且漏极连接到位线BLe1～BLen和BLo1～BLon。单元串STe1～STen和STo1～STon的存储单元MC1～MCJ的栅极耦接到字线WL1～WLJ。单元串STe1～STen和STo1～STon的源极晶体管SST的栅极耦接到源极选择线SSL，并且源极连接到公共源极线CSL1。
块选择电路106与存储单元块MB1～MBK的漏极选择线DSL、字线WL1～WLJ、源极选择线SSL、全局选择线GDSL、全局字线GWL1～GWLJ和全局源极线GSSL相连接。块选择电路106响应于行解码信号RDEC而选择存储单元块MB1～MBK的一个或一部分。块选择电路106将所选存储单元块的漏极选择线DSL连接到全局漏极选择线GDSL，将所选存储单元块的源极选择线SSL连接到全局源极选择线GSSL，并将所选存储单元块每一个的字线WL1～WLJ都连接到全局字线GWL1～GWLJ。
第一电压选择电路107包括第一选择信号发生器121以及开关SW11和SW12。第一选择信号发生器121响应于读取命令READ、预编程序控制信号PRPGM、擦除控制程序ERSC、算后程序控制信号PSPGM和程序命令PGM中的一个而产生选择信号SEL11和SEL12。优选的是，第一选择信号发生器121响应于读取命令READ、预编程序控制信号PRPGM、擦除控制程序ERSC和算后程序控制信号PSPGM中的一个而允许选择信号SEL11但禁止选择信号SEL12。另外，第一选择信号发生器121响应于程序命令PGM而允许选择信号SEL12但禁止选择信号SEL11。开关SW11和SW12可以利用NMOS晶体管来实现。开关SW11连接在第一公共源极电压VCS1和全局源极线GCSL之间，其响应于选择信号SEL11而被导通或关断。开关SW12连接在第二公共源极电压VCS2和全局源极线GCSL之间，其响应于选择信号SEL12而被导通或关断。全局源极线GCSL连接到存储单元块MB1～MBK的公共源极线CSL1～CSLK。优选的是，可以将第一公共源极电压VCS1设置在地电压(即0V)上，并且可以将第二公共源极电压VCS2设置在电源电压VCC上。
第二电压选择电路108包括第二选择信号发生器122以及开关SW21、SW22和SW23。第二选择信号发生器122响应于读取命令READ、预编程序控制信号PRPGM、擦除控制程序ERSC、算后程序控制信号PSPGM和程序命令PGM中的一个而产生选择信号SEL21、SEL22和SEL23。优选的是，第二选择信号发生器122响应于预编程序控制信号PRPGM或算后程序控制信号PSPGM中的一个而允许选择信号SEL21但禁止选择信号SEL22和SEL23。另外，第二选择信号发生器122响应于读取命令READ或擦除控制信号ERSC而允许选择信号SEL22但禁止选择信号SEL21和SEL23。另外，第二选择信号发生器122响应于程序命令READ而允许选择信号SEL23但禁止选择信号SEL21和SEL22。
开关SW21连接在第一电压VP1和位线选择电路109之间，其响应于选择信号SEL21而被导通或关断。当导通开关SW21时，第一电压VP1作为控制电压VIRPWR施加到位线选择电路109。开关SW22连接在第二电压VP2和位线选择电路109之间，其响应于选择信号SEL22而被导通或关断。当导通开关SW22时，第二电压VP2作为控制电压VIRPWR施加到位线选择电路109。开关SW23连接在第三电压VP3和位线选择电路109之间，其响应于选择信号SEL23而被导通或关断。当导通开关SW23时，第三电压VP3作为控制电压VIRPWR施加到位线选择电路109。优选的是，可以将第一电压VP1设置在地电压或低于电源电压VCC的正电压上。可以将第二电压VP2设置在地电压上，并且可以将第三电压VP3设置在电源电压VCC上。
位线选择电路109包括选择控制电路123、位线控制电路BLC1～BLCn(n为整数)和位线选择电路SL1～SLn(n为整数)。选择控制电路123响应于一个列解码信号CDEC或在预编程序控制信号PRPGM、擦除控制信号ERSC和算后程序控制信号PSPGM中的一个而产生位线控制信号DCHe1～DCHen和DCHo1～DCHon以及位线选择信号BSLe1～BSLen和BSLo1～BSLon。优选的是，选择控制电路123响应于列解码信号CDEC而部分地允许位线控制和选择信号DCHe1～DCHen和DCHo1～DCHon以及BSLe1～BSLon和BSLo1～BSLon。作为结果，控制电压VIRPWR被部分地提供给位线BLe1～BLen和BLo1～BLon。BLe1～BLen和BLo1～BLon中的、被提供了控制电压VIRPWR的位线连接到页缓冲器110(参考图2)。
选择控制电路123响应于预编程序控制信号PRPGM、擦除控制信号ERSC和算后程序控制信号PSPGM中的一个而允许所有位线控制信号DCHe1～DCHen和DCHo1～DCHon但禁止所有位线选择信号BSLe1～BSLen和BSLo1～BSLon。作为结果，控制电压VIRPWR被施加到所有位线BLe1～BLen和BLo1～BLon，并且位线BLe1～BLen和BLo1～BLon与页缓冲器110隔离开。
位线控制电路BLC1～BLCn响应于位线控制信号DCHe1～DCHen和DCHo1～DCHon而将控制电压VIRPWR提供给位线BLe1～BLen和BLo1～BLon的一部分或全部。因为位线控制电路BLC1～BLCn的结构和操作彼此相似，所以将通过作为示例的位线控制电路BLC1来对其进行描述。位线控制电路BLC1包括NMOS晶体管N1和N2。NMOS晶体管N1的漏极和源极各自连接到位线BLe1和控制电压VIRPWR，并且给其栅极提供位线控制信号DCHe1。NMOS晶体管N1响应于位线控制信号DCHe1而被导通或关断。优选的是，当允许位线控制信号DCHe1时，导通NMOS晶体管N1，以便将位线BLe1预充电到控制电压VIRPWR的电平。NMOS晶体管N2的漏极和源极各自连接到位线BLo1和控制电压VIRPWR，并且给其栅极提供位线控制信号DCHo1。NMOS晶体管N2响应于位线控制信号DCHo1而被导通或关断。优选的是，当允许位线控制信号DCHo1时，导通NMOS晶体管N2，以便将位线BLo1预充电到控制电压VIRPWR的电平。
选择电路SL1～SLn响应于位线选择信号BSLe1～BSLen和BSLo1～BSLon而部分地或完全地将位线BLe1～BLen和BLo1～BLon与页缓冲器10连接或断开。因为位线选择电路SL1～SLn的结构和操作彼此相似，所以将通过作为示例的位线选择电路SL1来对其进行描述。位线选择电路SL1包括NMOS晶体管N3和N4。NMOS晶体管N3的漏极和源极各自连接到位线BLe1和感测节点(sensing node)SN，并且给其栅极提供位线选择信号BSLe1。感测节点SN连接到页缓冲器110。NMOS晶体管N3响应于位线选择信号BSLe1而被导通或关断。优选的是，当允许位线选择信号BSLe1时，导通NMOS晶体管N3，以便将位线BLe1连接到感测节点SN。因此，位线BLe1连接到页缓冲器110。NMOS晶体管N4的漏极和源极各自连接到位线BLo1和感测节点SN，并且给其栅极提供位线选择信号BSLo1。NMOS晶体管N4响应于位线选择信号BSLo1而被导通或关断。优选的是，当允许位线选择信号BSLo1时，导通NMOS晶体管N4，以便将位线BLo1连接到感测节点SN。因此，位线BLo1连接到页缓冲器110。
现在，将关于闪存设备100的预编程序操作对其进行更详细的描述。首先，控制逻辑电路102响应于命令信号CMD以及外部控制信号/WE、/RE、ALE和CLE而产生擦除命令ERS，且参照地址信号产生行地址信号RADD。擦除控制器103响应于擦除命令ERS而产生预编程序控制信号PRPGM。响应于预编程序控制信号PRPGM，高电压发生器104产生漏极选择线电压VGD、源极选择线电压VGS和字线偏置电压VW1～VWJ。此时，高电压发生器104输出具有地电压电平的漏极选择线电压VGD，并且输出具有高于漏极选择线电压VGD的电压电平的源极选择线电压VGS。例如，可以将源极选择线电压VGS设置在0.5～10V范围内的电压上。高电压发生器104还输出具有用于预编程序操作的电压电平(例如15～20V)的字线偏置电压VW1～VWJ。高电压发生器104将漏极选择线电压VGD施加到全局漏极选择线GDSL，并将源极选择线电压VGS施加到全局源极选择线GSSL。另外，高电压发生器104将字线偏置电压VW1～VWJ每一个施加到全局字线GWL1～GWLJ。
X-解码器105将行地址信号RADD解码，并输出行解码信号RDEC。块选择电路106响应于行解码信号RDEC而选择存储单元块MB1～MBK的一个或一部分。例如，当块选择电路106选择了存储单元块MB1时，它将存储单元块MB1的漏极选择线DSL连接到全局漏极选择线GDSL，将存储单元块MB1的源极选择线SSL连接到全局源极选择线GSSL，并将字线WL1～WLJ各自连接到全局字线GWL1～GWLJ。因此，漏极选择线电压VGD、源极选择线电压VGS、字线偏置电压VW1～VWJ分别被施加到漏极选择线DSL、源极选择线SSL和字线WL1～WLJ。存储单元块MB1的漏极选择晶体管DST响应于漏极选择线电压VGD而被关断，使得单元串STe1～STen和STo1～STon的每一个的存储单元MC1～MCJ与位线BLe1～BLen和BLo1～BLon隔离开。并且，当存储单元块MB1的源极选择晶体管SST响应于源极选择线电压VGS而被导通时，单元串STe1～STen和STo1～STon的每一个的存储单元MC1～MCJ连接到公共源极线CSL1。字线偏置电压VW1～VWJ被施加到单元串STe1～STen和STo1～STon的每一个的存储单元MC1～MCJ的栅极。同时，块选择电路106将漏极选择线DSL、源极选择线SSL和字线WL1～WLJ与全局漏极选择线GDSL、全局源极选择线GSSL和全局字线GWL1～GWLJ隔离开。
第一电压选择电路107响应于预编程序控制信号PRPGM而选择地电压电平的第一公共源极电压VCS1，并将第一公共源极电压VCS1施加到连接到公共源极线CSL1的全局源极线GCSL。参考图3，第一选择信号发生器121响应于预编程序控制信号PRPGM而允许选择信号SEL11并禁止选择信号SEL12。因此，导通开关SW11，以便将第一公共源极电压VCS1提供给全局源极线GCSL，并关断开关SW12。因而，地电压电平的第一公共源极电压VCS1被施加到公共源极线CSL1。
第二电压选择电路108响应于预编程序控制信号PRPGM而选择具有地电压电平或低于电源电压VCC的正电压电平的第一电压VP1，并将第一电压VP1作为控制电压VIRPWR施加到位线选择电路109的位线控制电路BLC1～BLCn。
位线选择电路109的选择控制电路123响应于预编程序控制信号PRPGM而允许所有位线控制信号DCHe1～DCHen和DCHo1～DCHon但禁止所有位线选择信号BSLe1～BSLen和BSLo1～BSLon。位线控制电路BLC1～BLCn响应于位线控制信号DCHe1～DCHen和DCHo1～DCHon而将控制电压VIRPWR提供给位线BLe1～BLen和BLo1～BLon。因此，位线BLe1～BLen和BLo1～BLon被预充电到控制电压VIRPWR。并且，响应于位线选择信号BSLe1～BSLen和BSLo1～BSLon，位线选择电路SL1～SLn将位线BLe1～BLen和BLo1～BLon与页缓冲器110隔离开。因而，同时将存储单元块MB1的存储单元MC1～MCJ编程，而阻止将其余存储单元块MB2～MBK的存储单元编程。
图4图示了存储单元块MB1的单元串STe1。参考图4，在基板131中形成N阱132和P阱133之后，在P阱133中形成漏极区134、源极区135和多个杂质区136。漏极区134经由漏极触点141连接到位线BLe1，并且源极区135连接到公共源极线CSL1。存储单元MC1～MCJ的控制栅极139连接到用于预编程序操作的15～20V电压的字线偏置电压VW1～VWJ。漏极选择晶体管DST的栅极137耦接到漏极选择线DSL，并经由漏极选择线DSL而被提供有地电压电平的漏极选择线电压VGD。因此，漏极选择晶体管DST被关断。源极选择晶体管SST的栅极138连接到源极选择线SSL，经由源极选择线电压SSL而被提供有0.5～10V电压的源极选择线电压VGS。因此，源极选择晶体管SST被导通。作为结果，通过源极选择晶体管SST，施加到公共源极线CS1的地电压电平的第一公共源极电压VCS1被传递到存储单元MC1～MCJ。在此期间，公共源极线CS1仅连接到存储单元块MB1，而不是连接到所有存储单元块MB1～MBK。与此相比，位线BLe1由存储单元块MB1～MBK共享。因此，公共源极线CSL1的负载电容比位线BLe1的负载电容低得多。由于此原因，公共源极线CSL1能够比位线BLe1更快地放电到地电压电平。并且，由于公共源极线CSL1不会跨过字线WL1～WLJ，因此公共源极线CSL可被迅速放电到地电压电平而不影响字线偏置电压VW1～VWJ。但是，在预编程序操作期间，当地电压经由位线BLe1和漏极触点141而被传递到存储单元MC1～MCJ时，由于位线BLe1和漏极触点141的大负载电容，地电压可能不会被迅速传递到存储单元MC1～MCJ。另外，当地电压经由位线BLe1而被传递到存储单元MC1～MCJ时，位线BLe1受到施加到制造于位线BLe1之下的字线WL1～WLK的字线偏置电压VW1～VWJ的影响。作为结果，需要花费更长的时间来将位线BLe1放电到地电压电平。因此，与通过公共源极线CSL1相比，在通过位线BLe1将地电压提供给存储单元MC1～MCJ时有可能将预编程序时间和电流消耗减少得更多。
图5是示出根据本发明的闪存设备的预编程序操作的存储单元阈值电压分布概况的曲线图。参考图5，曲线A绘出了存储单元的阈值电压VTH在预编程序操作之前的分布概况，其处于范围Vt1～Vt2中。曲线B绘出了存储单元的阈值电压VTH在预编程序操作之后的分布概况，其处于范围Vt3～Vt4中。电压范围Vt3～Vt4是能够在擦除存储单元时防止过度降低存储单元的阈值电压的理想范围。如虚线箭头所示，将通过闪存设备100中的预编程序操作擦除的存储单元块的存储单元的阈值电压分布在理想电压范围内。
本发明通过将位线与存储单元分离并经由公共源极线施加程序偏置电压而缩短了预编程序时间并且减少了电流消耗。
尽管结合在附图中示出的本发明的实施例描述了本发明，但本发明并不限于此。对本领域技术人员来说将显而易见的是，在不背离本发明的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (20)

1.一种闪存设备，包括：
存储单元块，其每一个包括字线、位线和共享公共源极线的存储单元；
擦除控制器，被配置为响应于擦除命令而产生预编程序控制信号；以及
电压选择电路，被配置为响应于预编程序控制信号、读取命令和程序命令中的一个而选择第一和第二公共源极电压之一，并将所选电压输出到全局公共源极线，
其中该全局公共源极线连接到存储单元块的每一个的公共源极线，并且
其中预编程序操作中的存储单元块的存储单元与位线隔离开但连接到公共源极线，并且字线偏置电压被施加到存储单元的字线以进行预编程序操作。
2.如权利要求1所述的闪存设备，其中，擦除控制器还响应于擦除命令而产生擦除控制信号和算后程序控制信号。
3.如权利要求2所述的闪存设备，还包括：
X-解码器，被配置为将行地址信号解码并输出行解码信号；
高电压发生器，被配置为响应于行解码信号和在读取命令、程序命令、预编程序控制信号、擦除控制信号和算后程序控制信号中的一个而产生漏极选择电压、源极选择电压和字线偏置电压，并且将漏极选择线电压输出到全局漏极选择线，将源极选择线电压输出到全局源极选择线，并将字线偏置电压输出到全局字线；以及
块选择电路，被配置为响应于行解码信号而选择存储单元块的一个或一部分，并分别将至少一个所选存储单元块的漏极选择线连接到全局漏极选择线、将至少一个所选存储单元块的源极选择线连接到全局源极选择线、以及将至少一个所选存储单元块的字线连接到全局字线。
4.如权利要求3所述的闪存设备，其中，高电压发生器响应于预编程序控制信号而输出漏极选择线电压作为第一电压电平，并输出源极选择线电压作为第二电压电平；以及
其中第二电压高于第一电压，并且第一电压是地电压。
5.如权利要求1所述的闪存设备，其中，电压选择电路响应于读取命令或预编程序控制信号而选择第一公共源极电压，并响应于程序命令而选择第二公共源极电压；以及
其中第一公共源极电压是地电压，并且第二公共源极电压是电源电压。
6.如权利要求1所述的闪存设备，其中，电压选择电路包括：
选择信号发生器，响应于读取命令、预编程序控制信号和程序命令中的一个而产生第一和第二选择信号；
第一开关，被提供在第一公共源极电压和全局公共源极线之间，并被配置为响应于第一选择信号而导通或关断；以及
第二开关，被提供在第二公共源极电压和全局公共源极线之间，并被配置为响应于第二选择信号而导通或关断。
7.如权利要求2所述的闪存设备，其中，电压选择电路响应于读取命令、预编程序控制信号、擦除控制信号和算后程序控制信号中的一个而选择第一公共源极电压，并响应于程序命令而选择第二公共源极电压；以及
其中第一公共源极电压是地电压，并且第二公共源极电压是电源电压。
8.如权利要求7所述的闪存设备，其中，电压选择电路包括：
选择信号发生器，响应于读取命令、算后程序控制信号和程序命令中的一个而产生第一和第二选择信号；
第一开关，连接在第一公共源极电压和全局公共源极线之间，并被配置为响应于第一选择信号而导通或关断；以及
第二开关，连接在第二公共源极电压和全局公共源极线之间，并被配置为响应于第二选择信号而导通或关断。
9.如权利要求1所述的闪存设备，还包括：
Y-解码器，被配置为将列地址信号解码并输出列解码信号；
附加电压选择电路，被配置为响应于预编程序控制信号、读取命令和程序命令中的一个而选择第一到第三电压之一，并输出所选电压作为控制电压；以及
位线选择电路，被配置为响应于列解码信号或预编程序控制信号而将控制电压部分或完全地提供给位线，并将位线部分或完全地连接到页缓冲器。
10.如权利要求9所述的闪存设备，其中，附加电压选择电路分别响应于预编程序控制信号、读取命令和程序命令而选择第一、第二和第三电压；以及
其中第一电压是地电压或低于电源电压的正电压，第二电压是地电压，并且第三电压是电源电压。
11.如权利要求9所述的闪存设备，其中，位线选择电路包括：
选择控制电路，被配置为响应于列解码信号或预编程序控制信号而输出位线控制信号和位线选择信号；
位线控制电路，被配置为响应于位线控制信号而将控制电压部分或完全地提供给位线；以及
位线选择电路，被配置为响应于位线选择信号而将位线部分或完全地连接到页缓冲器或与页缓冲器断开。
12.如权利要求11所述的闪存设备，其中，附加电压选择电路包括：
选择信号发生器，被配置为响应于预编程序控制信号、读取命令和程序命令中的一个而产生第一到第三选择信号；
第一开关，被提供在第一电压和位线控制电路之间，并被配置为响应于第一信号而导通或关断；
第二开关，被提供在第二电压和位线控制电路之间，并被配置为响应于第二信号而导通或关断；以及
第三开关，被提供在第三电压和位线控制电路之间，并被配置为响应于该第三信号而导通或关断。
13.如权利要求2所述的闪存设备，还包括：
Y-解码器，被配置为将列地址信号解码并输出列解码信号；
附加电压选择电路，被配置为响应于预编程序控制信号、擦除控制信号、算后程序控制信号、读取命令和程序命令中的一个而选择第一和第二电压之一，并输出所选电压作为控制电压；以及
位线选择电路，被配置为响应于列解码信号或在预编程序控制信号、擦除控制信号和算后程序控制信号中的一个而将控制电压部分或完全地提供给位线，并将位线部分或完全地连接到页缓冲器。
14.如权利要求13所述的闪存设备，其中，附加电压选择电路响应于预编程序控制信号或算后程序控制信号而选择第一电压，响应于擦除控制信号而选择第二电压，并响应于第三电压而选择第三电压；以及
其中第一电压是地电压或低于电源电压低的正电压，第二电压是地电压，并且第三电压是电源电压。
15.如权利要求13所述的闪存设备，其中，附加电压选择电路包括：
选择信号发生器，被配置为响应于预编程序控制信号、擦除控制信号、算后程序控制信号、读取命令和程序命令中的一个而产生第一到第三选择信号；
第一开关，被提供在第一电压和位线控制电路之间，并被配置为响应于第一信号而导通或关断；
第二开关，被提供在第二电压和位线控制电路之间，并被配置为响应于第二信号而导通或关断；以及
第三开关，被提供在第三电压和位线控制电路之间，并被配置为响应于第三信号而导通或关断。
16.一种用于控制闪存设备的预编程序操作的方法，该方法包括：
响应于擦除命令而产生预编程序控制信号；
将地电压电平的公共源极电压提供给耦接到每个存储单元块的公共源极线的全局公共源极线，响应于预编程序控制信号而提供该公共源极电压；
响应于行地址信号而选择存储单元块的一个或一部分；
将至少一个所选存储单元块的存储单元从位线连接到公共源极线；以及
将用于预编程序操作的字线偏置电压提供给连接到至少一个所选存储单元块的存储单元的栅极的字线。
17.如权利要求16所述的方法，其中，提供公共源极电压的步骤包括：
响应于预编程序控制信号而产生选择信号；以及
响应于选择信号而选择并输出地电压到全局公共源极线作为公共源极电压。
18.如权利要求16所述的方法，还包括：响应于预编程序控制信号而将位线预充电到控制电压电平。
19.如权利要求18所述的方法，其中，控制电压是地电压或低于电源电压的正电压。
20.如权利要求18所述的方法，其中，预充电步骤包括：
响应于预编程序控制信号而选择并输出地电压或低于电源电压的正电压作为控制电压；
响应于预编程序控制信号而允许多个位线控制信号并禁止多个位线选择信号；
响应于位线控制信号而将控制电压提供给位线；以及
响应于位线选择信号而将位线与页缓冲器隔离开。
CN2005100914583A 2005-03-10 2005-08-12 具有改进预编程序功能的闪存设备和控制其操作的方法 Expired - Fee Related CN1832038B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050020189A KR100612569B1 (ko) 2005-03-10 2005-03-10 향상된 프리-프로그램 기능을 가지는 플래쉬 메모리 장치및 그 프리-프로그램 동작 제어방법
KR20189/05 2005-03-10

Publications (2)

Publication Number Publication Date
CN1832038A true CN1832038A (zh) 2006-09-13
CN1832038B CN1832038B (zh) 2012-01-11

Family

ID=36914842

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005100914583A Expired - Fee Related CN1832038B (zh) 2005-03-10 2005-08-12 具有改进预编程序功能的闪存设备和控制其操作的方法

Country Status (6)

Country Link
US (1) US7142460B2 (zh)
JP (1) JP2006252749A (zh)
KR (1) KR100612569B1 (zh)
CN (1) CN1832038B (zh)
DE (1) DE102005029875B4 (zh)
TW (1) TWI277979B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101933097A (zh) * 2007-12-21 2010-12-29 莫塞德技术公司 Nand闪速存储器中的分级共同电源线结构
CN101364440B (zh) * 2007-08-06 2012-02-22 海力士半导体有限公司 块解码器及包括块解码器的半导体存储器件
CN101231889B (zh) * 2006-11-28 2013-08-28 三星电子株式会社 非易失性存储装置及其擦除方法
CN101335047B (zh) * 2007-06-28 2013-11-20 三星电子株式会社 闪存装置和调节闪存装置的读电压的方法
CN103730158A (zh) * 2012-10-12 2014-04-16 华邦电子股份有限公司 非易失性半导体存储器、擦洗方法以及编程方法
CN110033806A (zh) * 2017-12-28 2019-07-19 美光科技公司 操作存储器的方法及存储器
CN110310682A (zh) * 2018-03-27 2019-10-08 爱思开海力士有限公司 用于防止干扰的半导体存储装置
CN112530495A (zh) * 2019-09-19 2021-03-19 旺宏电子股份有限公司 与式闪存存储器

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624299B1 (ko) * 2005-06-29 2006-09-19 주식회사 하이닉스반도체 데이터 입출력 속도를 개선시키는 구조를 가지는 플래시메모리 장치의 데이터 입출력 회로
KR100875012B1 (ko) * 2007-07-25 2008-12-19 주식회사 하이닉스반도체 전압 제공 회로와 이를 구비하는 플래시 메모리 소자 및동작 전압 제공 방법
US7804722B2 (en) 2007-07-25 2010-09-28 Hynix Semiconductor Inc. Voltage supply circuit and flash memory device including the same, and method of supplying operating voltage
US7701761B2 (en) * 2007-12-20 2010-04-20 Sandisk Corporation Read, verify word line reference voltage to track source level
KR100939427B1 (ko) 2007-12-27 2010-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US7924618B2 (en) 2007-12-27 2011-04-12 Hynix Semiconductor Inc. Method of programming non-volatile memory device
KR20100105133A (ko) 2009-03-20 2010-09-29 삼성전자주식회사 노어 플래시 메모리 장치의 및 그것의 동작 방법
KR20120088451A (ko) 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 데이터 소거 방법
KR101264019B1 (ko) * 2011-04-26 2013-05-13 에스케이하이닉스 주식회사 반도체 장치의 동작 방법
TWI482162B (zh) * 2012-05-18 2015-04-21 Macronix Int Co Ltd 藉由部分預程式化來減少記憶體抹除時間的方法與裝置
KR102022030B1 (ko) * 2013-02-21 2019-09-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 쓰기 방법
US9019765B2 (en) * 2013-06-14 2015-04-28 Ps4 Luxco S.A.R.L. Semiconductor device, data programming device, and method for improving the recovery of bit lines of unselected memory cells for programming operation
KR20150063851A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
KR102409799B1 (ko) * 2018-01-17 2022-06-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5890193A (en) * 1995-07-28 1999-03-30 Micron Technology, Inc. Architecture for state machine for controlling internal operations of flash memory
US6288938B1 (en) * 1999-08-19 2001-09-11 Azalea Microelectronics Corporation Flash memory architecture and method of operation
US6515910B1 (en) * 2001-03-06 2003-02-04 Aplus Flash Technology Inc. Bit-by-bit Vt-correction operation for nonvolatile semiconductor one-transistor cell, nor-type flash EEPROM
JP2003123493A (ja) * 2001-10-12 2003-04-25 Fujitsu Ltd ソース電位を制御してプログラム動作を最適化した不揮発性メモリ
KR100463954B1 (ko) * 2002-05-17 2004-12-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 방법
KR100559716B1 (ko) * 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231889B (zh) * 2006-11-28 2013-08-28 三星电子株式会社 非易失性存储装置及其擦除方法
CN101335047B (zh) * 2007-06-28 2013-11-20 三星电子株式会社 闪存装置和调节闪存装置的读电压的方法
CN101364440B (zh) * 2007-08-06 2012-02-22 海力士半导体有限公司 块解码器及包括块解码器的半导体存储器件
TWI596611B (zh) * 2007-12-21 2017-08-21 考文森智財管理公司 反及快閃記憶體中之階層共同源極線結構
CN101933097B (zh) * 2007-12-21 2013-10-23 莫塞德技术公司 Nand闪速存储器中的分级共同电源线结构
CN103606382A (zh) * 2007-12-21 2014-02-26 莫塞德技术公司 Nand闪速存储器中的分级共同电源线结构
CN101933097A (zh) * 2007-12-21 2010-12-29 莫塞德技术公司 Nand闪速存储器中的分级共同电源线结构
CN103730158A (zh) * 2012-10-12 2014-04-16 华邦电子股份有限公司 非易失性半导体存储器、擦洗方法以及编程方法
CN103730158B (zh) * 2012-10-12 2016-09-07 华邦电子股份有限公司 非易失性半导体存储器、擦洗方法以及编程方法
CN110033806A (zh) * 2017-12-28 2019-07-19 美光科技公司 操作存储器的方法及存储器
CN110033806B (zh) * 2017-12-28 2023-02-17 美光科技公司 操作存储器的方法及存储器
CN110310682A (zh) * 2018-03-27 2019-10-08 爱思开海力士有限公司 用于防止干扰的半导体存储装置
CN112530495A (zh) * 2019-09-19 2021-03-19 旺宏电子股份有限公司 与式闪存存储器
CN112530495B (zh) * 2019-09-19 2024-02-09 旺宏电子股份有限公司 与式闪存存储器

Also Published As

Publication number Publication date
TWI277979B (en) 2007-04-01
KR100612569B1 (ko) 2006-08-11
DE102005029875B4 (de) 2011-07-21
JP2006252749A (ja) 2006-09-21
US7142460B2 (en) 2006-11-28
CN1832038B (zh) 2012-01-11
TW200632920A (en) 2006-09-16
DE102005029875A1 (de) 2006-09-14
US20060203565A1 (en) 2006-09-14

Similar Documents

Publication Publication Date Title
CN1832038B (zh) 具有改进预编程序功能的闪存设备和控制其操作的方法
KR100770754B1 (ko) 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US10559367B2 (en) Reducing programming disturbance in memory devices
KR100407572B1 (ko) 낸드형 플래쉬 메모리 장치에서의 셀 드레쉬홀드 전압의분포를 개선하는 방법
KR100305030B1 (ko) 플래시 메모리 장치
US7558117B2 (en) Nonvolatile semiconductor memory device
US8854884B2 (en) NAND flash architecture with multi-level row decoding
JP5300298B2 (ja) ソース／ドレイン領域の放電を含むメモリ装置の動作方法及び関連した電子装置
KR100855963B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법
US7606080B2 (en) Erase verifying method of NAND flash memory device
CN1855309A (zh) 非易失性存储装置的编程校验方法
CN1744232A (zh) 闪存装置及其闪存单元的擦除方法
JPH09120688A (ja) 半導体メモリ装置
JP2011519462A (ja) Ｎａｎｄフラッシュメモリデバイスのプログラミング方法
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
KR20170035151A (ko) 사이즈를 감소시킨 로우 디코더 및 이를 포함하는 메모리 장치
US7251165B2 (en) Semiconductor flash memory
CN1574064A (zh) 非易失性半导体存储装置及其控制方法
JP2011181157A (ja) 不揮発性半導体記憶装置
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
JP4209219B2 (ja) 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
US7697334B2 (en) Nonvolatile semiconductor memory device and writing method thereof
US9336893B2 (en) Erase algorithm for flash memory
KR100855962B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 독출방법
JP5284909B2 (ja) Ｎａｎｄ型フラッシュメモリとその消去方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120111

Termination date: 20130812