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HINTERGRUND
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1. Bereich der Erfindung
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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung
und ein Verfahren zum Steuern eines Betriebs davon, und insbesondere eine
Flash-Halbleiterspeichervorrichtung und ein Verfahren zum Steuern
eines Vorprogrammierbetriebs.
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2. Diskussion des Stands
der Technik
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Im
Allgemeinen ist eine Flash-Speichervorrichtung in einem Lesebetrieb,
in einem Programmierbetrieb und in einem Löschbetrieb betreibbar. Der
Löschbetrieb
wird mit einem Fowler-Nordheim-Tunneleffekt ausgeführt, welcher
in einem Isolationsfilm zwischen einer P-Wanne und einem Floating-Gate einer
Speicherzelle ausgeführt
wird. Bei dem Löschbetrieb
werden Daten, die in allen Speicherzellen eines Speicherzellblocks
gespeichert sind, zur gleichen Zeit gelöscht. Der Löschbetrieb bzw. -vorgang wird
in der Einheit eines Speicherzellblocks durchgeführt. Es können Speicherzellen vorhanden
sein, die bereits gelöscht
worden sind (das heißt,
Speicherzellen, die mit „0"-Daten programmiert sind).
Da die vorher gelöschten
Speicherzellen niedrige Schwellspannungen aufweisen, würde es ein Überlöschen bzw.
ein zu starkes Löschen
erzeugen, wenn der Löschvorgang
wieder aufgenommen wird (das heißt, die Schwellspannungen werden
zu sehr erniedrigt). Um ein solches Ergebnis zu verhindern, beinhaltet
der Vorgang des Löschens
der Flash-Speichervorrichtung einen Vorprogrammierbetrieb, um die
Schwellspannungen aller Speicherzellen auf einen vorher festgelegten
ersten Spannungspegel einzustellen, indem ein vorbereitendes Programmieren aller Speicherzellen
vor dem Löschbetrieb
erfolgt. Indessen kann die Löschgeschwindigkeit
der Speicherzellen, welche die Flash-Speichervorrichtung aufweist,
in Übereinstimmung
mit Herstellprozessbedingungen variieren. Mit anderen Worten gesagt,
es können
Speicherzellen mit höherer
Löschgeschwindigkeit
und Speicherzellen mit geringerer Löschgeschwindigkeit vorhanden
sein. Wenn eine Löschzeit nach
den Speicherzellen mit der geringeren Löschgeschwindigkeit ausgerichtet
ist, können
die Speicherzellen mit der höheren
Löschgeschwindigkeit überlöscht bzw.
zu stark gelöscht
werden. Um ein solches Resultat zu vermeiden, beinhaltet der Löschbetrieb
einen Nachprogrammiervorgang, um die Schwellspannungen aller Speicherzellen
auf einen vorher festgelegten zweiten Spannungspegel einzustellen,
indem ein Programmiervorgang für
alle Speicherzellen für
eine vorher festgelegte Zeit nach dem Löschbetrieb ausgeführt wird.
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1 ist ein Schaltplan, der
Speicherzellblöcke
und Bitleitungsauswahlschaltungen darstellt und einen Vorprogrammierbetrieb
in einer herkömmlichen
Flash-Speichervorrichtung erläutert.
Mit Bezug auf 1 sind
Speicherzellblöcke
MR1 ~ MRN (N ist eine ganze Zahl) und der Bitleitungsauswahlschaltung 10 gezeigt.
Zur Vereinfachung der Zeichnung sind nur Speicherzellen von in jedem
der Speicherzellblöcke
MR1 ~ MRN enthaltenen Speicherzellen gezeigt, die an ein Paar von
Bitleitungen BLe und BLo angeschlossen sind. Zum Beispiel werden
beim Ablauf des Vorprogrammierbetriebs für den Speicherzellblock MR1
eine Versorgungsspannungsquelle VCC auf eine Drainauswahlleitung
DSL und eine Massespannung 0V auf eine Sourceauswahlleitung SSL
aufgebracht. Als Ergebnis wird ein Drainauswahltransistor DST des
Speicherzellblocks MR1 eingeschaltet, während ein Sourceauswahltransistor SST
ausgeschaltet wird. Eine hohe Spannung HVP (zum Beispiel 15 ~ 20V)
wird auf Wortleitungen WL0 ~ WLM (M ist eine ganze Zahl) aufgebracht.
Somit werden Speicherzellen C0 ~ CM des Speicherzellblocks MR1 eingeschaltet.
Und die Versorgungsspannung VCC wird auf eine gemeinsame Sourceleitung
CSL aufgebracht, und NMOS-Transistoren N1 und N2 der Bitleitungsauswahlschaltung 10 werden eingeschaltet,
um ein Signal VIRPWR auf die Bitleitungen BLe und BLo aufzubringen.
Dabei weist das Signal VIRPWR einen Spannungspegel von 0 auf, und
NMOS-Transistoren N3 und N4 der Bitleitungsauswahlschaltung 10 werden
in Abhängigkeit
von Bitleitungsauswahlsignalen BSLe und BSLo ausgeschaltet. Daraus
resultiert, dass eine große
Spannungslücke
bzw. ein großer
Spannungs abstand zwischen Drains und Gates der Speicherzellen C0
~ CM (M ist eine ganze Zahl) erzeugt wird, welche eine Injektion
von Elektronen zu Floating-Gates der Speicherzellen C0 CM bewirkt,
um den Vorprogrammierbetrieb durchzuführen.
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Wie
oben erwähnt
werden die Speicherzellen C0 ~ CM von der Spannung von 0V vorprogrammiert,
welche auf die Bitleitungen BLe und BLo aufgebracht ist. Da sich
indessen die Bitleitungen BLe und BLo von allen Speicherzellblöcken MR1
~ MRN geteilt werden, weisen sie eine sehr große Ladungskapazität auf. Auf
diese Weise wird die Zeit zur ausreichenden Entladung der Bitleitungen
BLe und BLo auf 0V in Abhängigkeit
von dem Signal VIRPWR erhöht,
wobei der Betrag an Stromverbrauch steigt. Weiterhin bewirkt die
parasitäre
Kapazität
unter den Bitleitungen BLe und BLo, welche von der auf die Wortleitungen
WL0 WLM aufgebrachten hohen Spannung HVP verursacht ist, einen weiteren
Anstieg der Entladungszeit und des Stromverbrauchs. Daher steigt
beim Vorprogrammierbetrieb in der herkömmlichen Flash-Speichereinrichtung
die Entladungszeit der Bitleitungen BLe und BLo an, um die gesamte
Löschzeit
zu verlängern
und den Stromverbrauch zu erhöhen.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
vorliegende Erfindung ist auf Flash-Speichervorrichtungen ausgerichtet.
Eine Ausführungsform
der vorliegenden Erfindung sieht eine Flash-Speichervorrichtung
vor, die zur Verringerung einer Vorprogrammierzeit und eines Stromverbrauchs
durch Abtrennung von Bitleitungen von Speicherzellen und Aufbringung
von Programmiervorspannungen über
eine gemeinsame Sourceleitung bei einem Vorprogrammierbetrieb geeignet
ist.
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Eine
weitere Ausführungsform
der vorliegenden Erfindung ist auf ein Verfahren zum Steuern eines
Vorprogrammierbetriebs in einer Flash-Speichervorrichtung ausgerichtet,
welche zur Verringerung einer Vorprogrammierzeit und eines Stromverbrauchs durch
Abtrennung von Bitleitungen von Speicherzellen und Aufbringung von
Programmiervorspannungen über
eine gemeinsame Sourceleitung bei einem Vorprogrammierbetrieb geeignet
ist.
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Ein
Aspekt der vorliegenden Erfindung besteht darin, eine Flash-Speichervorrichtung
zu schaffen, welche Folgendes aufweist: Speicherzellblöcke, von
denen jeder Wortleitungen, Bitleitungen und Speicherzellen aufweist,
die sich gemeinsame Sourceleitungen teilen; eine Löschsteuerung
zur Erzeugung eines Vorprogrammiersignals in Abhängigkeit von einem Löschbefehl;
und eine Spannungsauswahlschaltung zur Auswahl einer ersten oder
zweiten gemeinsamen Sourcespannung in Abhängigkeit von dem Vorprogrammiersteuersignal,
von einem Lesebefehl oder von einem Programmierbefehl, und zur Ausgabe
der ausgewählten
Spannung auf eine globale gemeinsame Sourceleitung. Vorzugsweise
ist die globale gemeinsame Sourceleitung mit der gemeinsamen Sourceleitung
eines jeden der Speicherzellblöcke
verbunden, und Speicherzellen des Speicherzellblocks sind in einem
Vorprogrammierbetrieb von den Bitleitungen isoliert, aber mit der
gemeinsamen Sourceleitung verbunden, und Wortleitungsvorspannungen
sind auf die Wortleitungen der Speicherzellen für den Vorprogrammierbetrieb
aufgebracht.
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Ein
weiterer Aspekt der vorliegenden Erfindung besteht darin, ein Verfahren
zum Steuern eines Vorprogrammierbetriebs einer Flash-Speichervorrichtung
zu schaffen, wobei das Verfahren die folgenden Verfahrensschritte
aufweist: Erzeugen eines Vorprogrammiersteuersignals in Abhängigkeit
von einem Löschbefehl;
Zuführen
einer gemeinsamen Sourcespannung auf einem Massespannungspegel auf
eine globale gemeinsame Sourceleitung, welche mit einer gemeinsamen
Sourceleitung eines jeden der Speicherzellblöcke verbunden ist, in Abhängigkeit
von dem Vorprogrammiersteuersignal; Auswählen eines Speicherzellblocks
oder eines Abschnitts der Speicherzellblöcke in Abhängigkeit von einem Zeilenadresssignal;
Verbinden von Speicherzellen des (der) ausgewählten Speicherzellblocks (-blöcke) mit
der gemeinsamen Sourceleitung von Bitleitungen; und Zuführen von
Wortleitungsvorspannungen für
einen Vorprogrammierbetrieb auf Wortleitungen, die mit Gates der
Speicherzellen des (der) ausgewählten
Speicherzellblocks (-blöcke)
verbunden sind.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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Die
begleitenden Zeichnungen sind für
ein weiteres Verständnis
der Erfindung beigefügt,
und sind in diese Spezifikation aufgenommen und bilden einen Teil
davon. Die Zeichnungen stellen beispielhafte Ausführungsformen
der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung
zur Erläuterung
von Prinzipien der vorliegenden Erfindung. Hierbei zeigt:
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1 einen
Schaltplan, der Speicherzellblöcke
und Bitleitungsauswahlschaltungen darstellt und einen Vorprogrammierbetrieb
in einer herkömmlichen
Flash-Speichervorrichtung erläutert;
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2 ein
Blockdiagramm, welches eine Flash-Speichervorrichtung in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung darstellt;
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3 einen
detaillierten Schaltplan, der Speicherzellblöcke, eine Blockauswahlschaltung, eine
Bitleitungsauswahlschaltung, eine erste Spannungsauswahlschaltung
und eine zweite Spannungsauswahlschaltung der in 2 gezeigten
darstellt;
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4 ein
Schnittdiagramm, welches einen in 3 gezeigten
Zellstring darstellt; und
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5 ist
eine grafische Darstellung, die ein Verteilungsprofil von Schwellspannungen
von Speicherzellen durch den Vorprogrammierbetrieb der Flash-Speichervorrichtung
gemäß der vorliegenden Erfindung
zeigt.
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DETAILLIERTE
BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Unten
werden bevorzugte Ausführungsformen
der vorliegenden Erfindung ausführlicher
mit Bezugnahme auf die begleitenden Zeichnungen beschrieben. Die
vorliegende Erfindung kann jedoch in unterschiedlichen Gestaltungen
ausgeführt
werden und sollte nicht als durch die hierin weiter beschriebenen
Ausführungsformen
eingeschränkt
aufgebaut sein.
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Diese
Ausführungsformen
sind eher so vorgesehen, dass diese Offenlegung gründlich und
vollständig
ist und den Bereich der Erfindung dem Fachmann genau vermittelt.
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2 ist
ein Blockdiagramm, welches eine Flash-Speichervorrichtung in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung darstellt. Mit Bezug auf 2 besteht
die Flash-Speichervorrichtung 100 aus einem Eingangspuffer 101, einer
Steuerlogikschaltung 102, einer Gerätesteuerung 103, einer
Hochspannungssteuerung 104, Speicherzellblöcken MB1
~ MBK (K ist eine ganze Zahl), einem X-Dekoder 105, einer
Blockauswahlschaltung 106, einer ersten Spannungsauswahlschaltung 107, einer
zweiten Spannungsauswahlschaltung 108, einer Bitleitungsauswahlschaltung 109,
einem Seitenpuffer 110, einem Y-Dekoder 111 und
einem Dateneingabe-/Datenausgabepuffer 112. Der Eingangspuffer 101 empfängt ein
Befehlssignal CMD und ein Adresssignal ADD und gibt diese dann an
die Steuerlogikschaltung 102 aus. Die Steuerlogikschaltung 102 empfängt das
Befehlssignal CMD oder das Adresssignal ADD in Abhängigkeit
von externen Steuersignalen /WE, /RE, ALE und CLE. Die Steuerlogikschaltung 102 erzeugt
einen Löschbefehl
ERS, einen Lesebefehl READ oder einen Programmierbefehl PGM in Abhängigkeit
von dem Befehlssignal CMD. Die Steuerlogikschaltung 102 erzeugt
auch Zeilen- und Spaltenadresssignale, RADD und CADD, auf Grundlage
des Adresssignals ADD.
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Die
Löschsteuerung 103 erzeugt
ein Vorprogrammiersteuersignal PRPGM, ein Löschsteuersignal ERSC oder ein
Nachprogrammiersteuersignal PSPGM in Abhängigkeit von dem Löschbefehl
ERS. Alternativ kann die Flash-Speichervorrichtung 100 eine
Vorprogrammiersteuerung (nicht dargestellt) anstelle der Löschsteuerung 103 aufweisen,
welche das Vorprogrammiersteuersignal PRPGM in Abhängigkeit
von dem Löschbefehl
ERS erzeugt.
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Der
Hochspannungsgenerator 104 erzeugt eine Drainauswahlleitungsspannung
VGD, eine Sourceauswahlleitungsspannung VGS und eine Wortleitungsvorspannung
VW1 ~ VWJ (J ist eine ganze Zahl) in Abhängigkeit entweder von dem Vorprogrammiersteuersignal
PRPGM, dem Löschsteuersignal
ERSC oder dem Nachprogrammiersteuersignal PSPGM, oder in Abhängigkeit
von dem Lesebefehl READ oder dem Programmierbefehl PGM und von einem
Zeilendekodiersignal RDEC. Vorzugsweise erzeugt der Hochspannungsgenerator 104 die Drainauswahlleitungsspannung
VGD des Massespannungspegels (das heißt 0V), die Sourceauswahlleitungsspannung
VGS einer vorher festgelegten Spannung (zum Beispiel 0,5 ~ 10V),
und die Wortleitungsvorspannung VW1 ~ VWJ eines Spannungspegels
(15 ~ 20V) zur Programmierung in Abhängigkeit von dem Vorprogrammiersteuersignal PRPGM
und dem Nachprogrammiersteuersignal PSPGM.
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Zusätzlich erzeugt
der Hochspannungsgenerator 104 die Drainauswahlleitungsspannung VGD,
die Sourceauswahlleitungsspannung VGS und die Wortleitungsvorspannung
VW1 ~ VWJ des Massenspannungspegels (zum Beispiel 0V) in Abhängigkeit
von dem Löschsteuersignal
ERSC. Der Hochspannungsgenerator 104 erzeugt die Drain-
und Sourceauswahlleitungsspannungen VGD und VGS mit einem Hochspannungspegel
(zum Beispiel 4,5V), eine Gruppe der Wortleitungsvorspannungen VW1
~ VWJ mit dem Massespannungspegel, und die andere Gruppe der Wortleitungsvorspannungen
auf dem Hochspannungspegel in Abhängigkeit von dem Lesebefehl
READ und dem Zeilendekodiersignal RDEC. Der Hochspannungsgenerator 104 erzeugt die
Drainauswahlleitungsspannung VGD mit dem Versorgungsspannungspegel
VCC, die Sourceauswahlleitungsspannung VGS mit dem Massespannungspegel,
eine Gruppe der Wortleitungsvorspannungen VW1 ~ VWJ auf einer Programmierspannung (zum
Beispiel 18V), und den Rest der Wortleitungsvorspannungen mit einer
Durchlassspannung (zum Beispiel 10V) in Abhängigkeit von dem Programmierbefehl
PGM und dem Zeilendekodiersignal RDEC.
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Der
Hochspannungsgenerator 104 gibt die Drainauswahlleitungsspannung
VGD, die Sourceauswahlleitungsspannung VGS, die Wortleitungsvorspannungen
VW1 ~ VWJ auf eine globale Drainauswahlleitung GDSL, eine globale
Sourceauswahlleitung GSSL und auf globale Wortleitungen GWL1 ~ GWLJ
(J ist eine ganze Zahl) aus. Weiterhin erzeugt der Hochspannungsgenerator 104 entweder
eine Bulk-Spannung VCB1 oder VCB2 und bringt die Bulk-Spannung auf
die P-Wanne der Speicherzellen eines jeden Speicherzellblocks in
Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM, dem Löschsteuersignal ERSC, dem Nachprogrammiersteuersignal
PSPGM, dem Lesebefehl READ oder dem Programmierbefehl PGM auf. Vorzugsweise
erzeugt der Hochspannungsgenerator 104 die Bulk-Spannung
VCB1 in Abhängigkeit
von dem Löschsteuersignal
ERSC, und erzeugt die Bulk-Spannung VCB2 in Abhängigkeit von dem Vorprogrammiersteuersignal
PRPGM, dem Nachprogrammiersteuersignal PSPGM, dem Lesebefehl READ
oder dem Programmierbefehl PGM. Die Bulk-Spannung VB1 ist eine hohe
Spannung (zum Beispiel 20V), während
die Bulk-Spannung VB2 die Massespannung ist.
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Der
X-Dekoder 105 dekodiert das Zeilenadresssignal RADD und
gibt das Zeilendekodiersignal RDEC aus. Die Blockauswahlschaltung 106 wählt einen
der oder einen Teil der Speicherzellblöcke MB1 ~ MBK in Abhängigkeit
von dem Zeilendekodiersignal RDEC aus. Die erste Spannungsauswahlschaltung 107 wählt eine
erste oder eine zweite gemeinsame Sourcespannung VCS1 oder VCS2
aus und gibt die ausgewählte
Spannung in Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM, dem Löschsteuersignal ERSC, dem Nachprogrammiersteuersignal
PSPGM, dem Lesebefehl READ oder dem Programmierbefehl PGM auf die
globale gemeinsame Sourceleitung GCSL aus. Vorzugsweise wählt die erste
Spannungsauswahlschaltung 107 die erste gemeinsame Sourcespannung
VCS1 in Abhängigkeit von
dem Vorprogrammiersteuersignal PRPGM, dem Löschsteuersignal ERSC, dem Nachprogrammiersteuersignal
PSPGM oder dem Lesebefehl READ aus. Weiterhin wählt die erste Spannungsauswahlschaltung 107 die
zweite gemeinsame Sourcespannung VCS2 in Abhängigkeit von dem Programmierbefehl
PGM aus. Die globale gemeinsame Sourceleitung GCSL ist mit gemeinsamen
Sourceleitungen CSL1 ~ CSLK der Speicherzellblöcke MB1 ~ MBK verbunden.
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Die
zweite Spannungsauswahlschaltung 108 wählt eine von der ersten bis
dritten Spannung VP1 ~ VP3 in Abhängigkeit von dem Vorprogrammiersteuersignal
PRPGM, dem Löschsteuersignal
ERSC, dem Nachprogrammiersteuersignal PSPGM, dem Lesebefehl READ
oder dem Programmierbefehl PGM aus. Vorzugsweise wählt die
zweite Spannungsauswahlschaltung 108 die erste Spannung VP1
in Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM, dem Löschsteuersignal ERSC oder dem
Nachprogrammiersteuersignal PSPGM aus. Und die zweite Spannungsauswahlschaltung 108 wählt die
zweite Spannung VP2 in Abhängigkeit von
dem Lesebefehl READ aus und wählt
die dritte Spannung VP3 in Abhängigkeit
von dem Programmierbefehl PGM aus.
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Die
Bitleitungsauswahlschaltung 109 bringt die Steuerspannung
VIRPWR in Abhängigkeit
von dem Spaltendekodiersignal CDEC oder in Abhängigkeit von dem Vorprogrammiersteuersignal
PRPGM, dem Löschsteuersignal
ERSC oder dem Nachprogrammiersteuersignal PSPGM auf einen Teil der oder
auf alle Bitleitungen BLe1 ~ BLen und BLo1 ~ BLon (n ist eine ganze
Zahl) auf, welche sich die Speicherzellblöcke MB1 ~ MBK teilen. Weiterhin
verbindet oder trennt die Bitleitungsauswahlschaltung 109 einen
Teil der oder alle Bitleitungen BLe1 ~ BLen und BLo1 ~ BLon mit
oder von Seitenpuffer 110 in Abhängigkeit von dem Spaltendekodiersignal
CDEC oder in Abhängigkeit
von dem Vorprogrammiersteuersignal, dem Löschsteuersignal ERSC oder dem Nachprogrammiersteuersignal
PSPGM. Vorzugsweise versorgt die Bitleitungsauswahlschaltung 109 alle Bitleitungen
BLe1 ~ BLen und BLo1 ~ BLon mit der Steuerspannung VIRPWR und trennt
alle Bitleitungen BLe1 ~ BLen und BLo1 ~ BLon von dem Seitenpuffer 110 in
Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM oder dem Nachprogrammiersteuersignal
PSPGM. Der Aufbau und Betrieb des Seitenpuffers 110, des
Y-Dekoders 111 und des Dateneingabe-/Datenausgabepuffers 112 sind
dem Fachmann wohlbekannt und werden nicht erläutert.
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3 ist
ein detaillierter Schaltplan, der die Speicherzellblöcke, die
Blockauswahlschaltung, die Bitleitungsauswahlschaltung, die erste
Spannungsauswahlschaltung und die zweite Spannungsauswahlschaltung
der in 2 gezeigten darstellt. Jeder Speicherzellblöcke MB1
~ MBK beinhaltet die Wortleitungen WL1 ~ WLJ, die Bitleitungen BLe1
~ BLen und BLo1 ~ BLon und Speicherzellen MC1 ~ MCJ (J ist eine
ganze Zahl), welche sich die gemeinsame Sourceleitung (eine von
CSL1 ~ CSLK) teilen. Die Aufbauten und Betriebe der Speicherzellblöcke MB1 ~
MBK sind einander gleich, so werden diese mit Bezug auf diejenigen
des Speicherzellblocks MB1 als repräsentativ beschrieben. Der Speicherzellblock MB1
weist Vielzahlen von Zellstrings STe1 ~ STen und STo1 ~ STon auf.
Jeder dieser Zellstrings STe1 ~ STen und STo1 ~ STon besitzt den
Drainauswahltransistor DST, die Speicherzellen MC1 ~ MCJ und den Sourceauswahltransistor
SST. Die Speicherzellen MC1 ~ MCJ sind in Reihe verbunden und der
Drainauswahltransistor DST ist zwischen der Bitleitung BLe1 und
dem Drain der Speicherzelle MC1 angeschlossen. Der Sourceauswahltransistor
SST ist zwischen der gemeinsamen Sourceleitung CSL1 und der Source
der Speicherzelle MCJ angeschlossen. Die Gates der Drainauswahltransistoren
DST der Zellstrings STe1 ~ STen und STo1 ~ STon sind mit der Drainauswahlleitung
DSL verbunden, und die Drains sind mit den Bitleitungen BLe1 ~ BLen
und BLo1 ~ BLon verbunden. Die Gates der Speicherzellen MC1 ~ MCJ
der Zellstrings STe1 ~ STen und STo1 ~ STon sind an die Wortleitungen
WL1 ~ WLJ gekoppelt. Die Gates der Sourcetransistoren SST der Zellstrings STe1
~ STen und STo1 ~ STon sind mit der Sourceauswahlleitung SSL gekoppelt,
und die Sources sind mit der gemeinsamen Sourceleitung CSL1 verbunden.
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Die
Blockauswahlschaltung 106 ist mit den Drainauswahlleitungen
DSL der Speicherzellblöcke MB1
~ MBK, den Wortleitungen WL1 ~ WLJ, den Sourceauswahlleitungen SSL,
der globalen Auswahlleitung GDSL, den globalen Wortleitungen GWL1
~ GWLJ und der globalen Sourceleitung GSSL verbunden. Die Blockauswahlschaltung 106 wählt einen oder
einen Teil der Speicherzellblöcke
MB1 ~ MBK in Abhängigkeit
von dem Zeilendekodiersignal RDEC aus. Die Blockauswahlschaltung 106 verbindet
die Drainauswahlleitung(en) DSL des (der) ausgewählten Speicherzellblocks (-blöcke) mit
der globalen Drainauswahlleitung GDSL, verbindet die Sourceauswahlleitung(en)
SSL des (der) ausgewählten Speicherzellblocks
(-blöcke)
mit der globalen Sourceauswahlleitung GSSL, und verbindet die Wortleitungen
WL1 ~ WLJ des (der) ausgewählten
Speicherzellblocks (-blöcke)
jeweils mit den globalen Wortleitungen GWL1 ~ GWLJ.
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Die
erste Spannungsauswahlschaltung 107 besteht aus einem ersten
Auswahlsignalgenerator 121 und Schaltern SW11 und SW12.
Der erste Auswahlsignalgenerator 121 erzeugt Auswahlsignale SEL11
und SEL12 in Abhängigkeit
von dem Lesebefehl READ, dem Vorprogrammiersteuersignal PRPGM, der
Löschsteuerprogrammierung
ERSC, dem Nachprogrammiersteuersignal PSPGM oder dem Programmierbefehl
PGM. Vorzugsweise aktiviert der erste Auswahlsignalgenerator 121 in
Abhängigkeit
von dem Lesebefehl READ, dem Vorprogrammiersteuersignal PRPGM, der
Löschsteuerprogrammierung
ERSC oder dem Nachprogrammiersteuersignal PSPGM das Auswahlsignal
SEL11, deaktiviert aber das Auswahlsignal SEL12. Weiterhin aktiviert der
erste Auswahlsignalgenerator 121 in Abhängigkeit von dem Programmierbefehl
PGM das Auswahlsignal SEL12, deaktiviert aber das Auswahlsignal SEL11.
Die Schalter SW11 und SW12 können
mit NMOS-Transistoren implementiert werden. Der Schalter SW11 ist
zwischen der ersten gemeinsamen Sourcespannung VCS1 und der globalen
Sourceleitung GCSL angeschlossen, wobei er in Abhängigkeit von
dem Auswahlsignal SEL11 ein- oder ausgeschaltet wird. Der Schalter
SW12 ist zwischen der zweiten gemeinsamen Sourcespannung VCS2 und
der globalen Sourceleitung GCSL angeschlossen, wobei er in Abhängigkeit
von dem Auswahlsignal SEL12 ein- oder ausgeschaltet wird. Die globale
Sourceleitung GCSL ist mit den gemeinsamen Sourceleitungen CSL1
~ CSLK der Speicherzellblöcke
MB1 ~ MBK verbunden. Vorzugsweise kann die erste gemeinsame Sourcespannung
VCS1 auf die Massespannung (zum Beispiel 0V) eingestellt sein, und
die zweite gemeinsame Sourcespannung VCS2 kann auf die Versorgungsspannung
VCC eingestellt sein.
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Die
zweite Spannungsauswahlschaltung 108 besteht aus einem
zweiten Auswahlsignalgenerator 122 und Schaltern SW21,
SW22 und SW23. Der zweite Auswahlsignalgenerator 122 erzeugt
Auswahlsignale SEL21, SEL22 und SEL23 in Abhängigkeit von dem Lesebefehl
READ, dem Vorprogrammiersteuersignal PRPGM, der Löschsteuerprogrammierung
ERSC, dem Nachprogrammiersteuersignal PRPGM oder dem Programmierbefehl
PGM. Vorzugsweise aktiviert der zweite Auswahlsignalgenerator 122 in
Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM oder dem Nachprogrammiersteuersignal
PSPGM das Auswahlsignal SEL21, deaktiviert aber die Auswahlsignale
SEL22 und SEL23. Weiterhin aktiviert der zweite Auswahlsignalgenerator 122 in
Abhängigkeit
von dem Programmierbefehl PGM oder dem Löschsteuersignal ERSC das Auswahlsignal
SEL22, deaktiviert aber die Auswahlsignale SEL21 und SEL23. Weiterhin
aktiviert der zweite Auswahlsignalgenerator 122 in Abhängigkeit
von dem Lesebefehl READ das Auswahlsignal SEL23, deaktiviert aber
die Auswahlsignale SEL21 und SEL22.
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Der
Schalter SW21 ist zwischen der ersten Spannung VP1 und der Bitleitungsauswahlschaltung 109 angeschlossen,
wobei er in Abhängigkeit
von dem Auswahlsignal SEL21 ein- oder ausgeschaltet wird. Wenn der
Schalter SW21 eingeschaltet ist, wird die erste Spannung VP1 auf
die Bitleitungsauswahlschaltung 109 als die Steuerspannung
VIRPWR aufgebracht. Der Schalter SW22 ist zwischen der zweiten Spannung
VP2 und der Bitleitungsauswahlschaltung 109 angeschlossen,
wobei er in Abhängigkeit von
dem Auswahlsignal SEL22 ein- oder ausgeschaltet wird. Wenn der Schalter
SW22 eingeschaltet ist, wird die zweite Spannung VP2 auf die Bitleitungsauswahlschaltung 109 als
die Steuerspannung VIRPWR aufgebracht. Der Schalter SW23 ist zwischen der
dritten Spannung VP3 und der Bitleitungsauswahlschaltung 109 angeschlossen,
wobei er in Abhängigkeit
von dem Auswahlsignal SEL23 ein- oder ausgeschaltet wird. Wenn der
Schalter SW23 eingeschaltet ist, wird die dritte Spannung VP3 auf
die Bitleitungsauswahlschaltung 109 als die Steuerspannung
VIRPWR aufgebracht. Vorzugsweise kann die erste Spannung VP1 auf
die Massespannung oder auf eine positive Spannung eingestellt sein,
die niedriger als die Versorgungsspannung VCC ist. Die zweite Spannung
VP2 kann auf die Massespannung eingestellt sein, und die dritte
Spannung VP3 kann auf die Versorgungsspannung VCC eingestellt sein.
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Die
Bitleitungsauswahlschaltung 109 weist eine Auswahlsteuerschaltung 123,
Bitleitungssteuerschaltungen BLC ~ BLCn (n ist eine ganze Zahl)
und Bitleitungsauswahlschaltungen SL1 ~ SLn (n ist eine ganze Zahl)
auf. Die Auswahlsteuerschaltung 123 erzeugt Bitleitungssteuersignale
DCHe1 ~ DCHen und DCHo1 ~ DCHon und Bitleitungsauswahlsignale BSLe1
~ BSLen und BSLo1 ~ BSLon in Abhängigkeit entweder
von dem Spaltendekodiersignal CDEC oder von dem Vorprogrammiersteuersignal
PRPGM, dem Löschsteuersignal
ERSC oder dem Nachprogrammiersteuersignal PSPGM. Vorzugsweise aktiviert
die Auswahlsteuerschaltung 123 in Abhängigkeit von dem Spaltendekodiersignal
CDEC die Bitleitungssteuer- und Bitleitungsauswahlsignale, DCHe1 ~
DCHen und DCHo1 ~ DCHon, und BSLe1 ~ BSLen und BSLo1 ~ BSLon teilweise.
Als Ergebnis wird die Steuerspannung VIRPWR teilweise auf die Bitleitungen
BLe1 ~ BLen und BLo1 ~ BLon aufgebracht. Die Bitleitungen unter
BLe1 ~ BLen und BLo1 ~ BLon, welche mit der Steuerspannung VIRPWR
beaufschlagt werden, werden mit dem Seitenpuffer 110 (siehe 2)
verbunden.
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Die
Auswahlsteuerschaltung 123 aktiviert in Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM, dem Löschsteuersignal ERSC oder dem Nachprogrammiersteuersignal
PSPGM alle Bitleitungssteuersignale DCHe1 ~ DCHen und DCHo1 ~ DCHon,
deaktiviert aber die Bitleitungsauswahlsignale BSLe1 ~ BSLen und
BSLo1 ~ BSLon. Als Ergebnis wird die Steuerspannung VIRPWR auf alle Bitleitungen
BLe1 ~ BLen und BLo1 ~ BLon aufgebracht, und die Bitleitungen BLe1
~ BLen und BLo1 ~ BLon werden vom Seitenpuffer 110 isoliert.
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Die
Bitleitungssteuerschaltungen BLC1 ~ BLCn liefern die Steuerspannung
VIRPWR in Abhängigkeit
von den Bitleitungssteuersignalen DCHe1 ~ DCHen und DCHo1 ~ DCHon
zu einem Teil der oder zu allen Bitleitungen BLe1 ~ BLen und BLo1
~ BLon. Da der Aufbau und Betrieb aller Bitleitungssteuerschaltungen
BLC1 ~ BLCn untereinander gleichartig ist, wird dieses durch die
Bitleitungssteuerschaltung BLC1 als ein Beispiel beschrieben. Die
Bitleitungssteuerschaltung BLC1 weist NMOS-Transistoren N1 und N2
auf. Die Drain und Source des NMOS-Transistors N1 sind jeweils an
die Bitleitung BLe1 und die Steuerspannung VIRPWR angeschlossen,
und das Gate davon wird mit dem Bitleitungssteuersignal DCHe1 versorgt.
Der NMOS-Transistor N1 wird in Abhängigkeit von dem Bitleitungssteuersignal DCHe1
ein- oder ausgeschaltet. Vorzugsweise ist der NMOS-Transistor N1
eingeschaltet, wenn das Bitleitungssteuersignal DCHe1 aktiviert
ist, um die Bitleitung BLe1 auf den Pegel der Steuerspannung VIRPWR
vorzuladen. Die Drain und Source des NMOS-Transistors N2 sind jeweils
an die Bitleitung BLo1 und die Steuerspannung VIRPWR angeschlossen,
und das Gate davon wird mit dem Bitleitungssteuersignal DCHo1 versorgt.
Der NMOS-Transistor N2
wird in Abhängigkeit
von dem Bitleitungssteuersignal DCHo1 ein- oder ausgeschaltet. Vorzugsweise ist
der NMOS-Transistor N2 eingeschaltet, wenn das Bitleitungssteuersignal
DCHo1 aktiviert ist, um die Bitleitung BLo1 auf den Pegel der Steuerspannung VIRPWR
vorzuladen.
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Die
Auswahlschaltungen SL1 ~ SLn verbinden oder trennen die Bitleitungen
BLe1 ~ BLen und BLo1 ~ BLon teilweise oder vollständig mit
oder von dem Seitenpuffer 110 in Abhängigkeit von den Bitleitungsauswahlsignalen
BSLe1 ~ BSLen und BSLo1 ~ BSLon. Da der Aufbau und Betrieb der Bitleitungsauswahlschaltungen
SL1 ~ SLn untereinander gleichartig ist, wird dieses durch die Bitleitungsauswahlschaltung
SL1 als ein Beispiel beschrieben. Die Bitleitungsauswahlschaltung
SL1 besteht aus NMOS-Transistoren N3 und N4. Die Drain und Source
des NMOS-Transistors N3 sind jeweils an die Bitleitung BLe1 und
einen Abtast- bzw. Messknoten SN angeschlossen, und das Gate davon
wird mit dem Bitleitungsauswahlsignal BSLe1 versorgt. Der Messknoten
SN steht mit dem Seitenpuffer 110 in Verbindung. Der NMOS-Transistor
N3 wird in Abhängigkeit von
dem Bitleitungsauswahlsignal BSLe1 ein- oder ausgeschaltet. Vorzugsweise wird
der NMOS-Transistor N3 eingeschaltet, wenn das Bitleitungsauswahlsignal
BSLe1 aktiviert ist, um die Bitleitung BLe1 mit dem Messknoten SN
zu verbinden. Als Resultat wird die Bitleitung BLe1 mit dem Seitenpuffer 110 verbunden.
Die Drain und Source des NMOS-Transistors N4 sind jeweils an die
Bitleitung BLo1 und den Messknoten SN angeschlossen, und das Gate
davon wird mit dem Bitleitungsauswahlsignal BSLo1 versorgt. Der
NMOS-Transistor N4 wird in Abhängigkeit von
dem Bitleitungsauswahlsignal BSLo1 ein- oder ausgeschaltet. Vorzugsweise
wird der NMOS-Transistor N4 eingeschaltet, wenn das Bitleitungsauswahlsignal
BSLo1 aktiviert ist, um die Bitleitung BLo1 mit dem Messknoten SN
zu verbinden. Als Resultat wird die Bitleitung BLo1 mit dem Seitenpuffer 110 verbunden.
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Nun
wird der Vorprogrammierbetrieb der Flash-Speichervorrichtung 100 detaillierter
beschrieben. Zuerst erzeugt die Steuerlogikschaltung 102 den
Löschbefehl
ERS in Abhängigkeit
von dem Befehlssignal CMD und den externen Steuersignalen /WE, /RE,
ALE und CLE, und erzeugt das Zeilenadresssignal RADD mit Bezug auf
das Adresssignal. Die Löschsteuerung 103 erzeugt
das Vorprogrammiersteuersignal PRPGM in Abhängigkeit von dem Löschbefehl
ERS. Abhängig
von dem Vorprogrammiersteuersignal PRPGM erzeugt der Hochspannungsgenerator 104 die
Drainauswahlleitungsspannung VGD, die Sourceauswahlleitungsspannung VGS
und die Wortleitungsvorspannungen VW1 ~ VWJ. Währenddessen gibt der Hochspannungsgenerator 104 die
Drainauswahlleitungsspannung VGD mit dem Massespannungspegel aus
und gibt die Sourceauswahlleitungsspannung VGS mit einem Spannungspegel
aus, der höher
als die Drainauswahlleitungsspannung VGD ist. Zum Beispiel kann die
Sourceauswahlleitungsspannung VGS auf eine Spannung im Bereich von
0,5 ~ 10V eingestellt sein. Der Hochspannungsgenerator 104 gibt
auch die Wortleitungsspannungen VW1 ~ VWJ mit einem Spannungspegel
(zum Beispiel 15 ~ 20V) für
den Vorprogrammierbetrieb aus. Der Hochspannungsgenerator 104 bringt
die Drainauswahlleitungsspannung VGD auf die globale Drainauswahlleitung GDSL
auf und bringt die Sourceauswahlleitungsspannung VGS auf die globale
Sourceauswahlleitung GSSL auf. Weiterhin bringt der Hochspannungsgenerator 104 die
Wortleitungsvorspannungen VW1 ~ VWJ jeweils auf die globalen Wortleitungen
GWL1 ~ GWLJ auf.
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Der
X-Dekoder 105 dekodiert das Zeilenadresssignal RADD und
gibt das Zeilendekodiersignal RDEC aus. Die Blockauswahlschaltung 106 wählt einen
oder einen Teil der Speicherzellblöcke MB1 ~ MBK in Abhängigkeit
von dem Zeilendekodiersignal RDEC aus. Wenn zum Beispiel die Blockauswahlschaltung 106 den
Speicherzellblock MB1 auswählt, verbindet
sie die Drainauswahlleitung DSL des Speicherzellblocks MB1 mit der
globalen Drainauswahlleitung GDSL, die Sourceauswahlleitung SSL
des Speicherzellblocks MB1 mit der globalen Sourceauswahlleitung
GSSL und die Wortleitungen WL1 ~ WLJ jeweils mit den globalen Wortleitungen
GWL1 ~ GWLJ. Daraus resultiert, dass die Drainauswahlleitungsspannung
VGD, die Sourceauswahlleitungsspannung VGS und die Wortleitungsvorspannungen VW1
~ VWJ jeweils auf die Drainauswahlleitung DSL, die Sourceauswahlleitung
SSL und die Wortleitungen WL1 ~ WLJ aufgebracht werden.
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Die
Drainauswahltransistoren DST des Speicherzellblocks MB1 werden in
Abhängigkeit
von der Drainauswahlleitungsspannung VGD ausgeschaltet, damit die
Speicherzellen MC1 ~ MCJ von jedem Zellstring STe1 ~ Sten und STo1
~ STon von den Bitleitungen BLe1 ~ BLen und BLo1 ~ BLon isoliert
bzw. getrennt werden. Und da die Sourceauswahltransistoren SST des
Speicherzellblocks MB1 in Abhängigkeit
von der Sourceauswahlleitungsspannung VGS eingeschaltet sind, sind
die Speicherzellen MC1 ~ MCJ eines jeden Zellstrings STe1 ~ Sten
und STo1 ~ STon mit der gemeinsamen Sourceleitung CSL1 verbunden.
Die Wortleitungsvorspannungen VW1 ~ VWJ werden auf die Gates der
Speicherzellen MC1 ~ MCJ eines jeden Zellstrings STe1 ~ Sten und
STo1 ~ STon aufgebracht. Unterdessen trennt bzw. isoliert die Blockauswahlschaltung 106 die
Drainauswahlleitung DSL, die Sourceauswahlleitung SSL und die Wortleitungen
WL1 ~ WLJ von der globalen Drainauswahlleitung GDSL, der globalen
Sourceauswahlleitung GSSL und den globalen Wortleitungen GWL1 ~
GWLJ.
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Die
erste Spannungsauswahlschaltung 107 wählt die erste gemeinsame Sourcespannung
VCS1 des Massespannungspegels in Abhängigkeit von dem Vorprogrammiersteuersignal
PRPGM und bringt die erste gemeinsame Sourcespannung VCS1 auf die
globale Sourceleitung GCSL auf, die mit der gemeinsamen Sourceleitung
CSL1 in Verbindung steht. Mit Bezug auf 3 aktiviert
der erste Auswahlsignalgenerator 121 in Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM das Auswahlsignal SEL11
und deaktiviert das Auswahlsignal SEL12. Als Ergebnis daraus wird
der Schalter SW11 eingeschaltet, um die erste gemeinsame Sourcespannung VCS1
auf die globale Sourceleitung GCSL zu leiten, und der Schalter SW12
ausgeschaltet. Auf diese Weise wird die erste gemeinsame Sourcespannung VCS1
auf die gemeinsame Sourceleitung CSL1 aufgebracht.
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Die
zweite Spannungsauswahlschaltung 108 wählt die erste Spannung VP1,
welche den Massespannungspegel oder einen positiven Spannungspegel
aufweist, der niedriger als die Versorgungsspannung VCC ist, in
Abhängigkeit
von dem Vorprogrammiersteuersignal PRPGM aus und bringt die erste Spannung
VP1 auf die Bitleitungssteuerschaltungen BLC1 ~ BLCn der Bitleitungsauswahlschaltung 109 als
die Steuerspannung VIRPWR auf.
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Die
Auswahlsteuerschaltung 123 der Bitleitungsauswahlschaltung 109 aktiviert
in Abhängigkeit von
dem Vorprogrammiersteuersignal PRPGM alle Bitleitungssteuersignale
DCHe1 ~ DCHen und DCHo1 ~ DCHon, deaktiviert aber alle Bitleitungsauswahlsignale
BSLel ~ BSLen und BSLo1 ~ BSLon. Die Bitleitungssteuerschaltungen
BLC1 ~ BLCn leiten die Steuerspannung VIRPWR auf die Bitleitungen
BLe1 ~ BLen und BLo1 ~ BLon in Abhängigkeit von den Bitleitungssteuersignalen
DCHe1 ~ DCHen und DCHo1 ~ DCHon. Daraus ergibt sich, dass die Bitleitungen
BLe1 ~ BLen und BLo1 ~ BLon auf die Steuerspannung VIRPWR vorgeladen
werden. Und in Abhängigkeit
von den Bitleitungsauswahlsignalen BSLe1 ~ BSLen und BSLo1 ~ BSLon
isolieren die Bitleitungsauswahlschaltungen SL1 ~ SLn die Bitleitungen
BLe1 ~ BLen und BLo1 von dem Seitenpuffer 110. Auf diese
Weise werden die Speicherzellen MC1 ~ MCJ des Speicherzellblocks
MB1 gleichzeitig programmiert, während
es unterbunden wird, dass die Speicherzellen der übrigen Speicherzellblöcke MB2
~ MBK programmiert werden.
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4 stellt
den Zellstring STe1 des Speicherzellblocks MB1 dar. Bezug nehmend
auf 4 werden nach Bildung einer N-Wanne 132 und
einer P-Wanne 133 in einem Substrat 131 ein Drainbereich 134,
ein Sourcebereich 135 und Vielzahlen von Verunreinigungsbereichen 136 in
der P-Wanne 133 gebildet. Der Drainbereich 134 ist
mit der Bitleitung BLe1 über
einen Drainkontakt 141 verbunden, und der Sourcebereich 135 ist
an die gemeinsame Sourceleitung CSL1 angeschlossen. Steuergates 139 der Speicherzellen
MC1 ~ MCJ sind mit den Wortleitungsvorspannungen VW1 ~ VWJ der Spannung
15 ~ 20V für
den Vorprogrammierbetrieb verbunden. Das Gate 137 des Drainauswahltransistors
DST ist mit der Drainauswahl leitung DSL gekoppelt und wird mit der
Drainauswahlleitungsspannung VGD des Massespannungspegels durch
die Drainauswahlleitung DSL versorgt. So wird der Drainauswahltransistor
DST ausgeschaltet. Das Gate 138 des Sourceauswahltransistors
SST ist mit der Sourceauswahlleitung SSL verbunden, die mit der
Sourceauswahlleitungsspannung VGS der Spannung 0,5 ~ 10V über die
Sourceauswahlleitung SSL versorgt wird. Auf diese Weise wird der
Sourceauswahltransistor SST eingeschaltet. Als Ergebnis wird die
erste gemeinsame Sourcespannung VCS1 des Massespannungspegels, die
auf der gemeinsamen Sourceleitung CSL1 aufgebracht ist, von dem
Sourceauswahltransistor SST auf die Speicherzellen MC1 ~ MCJ übertragen. Währenddessen
wird die gemeinsame Sourceleitung CSL1 nur mit dem Speicherzellblock
MB1 verbunden, nicht mit allen Speicherzellblöcken MB1 ~ MBK. Im Vergleich
dazu teilen sich die Speicherzellblöcke MB1 ~ MBK die Bitleitung
BLe1. Somit ist die Ladekapazität
der gemeinsamen Sourceleitung CSL1 viel geringer als die der Bitleitung
BLe1. Aus diesem Grund kann die gemeinsame Sourceleitung CSL1 schneller
auf den Massespannungspegel entladen werden als die Bitleitung BLe1.
Und da die gemeinsame Sourceleitung CSL1 die Wortleitungen WL1 ~ WLJ
nicht kreuzt, kann die gemeinsame Sourceleitung CSL1 schnell auf
den Massespannungspegel entladen werden, ohne die Wortleitungsvorspannungen
VW1 ~ VWJ zu beeinflussen. Aber während des Vorprogrammierbetriebs
kann die Massespannung nicht schnell auf die Speicherzellen MC1
~ MCJ auf Grund der großen
Ladekapazität
der Bitleitung BLe1 und des Drainkontakts 141 übertragen
werden, wenn die Massespannung durch die Bitleitung BLe1 und den
Drainkontakt 141 auf die Speicherzellen MC1 ~ MCJ übertragen
wird. Außerdem,
wenn die Massespannung durch die Bitleitung BLe1 auf die Speicherzellen
MC1 ~ MCJ übertragen
wird, wird die Bitleitung BLe1 von den Wortleitungsvorspannungen
VW1 ~ VWJ beeinflusst, welche auf den unter der Bitleitung BLe1
hergestellten Wortleitungen WL1 ~ WLK aufgebracht sind. Daraus resultiert,
dass zur Entladung der Bitleitung BLe1 auf den Massespannungspegel
eine längere
Zeit nötig
ist. Daher ist es möglich, die
Vorprogrammierzeit und den Stromverbrauch zu reduzieren, indem die
Massespannung eher durch die Bitleitung BLe1 als durch die gemeinsame
Sourceleitung CSL1 zugeführt
wird.
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5 ist
eine grafische Darstellung, die ein Verteilungsprofil von Schwellspannungen
von Speicherzellen durch den Vorprogrammierbetrieb der Flash-Speichervorrichtung
ge mäß der vorliegenden Erfindung
zeigt. Mit Bezug auf 5 beschreibt die Kurve A das
Verteilungsprofil der Schwellspannung VTH der
Speicherzellen vor dem Vorprogrammiervorgang, welches im Bereich
Vt1 ~ Vt2 liegt. Die Kurve B beschreibt das Verteilungsprofil der
Schwellspannung VTH der Speicherzellen nach
dem Vorprogrammiervorgang, welches im Bereich Vt3 ~ Vt4 liegt. Der Spannungsbereich
Vt3 ~ Vt4 ist ein idealer Bereich, der dazu geeignet ist, die Schwellspannungen
der Speicherzellen von übermäßiger Absenkung
abzuhalten, wenn die Speicherzellen gelöscht werden. Wie durch den
gestrichelten Pfeil angedeutet wird, werden die Schwellspannungen
der Speicherzellen des zu löschenden
Speicherzellblocks durch den Vorprogrammiervorgang in der Flash-Speichervorrichtung 100 innerhalb
des idealen Spannungsbereichs aufgeteilt.
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Die
vorliegende Erfindung verkürzt
eine Vorprogrammierzeit und reduziert einen Stromverbrauch, indem
Bitleitungen von Speicherzellen getrennt und Programmiervorspannungen
durch die gemeinsame Sourceleitung aufgebracht werden.
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Obwohl
die vorstehende Beschreibung im Zusammenhang mit der Ausführungsform
der vorliegenden Erfindung, die in den begleitenden Zeichnungen
dargestellten ist, gemacht worden ist, ist sie nicht darauf beschränkt. Es
wird für
den Fachmann offensichtlich sein, dass zahlreiche Substitutionen,
Modifikationen und Änderungen
der vorliegenden Erfindung vorgenommen werden können, ohne den Bereich und
Sinn der vorliegenden Erfindung zu verlassen.