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Die
Erfindung betrifft ein Programmierverfahren für ein nichtflüchtiges
Speicherbauelement.
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Es
besteht ein zunehmender Bedarf an löschbaren und programmierbaren
Halbleiterspeicherbauelementen, welche in der Lage sind, Daten ohne
eine Auffrischungsfunktion zu halten. Zudem wird versucht, die Speicherkapazität und die
Integrationsdichte der Speicherbauelemente zu erhöhen. Ein
nichtflüchtiges
Speicherbauelement bietet eine hohe Speicherkapazität und eine
hohe Integrationsdichte ohne Auffrischung der gespeicherten Daten,
und ein NAND-Flashspeicherbauelement ist ein Beispiel für ein solches
Speicherbauelement. Da das NAND-Flashspeicherbauelement die Daten
auch im ausgeschalteten Zustand erhält, ist es in Anwendungen weit
verbreitet, bei welchen eine Unterbrechung der Spannungsversorgung
auftreten kann, wie bei einem tragbaren Endgerät, einem tragbaren Computer usw.
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Herkömmliche
nichtflüchtige
Speicherbauelemente umfassen als einen Typ von elektrisch löschbaren
und programmierbaren Nur- Lesespeichern (EEPROM)
Flash-EEPROM-Bauelemente, wie die genannten NAND-Flashspeicherbauelemente. Flash-EEPROM-Bauelemente
umfassen allgemein ein Halbleitersubstrat, d.h. einen Volumen- bzw. Bulkbereich,
von einem ersten Leitfähigkeitstyp,
z.B. einem p-leitenden
Typ, einen Sourcebereich und einen Drainbereich, welche im Substrat
beabstandet angeordnet sind, von einem zweiten Leitfähigkeitstyp,
z.B. einem n-leitenden Typ, einen zwischen dem Source- und dem Drainbereich
an der Oberfläche
des Substrats angeordneten Kanalbereich, einen floatenden Gatebereich
zum Speichern von Ladungsträgern,
wenn das Bauelement programmiert ist, und ein Steuergate, welches über dem
floatenden Gatebereich auf der Gegenseite des Kanalbereichs liegt.
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1 zeigt ein Speicherzellenfeld 10 in
einem bekannten NAND-Flashspeicherbauelement. Wie aus 1 ersichtlich ist, umfasst
das Speicherzellenfeld 10 eine Mehrzahl von Speicherzellenketten 11,
welche mit Bitleitungen korrespondieren. In 1 sind aus Gründen der Übersichtlichkeit beispielhaft
nur zwei Bitleitungen BL0 und BL1 und zwei korrespondierende Speicherzellenketten 11 dargestellt.
Jede der Speicherzellenketten 11 umfasst einen Kettenauswahltransistor
SST als ersten Auswahltransistor, einen Masseauswahltransistor GST als
zweiten Auswahltransistor und eine Mehrzahl von EEPROM-Speicherzellen
MC0 bis MCm, welche in Reihe zwischen den Auswahltransistoren SST
und GST eingeschleift sind. Der Kettenauswahltransistor SST umfasst
eine Drain, die mit einer korrespondierenden Bitleitung verbunden
ist, und ein Gate, welches mit einer Kettenauswahlleitung SSL verbunden ist.
Der Masseauswahltransistor GST umfasst eine Source, welche mit einer
gemeinsamen Sourceleitung CSL verbunden ist, und ein Gate, welches
mit einer Masseauswahlleitung GSL verbunden ist. Zwischen der Source
des Kettenauswahltransistors SST und der Drain des Masseauswahltransistors
GST sind die Flash-EEPROM-Speicherzellen MCm bis MC0 in Reihe eingeschleift,
welche jeweils mit korrespondierenden Wortleitungen WLm bis WL0
verbunden sind.
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2 zeigt ein Zeitablaufdiagramm
zur Erklärung
eines Programmierverfahrens für
das nichtflüchtige
Speicherbauelement aus 1.
Wie allgemein bekannt ist, werden Speicherzellen im Speicherzellenfeld 10 auf
eine bestimmte Schwellwertspannung, z.B. –1 V, gelöscht. Zur Programmierung der
Speicherzellen wird für
eine vorgegebene Zeitspanne eine höhere Spannung, z.B. 20V, an
eine Wortleitung einer ausgewählten
Speicherzelle angelegt. Dadurch wird eine ausgewählte Speicherzelle auf eine
höhere
Schwellwertspannung aufgeladen, während die Schwellwertspannung
einer nicht ausgewählten
Speicherzelle unverändert
bleibt.
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Wie
aus 2 ersichtlich ist,
wird ein Massepfad durch Anlegen einer Spannung von 0V an das Gate
des Masseauswahltransistors GST blockiert. Ein Spannungspotential
von 0V wird an eine ausgewählte
Bitleitung, z.B. BL0, angelegt und eine Versorgungsspannung Vcc
wird als Programmierverhinderungsspannung an eine nicht ausgewählte Bitleitung, z.B.
BL1, angelegt. Gleichzeitig wird eine vorgegebene Spannung, z.B.
die Versorgungsspannung, an die Kettenauswahlleitung SSL angelegt,
d.h. an das Gate des mit der Bitleitung BL1 verbundenen Kettenauswahltransistors
SST, wodurch die Source dieses Kettenauswahltransistors SST und
damit der Kanal des für
die Programmierung gesperrten Zellentransistors auf die Spannung
Vcc-Vth aufgeladen wird, wobei Vth eine Schwellwertspannung des
Kettenauswahltransistors SST repräsentiert. Hierdurch wird der Kettenauswahltransistor
SST im Wesentlichen blockiert oder sperrend geschaltet. Die Zeitperiode
für den
beschriebenen Vorgang wird als „Bitleitungsaufbauperiode" bezeichnet.
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Anschließend wird
eine Kanalspannung Vchannel des für die Programmierung gesperrten Zellentransistors
durch Anlegen einer hohen Span nung, z.B. einer Programmierspannung
Vpgm, an die ausgewählte
Wortleitung und durch Anlegen einer niedrigen Spannung, z.B. einer
Durchlassspannung Vpass, an die nicht ausgewählten Wortleitungen geboostet,
d.h. angehoben. Dadurch wird ein Fowler-Nordheim-Tunneln (F-N-Tunneln)
zwischen dem floatenden Gate und dem Kanalbereich verhindert. Dies
erhält
den anfänglichen
gelöschten
Zustand der für
die Programmierung gesperrten Zellentransistoren. Eine Zeitperiode
für einen
solchen Vorgang wird als „Programmierperiode" bezeichnet.
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Wird
eine Programmierspannung an die ausgewählte Wortleitung angelegt,
dann wird die Spannung nicht nur an die ausgewählte Speicherzelle, sondern
auch an die nicht ausgewählten
Speicherzellen der für
die Programmierung ausgewählten gleichen
Wortleitung angelegt. Daher kann es passieren, dass eine oder mehrere
dieser nicht ausgewählten
Speicherzellen, insbesondere die zur ausgewählten Speicherzelle benachbarten
Speicherzellen, ebenfalls programmiert werden. Die ungewollte Programmierung
einer nicht ausgewählten
Speicherzelle, welche mit der ausgewählten Wortleitung verbunden
ist, wird auch als „Programmierstörung" bezeichnet. Eine
Möglichkeit
zur Verhinderung einer solchen Programmierstörung ist ein Programmierverhinderungsverfahren,
welches ein Selbstanhebungsschema (self boosting scheme) umsetzt.
Ein solches Programmierverhinderungsverfahren wird in den Patentschriften
US 5.677.873 und
US 5.991.202 beschrieben,
deren Inhalt hiermit durch Bezugnahme vollständig hierin aufgenommen wird.
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Nach
Beendigung der Programmierung der ausgewählten Speicherzelle wird ein
Regenerierungsvorgang zum Abführen
von Ladungen auf den Bitleitungen ausgeführt.
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Das
bisher beschriebene Programmierverfahren weist die nachfolgend beschriebenen
Unzulänglichkeiten
auf. Mit der Verkleinerung der Speicherbauelemente wird der Abstand
zwischen benachbarten Signallei tungen reduziert. Daher treten durch
parasitäre
Kapazitäten
kapazitive Kopplungen zwischen benachbarten Signalleitungen auf.
Wird beispielsweise eine Programmierspannung Vpgm oder eine Durchlassspannung
Vpass an eine Wortleitung WLm angelegt, welche zu einer Kettenauswahlleitung
SSL benachbart ist oder direkt unterhalb der Kettenauswahlleitung
SSL angeordnet ist, dann wird, wie in 2 veranschaulicht
ist, eine Spannung, z.B. Vcc, auf der Kettenauswahlleitung SSL durch
die kapazitive Kopplung mit der Wortleitung WLm höher als die
Versorgungsspannung Vcc. Durch die erhöhte Spannung auf der Kettenauswahlleitung
SSL werden Ladungen, welche durch den Selbstanhebungsvorgang an
einem Kanal eines für
die Programmierung gesperrten Zellentransistors vorliegen, an eine
Bitleitung über
den zugehörigen
Kettenauswahltransistor SST abgeleitet, welcher von einem gesperrten
Zustand in einen leitenden Zustand verändert wird. Das bedeutet, wie
aus 2 ersichtlich ist,
dass eine Kanalspannung Vchannel oder eine Verhinderungsspannung
Vinhibit des für
die Programmierung gesperrten Zellentransistors um eine Differenzspannung ΔV, welche
durch ein Kopplungsverhältnis
der Wortleitung zur Kettenauswahlleitung und einer Programmier-/Durchlassspannung
bestimmt ist, proportional zur angehobenen Spannung der Kettenauswahlleitung
SSL abgesenkt wird. Dadurch nimmt die Programmiergeschwindigkeit
ab. Dies führt
zu einer breiteren Schwellwertspannungsverteilung. Zudem kann die
oben beschriebene Programmierstörung auftreten.
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Es
ist Aufgabe der Erfindung, ein Programmierverfahren für ein nichtflüchtiges
Speicherbauelement zur Verfügung
zu stellen, das die oben erwähnten
Schwierigkeiten des Standes der Technik wenigstens teilweise vermeidet
und eine vergleichsweise hohe Zuverlässigkeit bietet.
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Die
Erfindung löst
diese Aufgabe durch ein Programmierverfahren für ein nichtflüchtiges Speicherbauelement
mit den Merkmalen des Patentanspruchs 1 oder 8.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt.
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Es
zeigen:
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1 eine
schematische, ausschnittweise Darstellung einer Speicherzellenfeldstruktur
eines herkömmlichen
NAND-Flashspeicherbauelements,
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2 ein
Zeitablaufdiagramm zur Veranschaulichung eines Programmierverfahrens
für das herkömmliche
Speicherbauelement aus 1 und
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3 bis 5 jeweils
ein Zeitablaufdiagramm zur Veranschaulichung von Ausführungsbeispielen
des erfindungsgemäßen Programmierverfahrens
für nichtflüchtige Speicherbauelemente.
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In
der nachfolgenden Beschreibung erfindungsgemäßer Ausführungsbeispiele werden eine Durchlassspannung
Vpass und eine Programmierspannung Vpgm, welche in 2 dargestellt sind,
als erste Durchlassspannung Vpass1 bzw. als erste Programmierspannung
Vpgm1 bezeichnet. Von den mit den Speicherzellen einer Kette verbundenen Wortleitungen
wird eine mit einer zu programmierenden Speicherzelle verbundene
Wortleitung als ausgewählte
Wortleitung bezeichnet und die verbleibenden Wortleitungen werden
als nicht ausgewählte Wortleitungen
bezeichnet.
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In Übereinstimmung
mit dem erfindungsgemäßen Programmierverfahren
für nichtflüchtige Speicherbauelemente
wird eine zweite Programmierspannung Vpgm2, welche niedriger als
die erste Programmierspannung Vpgm1 ist, an die ausgewählte Wortleitung
angelegt, wenn diese der Kettenauswahlleitung SSL benachbart ist.
Alternativ wird eine zweite Durchlassspannung Vpass2, welche niedriger als
die erste Durchlassspannung Vpass1 ist, an eine nicht ausgewählte Wortleitung
angelegt, wenn diese der Kettenauswahlleitung SSL benachbart ist.
Hierbei sind die zweite Durchlassspannung Vpass2 und die zweite
Programmierspannung Vpgm2 höher
als eine an die Kettenauswahlleitung SSL angelegte Spannung. Mit
dem Anlegen der zweiten Programmierspannung Vpgm2 bzw. der zweiten
Durchlassspannung Vpass2 an die zur Kettenauswahlleitung SSL benachbarte
Wortleitung, d.h. an die im Aufbau von 1 direkt
unterhalb der Kettenauswahlleitung angeordnete Wortleitung, wird
verhindert, dass eine Spannung, z.B. eine Versorgungsspannung Vcc,
auf der Kettenauswahlleitung SSL durch eine kapazitive Kopplung
mit der benachbarten Wortleitung auf einen höheren Pegel als die Versorgungsspannung
Vcc angehoben wird. In anderen Worten ausgedrückt, es wird verhindert, dass
Ladungen, welche in einem Kanal eines für die Programmierung gesperrten
Zellentransistors geladen sind, über
einen zugehörigen Kettenauswahltransistor
SST zu einer Bitleitung abgeleitet werden.
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3 zeigt
ein Zeitablaufdiagramm eines ersten Ausführungsbeispiels eines erfindungsgemäßen Programmierverfahrens
für nichtflüchtige Speicherbauelemente.
In diesem Beispiel ist vorausgesetzt, dass unter Bezugnahme auf
den Speicherzellenfeldaufbau gemäß 1 eine
zu einer Kettenauswahlleitung SSL benachbarte Wortleitung WLm eine
nicht ausgewählte
Wortleitung ist.
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Wie
allgemein bekannt ist, werden alle Speicherzellen vor der Programmierung
auf eine Schwellwertspannung von beispielsweise –1V ent laden. In einem Speicherzellenfeld
zu speichernde Daten werden in eine nicht dargestellte Abtastverstärker- und Zwischenspeicherschaltung
geladen, welche auch als Seitenpufferschaltung mit einer Bitorganisation von
z.B. x8, x16 usw. bekannt ist. Nach dem Laden der zu programmierenden
Daten in die Abtastverstärker-
und Zwischenspeicherschaltung werden Spannungen auf den Wortleitungen
WL0 bis WLm und Bitleitungen BL0 und BL1 gemäß einem gegebenen Zeitablauf,
d.h. Timing, aufgebaut. Dies geschieht wie folgt.
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Die
Bitleitungen BL0 und BL1 werden über die
Abtastverstärker-
und Zwischenspeicherschaltung auf eine Versorgungsspannung vorgeladen. Während die
Bitleitungen BL0 und BL1 auf die Versorgungsspannung vorgeladen
werden, werden eine Kettenauswahlleitung SSL, die Wortleitungen
WL0 bis WLm und eine Masseauswahlleitung GSL auf einem niedrigen
Pegel einer Massespannung gehalten. Da die Kettenauswahlleitung
SSL den Pegel der Massespannung aufweist, ist jede Zellenkette elektrisch
von einer korrespondierenden Bitleitung getrennt.
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Dann
wird, wie aus 3 ersichtlich ist, die Versorgungsspannung
Vcc an die Kettenauswahlleitung SSL angelegt, so dass ein Kanalbereich
von jeder Kette auf einen Spannungspegel Vcc-Vth aufgeladen wird,
wobei Vth eine Schwellwertspannung des Kettenauswahltransistors
SST repräsentiert.
Hierdurch werden die Kettenauswahltransistoren SST der Zellenketten
sperrend geschaltet. Dies zwingt die Kanalbereiche der Zellenketten
in einen floatenden Zustand. In einem Zustand, in welchem die Kettenauswahltransistoren
SST sperrend geschaltet sind, wird die erste Durchlassspannung Vpass1
an eine ausgewählte
Wortleitung angelegt, z.B. WL0, und die erste Durchlassspannung
Vpass1 wird auch an nicht ausgewählte
Wortleitungen, z.B. WL1 bis WLm-1, angelegt. Wie aus 3 ersichtlich
ist, wird die zweite Durchlassspannung Vpass2, welche niedriger
als die erste Durchlassspannung Vpass1 ist, an die nicht ausgewählte Wortleitung
WLm angelegt, welche zur Kettenauswahlleitung SSL benachbart ist.
Nach Ablauf einer gewissen Zeitspanne wird die Spannung der ausgewählten Wortleitung
WL0 von der ersten Durchlassspannung Vpass1 auf die erste Programmierspannung
Vpgm1 erhöht.
Da die Kanalbereiche der Zellenketten in einem floatenden Zustand
sind, wird ihr Spannungspotential angehoben. Entsprechend werden
Speicherzellen der ausgewählten Wortleitung
WL0 nicht programmiert. Dies liegt daran, dass ein F-N-Tunneln zwischen
einem floatenden Gate und dem Kanalbereich verhindert wird.
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Nach
dem Anlegen der ersten Programmierspannung Vpgm1 an die ausgewählte Wortleitung
WL0 und Ablauf einer gewissen Zeitspanne wird die Massespannung
als Programmierspannung oder die Versorgungsspannung als Programmierverhinderungsspannung
an die Bitleitungen gemäß den geladenen
Daten angelegt. So wird beispielsweise die Massespannung an eine
Bitleitung angelegt, wenn die zu programmierenden Daten einen Wert „0" aufweisen, und es
wird die Versorgungsspannung an die Bitleitung angelegt, wenn die
zu programmierenden Daten einen Wert „1" aufweisen. Ein mit einer Bitleitung
mit Massespannungspotential verbundener Kettenauswahltransistor
wird von einem sperrenden Zustand in einen leitenden Zustand verändert, so
dass eine erhöhte
Spannung einer Kette mit einem leitenden Kettenauswahltransistor über die
Abtastverstärker-
und Zwischenspeicherschaltung entladen wird. Das bedeutet, dass
ein Kanalbereich einer entsprechenden Zellenkette mit der Massespannung
versorgt wird. Mit dem Anlegen der Massespannung an den Kanalbereich
werden die eine oder mehreren Speicherzellen der ausgewählten Wortleitung
WL0 über
das oben angegebene F-N-Tunneln programmiert.
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Gemäß der obigen
Beschreibung wird eine Wortleitung für den Fall, dass eine zur Kettenauswahlleitung
SSL benachbarte Wortleitung WLm eine nicht ausgewählte Wortleitung
ist, mit der zweiten Durchlassspannung Vpass2 versorgt, welche niedriger
als die erste Durchlassspan nung Vpass1 ist, wodurch verhindert wird,
dass eine Spannung auf der Kettenauswahlleitung SSL erhöht wird.
In anderen Worten ausgedrückt,
es kann verhindert werden, dass Ladungen, welche durch einen Selbstanhebungsvorgang
in einen Kanal eines zur Programmierung gesperrten Zellentransistors
geladen werden, über
einen zugeordneten Kettenauswahltransistor zu einer Bitleitung entladen
werden.
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4 zeigt
ein Zeitablaufdiagramm eines zweiten Ausführungsbeispiels des erfindungsgemäßen Programmierverfahrens
für nichtflüchtige Speicherbauelemente.
Für den
Fall, dass eine zur Kettenauswahlleitung SSL benachbarte Wortleitung WLm
eine ausgewählte
Wortleitung ist, wird zunächst,
wie aus 4 ersichtlich ist, die zweite Durchlassspannung
Vpass2, welche niedriger als die erste Durchlassspannung Vpass1
ist, an die ausgewählte
Wortleitung WLm angelegt. Dann wird die Spannung der ausgewählten Wortleitung
WLm auf die zweite Programmierspannung Vpgm2 erhöht. Hierbei ist die zweite
Programmierspannung Vpgm2 niedriger als die erste Programmierspannung
Vpgm1 und höher
als die erste und zweite Durchlassspannung Vpass1 und Vpass2. Jede
der verbleibenden nicht ausgewählten
Wortleitungen WL0 bis WLm-1 wird mit der ersten Durchlassspannung
Vpass1 versorgt. Außer
diesem soeben beschriebenen Unterschied sind das Programmierverfahren
gemäß dem zweiten
Ausführungsbeispiel
von 4 und das Programmierverfahren gemäß dem ersten
Ausführungsbeispiel
von 3 identisch, so dass auf eine wiederholte Beschreibung
verzichtet werden kann.
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5 zeigt
ein Zeitablaufdiagramm eines dritten Ausführungsbeispiels des erfindungsgemäßen Programmierverfahrens
für nichtflüchtige Speicherbauelemente.
Für den
Fall, dass eine zur Kettenauswahlleitung SSL benachbarte Wortleitung WLm
eine ausgewählte
Wortleitung ist, wird zunächst,
wie aus 5 ersichtlich ist, die erste
Durchlassspannung Vpass1 gleichzeitig an alle Wortleitungen WL0
bis WLm angelegt. Dann wird die Spannung der ausgewählten Wortleitung
WLm von der ersten Durchlassspannung Vpass1 auf die zweite Programmierspannung
Vpgm2 erhöht.
Außer
diesem soeben beschriebenen Unterschied sind das Programmierverfahren
gemäß dem dritten
Ausführungsbeispiel von 5 und
das Programmierverfahren gemäß dem ersten
Ausführungsbeispiel
aus 3 identisch, so dass auf eine wiederholte Beschreibung
verzichtet werden kann.
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Die
Erfindung wurde oben unter Bezugnahme auf spezielle Ausführungsbeispiele
beschrieben, ohne darauf beschränkt
zu sein. So kann beispielsweise eine an eine ausgewählte Wortleitung
angelegte Programmierspannung abhängig von der Position der Wortleitung
variieren. Wird der Abstand zwischen benachbarten Signalleitungen
verkleinert, dann können
sich Programmier- bzw. Programmierverhinderungsbedingungen der Speicherzellen
durch kapazitive Kopplungseffekte anders als erwartetet verändern. Die
erwarteten Bedingungen umfassen einen Kopplungsfaktor einer Speicherzelle,
Lastdifferenzen durch die Länge
der Signalleitungen usw. Entsprechend können Programmierspannungen
mit verschiedenen Pegeln den korrespondierenden Wortleitungen zugeordnet
werden, um die optimalen Programmierbedingungen zu erzielen.
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Alternativ
zu den oben beschriebenen Ausführungsbeispielen
können
die erste oder zweite Programmierspannung Vpgm1 oder Vpgm2 direkt
an eine ausgewählte
Wortleitung angelegt werden, ohne vorher die erste oder zweite Durchlassspannung Vpass1,
Vpass2 anzulegen. In anderen Worten ausgedrückt, die erste Durchlassspannung
Vpass1 wird bei entsprechenden Ausführungsbeispielen an jede der
nicht ausgewählten
Wortleitungen angelegt, während
die zweite Programmierspannung Vpgm2 an eine ausgewählte, der
Kettenauswahlleitung benachbarte Wortleitung angelegt wird. Eine
Versorgungsspannung wird an eine Kettenauswahlleitung nach dem Anlegen
der ersten/zweiten Programmier spannung an die ausgewählte Wortleitung
angelegt. Eine Massespannung kann als Programmierspannung an eine
Bitleitung angelegt werden, bevor eine Versorgungsspannung an eine
Kettenauswahlleitung angelegt wird. Zudem können Kombinationen der oben beschriebenen
Programmierverfahrensbeispiele implementiert werden. Wie aus den
beschriebenen Ausführungsbeispielen
ersichtlich ist, sind eine Anzahl von Kombinationen der betroffenen
Vorgänge und
Spannungen möglich.
Die Kombinationen sind beispielsweise davon abhängig, ob die ausgewählte Wortleitung
zur Kettenauswahlleitung benachbart ist und ob die Kettenauswahlleitung
auf einen vorgegebenen Spannungspegel gesetzt wird, bevor die Wortleitungen
auf einen korrespondierenden Spannungspegel gesetzt werden.