DE10002266A1 - Nichtflüchtiges Halbleiterspeicherbauelement und Programmierverfahren hierfür - Google Patents
Nichtflüchtiges Halbleiterspeicherbauelement und Programmierverfahren hierfürInfo
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Abstract
Die Erfindung bezieht sich auf ein nichtflüchtiges Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherblöcken (BLK1, ..., BLKi), von denen jeder eine Mehrzahl von matrixförmig in Zeilen und Spalten angeordneten Speicherzellen umfasst, sowie eine Mehrzahl von Blockauswahlsteuerschaltkreisen (20_1, ..., 20_i), von denen jeder zu einem zugeordneten Speicherblock gehört und die Zeilen des zugehörigen Speicherblocks während eines Programmierzyklus an zugehörige Treiberleitungen (SS1, CG1 bis CG15, SS2) ankoppelt, sowie auf ein Verfahren zur Einprogrammierung von Daten in ein solches Speicherbauelement. DOLLAR A Erfindungsgemäß ist eine Steuereinheit (100) zur Steuerung der Blockauswahlsteuerschaltkreise derart vorgesehen, dass die Zeilen jedes Speicherblocks wenigstens während einer Bitleitungs-Einstellperiode des Programmzyklus an die zugehörige Treiberleitung angekoppelt werden, um die Speicherblockzeilen und damit deren Wortleitungen auf eine vorgegebene Spannung zu setzen. DOLLAR A Verwendung z. B. für Flash-Speicherbauelemente vom NAND-Typ.
Description
Die Erfindung bezieht sich auf ein nichtflüchtiges Halblei
terspeicherbauelement nach dem Oberbegriff des Anspruchs 1
bzw. 5 sowie auf ein Programmierverfahren für ein solches
Bauelement.
Fig. 1 zeigt in einem Blockschaltbild als Beispiel eines
nichtflüchtigen Halbleiterspeicherbauelementes ein herkömmli
ches Flash-Speicherbauelement vom NAND-Typ. Dieses Speicher
bauelement weist ein in eine Mehrzahl von Speicherblöcken
BLK1 bis BLK1 unterteiltes Speicherzellenfeld auf. Eine
Mehrzahl von Bitleitungen BL1 bis BLj ist parallel zueinan
der über die Speicherblöcke BLK1 bis BLK1 hinweg angeordnet.
In jedem Speicherblock BLK1 bis BLK1 sind eine Mehrzahl von
jeweils zu einer der Bitleitungen B11 bis BLj korrespondie
renden Reihen vorgesehen, von denen jede aus einem ersten
Reihenauswahltransistor ST1, einem zweiten Reihenauswahltran
sistor ST2 und einer Mehrzahl von z. B. 16 Flash-EEPROM-
Zellentransistoren M1 bis M16 besteht, die in Reihe zwischen
eine Source-Elektrode des ersten Reihenauswahltransistors ST1
und eine Drain-Elektrode des zweiten Reihenauswahltransistors
ST2 geschaltet sind. Eine Drain-Elektrode des ersten Reihen
auswahltransistors ST1 in jeder Reihe ist mit einer zugehöri
gen Bitleitung verbunden, und eine Source-Elektrode des zwei
ten Reihenauswahltransistors ST2 der betreffenden Reihe ist
an eine gemeinsame Source-Leitung CSL angeschlossen, die eine
gemeinsame Signalleitung darstellt. Die Gate-Elektroden der
ersten Reihenauswahltransistoren ST1 in den Reihen sind ge
meinsam an eine erste Reihenauswahlleitung SSL1 angeschlos
sen, und die Gate-Elektroden der zweiten Reihenauswahltran
sistoren ST2 sind gemeinsam an eine zweiten Reihenauswahllei
tung SSL2 angeschlossen. Steuergate-Elektroden der Flash-
EEPROM-Zellentransistoren in jeder Reihe sind gemeinsam an
eine jeweils zugehörige Wortleitung WL1 bis WL16 angeschlos
sen. Jede Bitleitung BL1 bis BLj ist elektrisch an einen Sei
tenpufferschaltkreis 10 angekoppelt. Wie dem Fachmann geläu
fig, besteht der Seitenpufferschaltkreis 10 aus einer Mehr
zahl nicht gezeigter, jeweils zu einer der Bitleitungen BL1
bis BLj gehöriger Seitenpuffer. Jeder Seitenpuffer besitzt in
nicht gezeigter Weise seinen Zwischenspeicher.
Wie aus Fig. 1 weiter ersichtlich, beinhaltet das herkömmli
che Flash-Speicherbauelement vom NAND-Typ außerdem eine Mehr
zahl von Blockauswahlsteuerschaltkreisen 20_i, die korrespon
dierend zu einem jeweiligen Speicherblock BLK1 bis BLK1 ange
ordnet sind. Jeder Blockauswahlsteuerschaltkreis 20_i besteht
aus einem als ein Blockauswahldecoder dienenden Blockauswahl
signalgenerator 22 zur Erzeugung eines Blockauswahlsignals
BSELi in Abhängigkeit von einer Blockauswahladresse sowie aus
einer Mehrzahl von Auswahltransistoren BT1 bis BT18, die in
der in Fig. 1 veranschaulichten Weise angeschlossen sind. Die
Transistoren BT1 bis BT18, die einen Schaltelementteil des
Bauelements bilden, werden gemeinsam in Abhängigkeit von dem
Blockauswahlsignal BSELi leitend und sperrend geschaltet. Ei
ne Mehrzahl von Treiberleitungen SS1, CG1 bis CG16 und SS2
sind an einen als ein Wortleitungsdecoder fungierenden Trei
berschaltkreis 30 angekoppelt und erstrecken sich parallel
über die Blockauswahlsteuerschaltkreise 20_i hinweg. Dies be
deutet, dass sich die Blockauswahlsteuerschaltkreise 20_1 bis
20_i die Treiberleitungen SS1, CG1 bis CG16 und SS2 teilen.
Um einen Speicherblock BLK1 auszuwählen, der die zu program
mierenden EEPROM-Zellentransistoren enthält, wird ein zu dem
ausgewählten Speicherblock BLK1 gehöriges Blockauswahlsignal
BSEL1 auf hohen Pegel aktiviert. Dies bewirkt, dass die Aus
wahltransistoren BT1 bis BT18 des zum ausgewählten Speicher
block BLK1 gehörigen Blockauswahlsteuerschaltkreises 20_1
gleichzeitig leitend geschaltet werden. Andererseits werden
die zu den nicht ausgewählten Speicherblöcken BLK2 bis BLK1
gehörigen Blockauswahlsignale BSL1 bis BSLi deaktiviert, was
die Auswahltransistoren BT1 bis BT18 der zugehörigen Block
auswahlsteuerschaltkreise 20_2 bis 20_i sperrend schaltet.
Dadurch werden die erste Reihenauswahlleitung SSL1, die Wort
leitungen BL1 bis BL16 und die zweite Reihenauswahlleitung
SSL2 des ausgewählten Speicherblocks BLK1 elektrisch an die
zugehörigen Treiberleitungen SS1, CG1 bis CG16 und SS2 ange
koppelt, während die Leitungen SSL1, WL1 bis WL16 und SSL2
jedes der nicht ausgewählten Speicherblöcke BLK2 bis BLK1 po
tentialfrei bleiben, d. h. floaten.
Fig. 2 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung eines
Programmiervorgangs des herkömmlichen Flash-Speicherbauele
mentes vom NAND-Typ, wie nachstehend näher erläutert.
Gemäß Fig. 2 ist der Programmierzyklus in eine Bitleitungs-
Einstellperiode, eine Programmierperiode, eine Erhol- oder
Entladeperiode und eine Verifizierungsperiode unterteilt. Vor
der Bitleitungs-Einstellperiode werden alle Zwischenspeicher
des Seitenpufferschaltkreises 10 zuerst seriell mit Program
mierdaten geladen, und zwar mit "0" für zu programmierende
Zellen und mit "1" für Zellen, deren Programmierung unter
bleiben soll. Wenn dann ein Speicherblock BLK1 ausgewählt
wird, wird durch den Blockauswahlsignalgenerator 20_1 ein
Blockauswahlsignal BSEL1 aktiviert, so dass die erste Reihen
auswahlleitung SSL1, die Wortleitungen WL1 bis WL16 und die
zweite Reihenauswahlleitung SSL2 des ausgewählten Speicher
blocks BLK1 über den jeweils zugehörigen Auswahltransistor
BT1 bis BT18 elektrisch an die zugehörigen Treiberleitungen
SS1, CG1 bis CG16 und SS2 angekoppelt werden.
Anschließend werden die Bitleitungen BL1 bis BLj abhängig von
den solchermaßen während der Bitleitungs-Einstellperiode ge
ladenen Programmierdaten auf eine Versorgungsspannung VCC
oder eine Massespannung VSS gebracht. Beispielsweise wird
eine Bitleitung, die mit einem zu programmierenden EEPROM-
Zellentransistor verbunden ist, mit der Massespannung VSS be
aufschlagt, während eine Bitleitung, die mit einem EEPROM-
Zellentransistor verbunden ist, dessen Programmierung unter
bleiben soll, mit der Versorgungsspannung VCC beaufschlagt
wird. Ebenso wird die erste Reihenauswahlleitung SSL1 des
ausgewählten Speicherblocks BLK1 an die zugehörige Treiber
leitung SSI angekoppelt, um mit der Versorgungsspannung VCC
beaufschlagt zu werden, während die zweite Reihenauswahllei
tung SSL2 desselben an die zugehörige Treiberleitung SS2 an
gekoppelt wird, um mit der Massespannung beaufschlagt zu wer
den. Zu diesem Zeitpunkt werden die Wortleitungen WL1 bis
WL16 des ausgewählten Speicherblocks BLK1 jeweils auf dem
Massespannungspegel VSS gehalten, während die Wortleitungen
WL1 bis WL16 der nicht ausgewählten Speicherblöcke BLK2 bis
BLK1 potentialfrei gehalten werden, wie in Fig. 2 illust
riert.
Während der Programmierperiode wird eine ausgewählte Wortlei
tung WL1 des ausgewählten Speicherblocks BLK1 über die Trei
berleitung CG1 und den Auswahltransistor BT2 auf eine Pro
grammierspannung Vpgm von z. B. 15,5 V bis 20 V gesetzt, während
jede der nicht ausgewählten Wortleitungen WL2 bis WL16 des
selben über eine zugehörige Treiberleitung und den entspre
chenden Auswahltransistor auf eine Passierspannung Vpass von
z. B. 10 V gesetzt wird. Indem eine Vorspannungsbedingung er
füllt wird, die ausreicht, ein Fowler-Nordheim-Tunneln von
"heißen" Elektronen von der Drain-Seite in eine potential
freie Gate-Elektrode eines EEPROM-Zellentransistors zu bewir
ken, werden diejenigen EEPROM-Zellentransistoren program
miert, die mit den mit der Massespannung VSS beaufschlagten
Bitleitungen gekoppelt sind.
Andererseits unterbleibt eine Programmierung derjenigen
EEPROM-Zellentransistoren, die mit einer mit der Versorgungs
spannung VCC beaufschlagten Bitleitung gekoppelt sind. Insbe
sondere wird, da die Bitleitung und die Gate-Elektrode des
ersten Reihenauswahltransistors ST1 im geschilderten Fall auf
die Versorgungsspannung VCC eingestellt sind, eine Source-
Elektrode des ersten Reihenauswahltransistors ST1 auf ein Po
tential von etwa VCC-Vth gesteuert, wobei Vth eine Schwellen
spannung des Transistors ST1 bezeichnet. Sobald jedoch die
Source-Elektrode des ersten Reihenauswahltransistors ST1 ein
Potential von etwa VCC-Vth erreicht, wird der erste Reihen
auswahltransistor ST1 sperrend geschaltet, d. h. abgeschaltet.
Wenn dies eintritt, werden die Source-Elektroden, die Drain-
Elektroden und die Kanalgebiete der EEPROM-Zellentransistoren
M1 bis M16 elektrisch von der mit der Versorgungsspannung VCC
beaufschlagten Bitleitung getrennt und nehmen einen potenti
alfreien Zustand, d. h. einen Potentialschwebezustand ein. Au
ßerdem bewirkt, da die Source-Elektroden, die Drain-
Elektroden und die Kanalgebiete der EEPROM-Zellentransistoren
M1 bis M16 kapazitiv mit ihren jeweiligen Steuergate-
Elektroden WL1 bis WL16 gekoppelt sind, die Beaufschlagung
der Steuergate-Elektroden mit den jeweiligen Passier- und
Programmierspannungen Vpass und Vpgm, dass die Potentiale der
Source-Elektroden, der Drain-Elektroden und der Kanalgebiete
erhöht oder angehoben werden. Dieser Anhebungseffekt verhin
dert, dass sich das volle Gate-Potential von Vpgm oder Vpass
zwischen der Steuergate-Elektrode und dem Kanalgebiet der
EEPROM-Zellentransistoren M1 bis M16 ausbildet, und verhin
dert so die Gefahr einer unabsichtlichen Programmierung auf
grund von Fowler-Nordheim-Tunneln "heißer" Elektronen in die
potentialfreien Gate-Elektroden der EEPROM-Zellentransistoren
M1 bis M16. Eine detaillierte Beschreibung in Bezug auf den
Programmierverhinderungsvorgang ist in der Patentschrift US
5.677.873 enthalten, deren Inhalt hiermit durch Verweis auf
genommen wird.
Bevor der Schritt zur Feststellung, ob der EEPROM-Zellen
transistor eine benötigte Soll-Schwellenspannung aufweist,
durchgeführt wird, werden die Spannungen auf den Wortleitun
gen WL1 bis WL16 des ausgewählten Speicherblocks BLK1 und den
Bitleitungen BL1 bis BLj während der Erholperiode bis auf den
Massespannungspegel VSS entladen. Ein solcher Entladevorgang
wird durchgeführt, um ein unnötiges Programmieren während der
Verifizierungsperiode zu verhindern. Wenn die Schwellenspan
nung des EEPROM-Zellentransistors eine benötigte Soll-
Schwellenspannung erreicht, wird ein hierzu gehöriger Seiten
puffer-Zwischenspeicher in der Verifizierungsperiode auf die
Versorgungsspannung VCC gesetzt. Wenn andererseits die
Schwellenspannung des EEPROM-Zellentransistors geringer als
die benötigte Soll-Schwellenspannung ist, bleibt ein hierzu
gehöriger Seitenpuffer-Zwischenspeicher weiterhin auf die
Massespannung VSS gesetzt. Der oben beschriebene Programmier
zyklus aus Einstellen, Programmieren, Erholen und Verifizie
ren wird dann wiederholt, bis alle Seitenpuffer-Zwischen
speicher in der Verifizierungsperiode auf die Versorgungs
spannung VCC gesetzt sind. Die Programmierspannung Vpgm, wird
während der wiederholten Programmzyklen sequentiell von 15,5 V
bis 20 V erhöht, was als "inkrementales Schrittimpulsprogram
mier(ISPP)-Schema" bezeichnet wird.
Mit dem Wiederholen des Programmierzyklus wird die Schwellen
spannung des zu programmierenden EEPROM-Zellentransistors ir
gendwo zwischen etwa 0,7 V und 1,3 V eingestellt, wie in Fig. 3
illustriert. Gemäß dem herkömmlichen Flash-Speicherbauelement
vom NAND-Typ kann jedoch die Schwellenspannung des program
mierten EEPROM-Zellentransistors in einem gegenüber der Soll-
Schwellenspannung niedrigeren Bereich oder höheren Bereich
liegen. Ersteres wird als "eine Unterprogrammierung", letzte
res als "eine Programmierstörung" bezeichnet. Eine Hauptursa
che der Unterprogrammierung und der Programmierstörung be
steht darin, dass eine Substratspannung VB geprellt wird, wie
nachfolgend unter Bezugnahme auf die entsprechenden Zeichnun
gen näher erläutert.
Wenn die Bitleitung, die mit einem EEPROM-Zellentransistor
gekoppelt ist, dessen Programmierung unterbleiben soll, mit
der Versorgungsspannung VCC beaufschlagt wird, d. h. in einem
Anfangsstadium der Bitleitungs-Einstellperiode, wird die Sub
stratspannung VB von der Massespannung VSS schlagartig um ei
ne Spannung Vup1 erhöht, wie in Fig. 4 illustriert, die ein
Diagramm darstellt, das eine Veränderung einer Substratspan
nung VB in einem Programmierzyklus darstellt. Der Grund hier
für ist, dass die Bitleitung BL kapazitiv an das p-leitende
Substrat, eine taschenförmige p-Mulde, gekoppelt ist, wie in
Fig. 5 illustriert, die eine Querschnittsansicht entlang ei
ner Bitleitungsrichtung wiedergibt. Die Spannung Vup1 ist
durch ein Kopplungsverhältnis einer Gesamtkapazität CA zwi
schen der Bitleitung BL und dem p-leitenden Substrat und ei
ner Substratkapazität CB bestimmt, d. h. einer Kapazität des
Übergangs zwischen der taschenförmigen t-Mulde und einer
nicht gezeigten n-Mulde, welche die taschenförmige p-Mulde
umgibt. Die Spannung Vup1 lässt sich wie folgt ausdrücken:
Vup1 = ΔVBL × CA/(CA + CB).
In dieser Gleichung ist die Gesamtkapazität CA zwischen der
Bitleitung und dem p-leitenden Substrat durch CA1 + CA2 + CA3 gege
ben. Dabei bezeichnen die Kapazität CA1 eine Kapazität des
Übergangs zwischen dem p-leitenden Substrat und einem n+-
Gebiet, mit dem die Bitleitung BL verbunden ist, die Kapazi
tät CA2 eine direkte Kapazität zwischen der Bitleitung BL und
dem p-leitenden Substrat und die Kapazität CA3 eine Kapazität,
die durch Summieren einer Kapazität CA21 zwischen der Bitlei
tung BL und einer Wortleitung WL oder einer Steuergate-
Elektrode eines EEPROM-Zellentransistors und einer Kapazität
CA22 zwischen der Wortleitung WL und dem p-leitenden Substrat
erhalten wird. Dabei existiert die Kapazität CA1 in allen
Speicherblöcken BLK1 bis BLKi, während die Kapazität CA2 in
einem ausgewählten Speicherblock nicht existiert, da die Rei
henauswahlleitungen SSL1 und SSL2 sowie die Wortleitungen WL1
bis WL16 jeweils auf einem festen Spannungspegel liegen, z. B.
VCC, Vpass, Vpgm, und VSS. Jedoch existiert die Kapazität CA2 in
nicht ausgewählten Speicherblöcken, da dort die Reihenaus
wahlleitungen SSL1 und SSL2 sowie die Wortleitungen WL1 bis
WL16 während der Programmierperiode jeweils weiterhin in ei
nem Potentialschwebezustand bleiben.
Wie aus Fig. 6 ersichtlich, die einen Teil eines Querschnitts
entlang einer Wortleitungsrichtung zeigt, verhält sich eine
Wortleitung WL als eine Gate-Elektrode eines parasitären
Feldtransistors, während ein Feldoxid SiO2 unter der Wortlei
tung WL als ein Gateoxid fungiert und n+-Gebiete, d. h. Diffu
sionsgebiete, als eine Source- und eine Drain-Elektrode des
parasitären Feldtransistors fungieren. Ein Kanalgebiet eines
solchen parasitären Transistors liegt, wie in Fig. 6 darge
stellt, zwischen der Source- und der Drain-Elektrode vor.
Wenn die Wortleitung WL mit einer die Schwellenspannung des
parasitären Transistors übersteigenden Spannung beaufschlagt
wird, tritt eine Inversion des parasitären Kanalgebietes auf,
wodurch ein Leckstrompfad zwischen benachbarten n+-Gebieten
gebildet wird. Daher muss, um einen Isolationsverlust zwi
schen benachbarten n+-Gebieten zu vermeiden, die Schwellen
spannung VTF eines solchen parasitären Feldtransistor größer
als jede Betriebsspannung sein, die auftreten kann.
Wie dem Fachmann bekannt, ändert sich bei einer Veränderung
der Substratspannung VB die Schwellenspannung Vth eines Me
tall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) im Ver
hältnis der Änderung der Substratspannung VB aufgrund eines
Volumeneffektes oder Substratvorspannungseffektes, was sich
durch die Beziehung
Vth = VFB + 2ϕf + γ(2ϕf + VSB)0,5
ausdrücken lässt. Da die um die Spannung Vup1 erhöhte Sub
stratspannung VB in einem Anfangsstadium der Programmierperi
ode auf einer Spannung Vup2 liegt, d. h. VSB = -Vup2 ist, wird die
Schwellenspannung VTF des parasitären Feldtransistors ent
sprechend der Änderung der Substratspannung VB verringert.
In dem Fall, dass die Schwellenspannung VTF des parasitären
Feldtransistors niedriger als die Programmierspannung Vpgm von
z. B. 15,5 V bis 20 V auf der Wortleitung WL wird, tritt die In
version des Kanalgebietes des parasitären Feldtransistors
auf, so dass im Kanalgebiet des nicht zu programmierenden
EEPROM-Zellentransistors angehäufte, verstärkte Ladungen als
Leckstrom über den Kanal des parasitären Feldtransistors ab
fließen. Dadurch reduziert sich die Effizienz der Kanalanhe
bung zur Verhinderung der Programmierung eines EEPROM-
Zellentransistors, so dass der EEPROM-Zellentransistor, des
sen Programmierung unterbleiben soll, "weich" programmiert
wird. Dementsprechend wird die Schwellenspannung des EEPROM-
Zellentransistors, wie in Fig. 3 illustriert, zu einem höhe
ren Bereich als die Soll-Schwellenspannungsverteilung ver
schoben, d. h. es wird die Programmierstörung verursacht.
Wenn die Spannung auf den jeweiligen Bitleitungen BL1 bis Blj
in einem anfänglichen Stadium der Erholperiode entladen wird,
wird die Substratspannung VB aufgrund der oben beschriebenen
kapazitiven Kopplung schlagartig um eine Spannung Vdown1 ver
ringert. Wie in Fig. 4 veranschaulicht, scheint die Schwel
lenspannung eines zu programmierenden EEPROM-Zellentransis
tors aufgrund des Volumeneffektes erhöht zu werden, da diese
Substratspannung VB in einem anfänglichen Stadium der Verifi
zierungsperiode auf einer Spannung Vdown2 niedriger als die
Massespannung VSS liegt. Wenngleich er nicht ausreichend pro
grammiert wurde, wird der Zustand des zu programmierenden
EEPROM-Zellentransistors in der Verifizierungsperiode als ein
Ausschaltzustand beurteilt. Dementsprechend wird die Schwel
lenspannung des zu programmierenden EEPROM-Zellentransistors,
wie in Fig. 3 veranschaulicht, zu einem niedrigeren Bereich
als die Soll-Schwellenspannungsverteilung verschoben, d. h. es
wird die Unterprogrammierung verursacht.
Der Erfindung liegt als technisches Problem die Bereitstel
lung eines nichtflüchtigen Halbleiterspeicherbauelementes und
eines Programmierverfahrens für selbiges zugrunde, mit denen
sich eine Unterprogrammierung und eine Programmierstörung der
oben erläuterten Art verhindern lassen.
Die Erfindung löst dieses Problem durch die Bereitstellung
eines nichtflüchtigen Halbleiterspeicherbauelementes mit den
Merkmalen des Anspruchs 1 oder 5 sowie eines Programmierver
fahrens für ein nichtflüchtiges Halbleiterspeicherbauelement
mit den Merkmalen des Anspruchs 8. Das erfindungsgemäße Bau
element beinhaltet eine Steuereinheit zur Steuerung der
Blockauswahlsteuerschaltkreise derart, dass die Zeilen jedes
Speicherblocks während einer Bitleitungs-Einstellperiode und
optional auch während einer Erholperiode des Programmierzyk
lus mit den zugehörigen Treiberleitungen gekoppelt werden, um
die Speicherblockzeilen in der Bitleitungs-Einstellperiode
und gegebenenfalls der Erholperiode des Programmzyklus je
weils auf eine vorgegebene Spannung zu setzen. Beim erfin
dungsgemäßen Programmierverfahren werden beim Laden der Bit
leitungen mit zu programmierenden Daten sowie beim Entladen
von Spannungen auf den Bitleitungen in einem Lade- bzw. Ent
ladeschritt die Wortleitungen jedes Speicherblocks an die je
weils zugehörige Treiberleitung angekoppelt, um auf eine vor
gegebene Spannung gesetzt zu werden.
Auf diese Weise können die Wortleitungen einen Abschirmeffekt
für die nicht ausgewählten Speicherblöcke derart ausüben,
dass im Ergebnis die Gesamtkapazität reduziert und die Sub
stratkapazität erhöht wird. Dadurch wird vermieden, dass die
Schwellenspannung des parasitären Feldtransistors unter die
Wortleitungsspannung absinkt, so dass die Programmierstörung
verhindert wird. Außerdem wird die Spannungsverringerung
durch die Kopplung zwischen der Bitleitung und dem Substrat
so weit reduziert, dass eine Unterprogrammierung vermieden
werden kann.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter
ansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der
Erfindung sowie das zu deren besserem Verständnis oben be
schriebene, herkömmliche Ausführungsbeispiel sind in den
Zeichnungen dargestellt, in denen zeigen:
Fig. 1 ein Blockschaltbild eines herkömmlichen Flash-
Speicherbauelementes vom NAND-Typ,
Fig. 2 ein Zeitsteuerungsdiagramm zur Erläuterung eines
Programmiervorgangs des herkömmlichen Speicherbau
elementes von Fig. 1,
Fig. 3 ein Diagramm zur Veranschaulichung einer Schwellen
spannungsverteilung für aktivierte und deaktivierte
Speicherzellen,
Fig. 4 ein Diagramm zur Veranschaulichung der Änderung ei
ner Substratspannung in einem Programmierzyklus,
Fig. 5 eine Querschnittsansicht entlang einer Bitleitungs
richtung von Fig. 1,
Fig. 6 eine Querschnittsansicht entlang einer Wortleitungs
richtung von Fig. 1,
Fig. 7 ein Blockschaltbild eines erfindungsgemäßen Flash-
Speicherbauelementes vom NAND-Typ und
Fig. 8 ein Zeitsteuerungsdiagramm zur Erläuterung eines er
findungsgemäßen Programmiervorgangs.
Nachfolgend werden vorteilhafte Ausführungsbeispiele der Er
findung unter Bezugnahme auf die zugehörigen Zeichnungen nä
her erläutert.
Fig. 7 zeigt ein Blockschaltbild eines erfindungsgemäßen
Flash-Speicherbauelementes vom NAND-Typ, wobei Komponenten,
die denjenigen von Fig. 1 funktionell entsprechen, mit den
selben Bezugszeichen versehen sind und zu deren Beschreibung
auf diejenige von Fig. 1 verwiesen werden kann.
Das Flash-Speicherbauelement vom NAND-Typ gemäß Fig. 7 unter
scheidet sich von demjenigen in Fig. 1 hauptsächlich durch
einen hinzugefügten Schaltkreis 100 zur Steuerung der Block
auswahlsignalgeneratoren 22 der Blockauswahlsteuerschaltkrei
se 20_1 bis 20_i. Der Schaltkreis 100 zur Steuerung der Sig
nalgeneratoren 22, nachfolgend als eine Steuereinheit be
zeichnet, generiert ein Steuersignal CTL zur gleichzeitigen
Aktivierung aller Blockauswahlsignalgeneratören 22 während
der Bitleitungs-Einstellperiode und der Erholperiode. Dies
aktiviert simultan die Blockauswahlsignale BSEL1 bis BSELi,
so dass die erste Reihenauswahlleitung SSL1, die Wortleitun
gen WL1 bis WL16 sowie die zweite Reihenauswahlleitung SSL2
in den diversen Speicherblöcken BLK1 bis BLKi über die zuge
hörigen Auswahltransistoren BT1 bis BT18 elektrisch an die
zugehörigen Treiberleitungen SS1, CG1 bis CG16 und SS2 ange
koppelt werden. Während der Bitleitungs-Einstellperiode und
der Erholperiode wird die Treiberleitung SS1 auf die Versor
gungsspannung VCC gesetzt, die Treiberleitungen CG1 bis CG16
und SS2 werden hingegen jeweils auf die Massespannung VSS ge
setzt. Daher werden während der Bitleitungs-Einstellperiode
und der Erholperiode alle Wortleitungen WL1 bis WL16 in den
nicht ausgewählten Speicherblöcken auf die Massespannung VSS
gesetzt und bleiben daher nicht in einem Potentialschwebezu
stand.
Fig. 8 zeigt ein Zeitsteuerungsdiagramm zur Veranschaulichung
eines erfindungsgemäßen Programmiervorgangs, der nachstehend
näher beschrieben wird.
Wie oben gesagt, ist ein Programmierzyklus in eine Bitlei
tungs-Einstellperiode, eine Programmierperiode, eine Erhol-
oder Entladeperiode und eine Verifizierungsperiode unter
teilt. Vor der Bitleitungs-Einstellperiode werden zuerst alle
Zwischenspeicher des Seitenpufferschaltkreises 10 seriell mit
Programmierdaten geladen, und zwar "0" für zu programmierende
Zellen und "1" für Zellen, deren Programmierung unterbleiben
soll.
Wie in Fig. 8 veranschaulicht, geht das Steuersignal CTL der
Steuereinheit 100 in der Bitleitungs-Einstellperiode von ei
nem niedrigen auf einen hohen Logikpegel über. Dies führt zur
Aktivierung der zu den Speicherblöcken BLK1 bis BLK1 gehöri
gen jeweiligen Blockauswahlsignale BSEL1 bis BSELi auf hohen
Pegel, so dass die Auswahltransistoren BT1 bis BT18 des je
weiligen Blockauswahlsteuerschaltkreises 20_1 bis 20_i gleich
zeitig leitend geschaltet werden. Dadurch wird die erste Rei
henauswahlleitung SSL1 des jeweiligen Speicherblocks BLK1 bis
BLK1 an die zugehörige Treiberleitung SS1 angekoppelt, um von
dem Treiberschaltkreis 30 auf die Versorgungsspannung VCC ge
laden zu werden, während die zweite Reihenauswahlleitung SSL2
mit der zugehörigen Treiberleitung SS2 gekoppelt wird, um vom
Treiberschaltkreis 30 auf die Massespannung VSS gebracht zu
werden, und die Wortleitungen WL1 bis WL16 des jeweiligen
Speicherblocks werden an die jeweils zugehörige Treiberlei
tung CG1 bis CG16 angekoppelt, um auf die Massespannung VSS
gebracht zu werden. Unter den oben angegebenen Bedingungen
werden die Bitleitungen BL1 bis BLj in der Bitleitungs-
Einstellperiode in Abhängigkeit von den solchermaßen in den
Seitenpufferschaltkreis 10 geladenen Programmierdaten mit ei
ner Versorgungsspannung VCC oder einer Massespannung VSS be
aufschlagt.
Vor Eintritt in die Programmierperiode wechselt, wie in Fig.
8 illustriert, das Steuersignal CTL von einem hohen Logikpe
gel VCC auf einen niedrigen Logikpegel VSS. Danach wird eine
ausgewählte Wortleitung eines ausgewählten Speicherblocks von
dem Treiberschaltkreis 30 auf die Programmierspannung Vpgm, ge
setzt, während nicht ausgewählte Wortleitungen desselben vom
Treiberschaltkreis 30 jeweils auf die Passierspannung Vpass
gesetzt werden. Andererseits werden alle Wortleitungen WL1
bis WL16 der nicht ausgewählten Speicherblöcke in einen Po
tentialschwebezustand gesetzt, da die zu den nicht ausgewähl
ten Speicherblöcken gehörigen Auswahltransistoren BT1 bis
BT18 in Abhängigkeit von dem Übergang des Steuersignals CTL
von hohem auf niedrigen Pegel sperrend geschaltet werden. In
der Programmierperiode werden die mit der ausgewählten Wort
leitung gekoppelten EEPROM-Zellentransistoren in derselben
Weise wie beim herkömmlichen Flash-Speicherbauelement vom
NAND-Typ programmiert oder nicht programmiert.
Bevor dann der Schritt zur Feststellung, ob ein zu program
mierender EEPROM-Zellentransistor eine benötigte Soll-
Schwellenspannung aufweist, ausgeführt wird, werden die Span
nungen auf den Wortleitungen WL1 bis WL16 des ausgewählten
Speicherblocks und auf den Bitleitungen BL1 bis BLj während
der Erholperiode bis auf den Massespannungspegel VSS entla
den.
In gleicher Weise wie bei der Bitleitungs-Einstellperiode
wechselt zu Beginn der Erholperiode das Steuersignal CTL von
einem niedrigen Logikpegel auf einen hohen Logikpegel, so
dass die zu den jeweiligen Speicherblöcken BLK1 bis BLK1 ge
hörigen Blockauswahlsignale BSEL1 bis BSELi auf hohen Pegel
aktiviert werden. Dies bewirkt, dass die Auswahltransistoren
BT1 bis BT18 der Blockauswahlsteuerschaltkreise 20_1 bis 20_i
leitend geschaltet werden. Dadurch wird die erste Reihenaus
wahlleitung SSL1 des jeweiligen Speicherblocks BLK1 bis BLK1
an die zugehörige Treiberleitung SS1 angekoppelt, um mit der
Versorgungsspannung VCC beaufschlagt zu werden, während die
zweite Reihenauswahlleitung SSL2 desselben an die zugehörige
Treiberleitung SS2 angekoppelt wird, um mit der Massespannung
beaufschlagt zu werden, und die Wortleitungen WL1 bis WL16
des jeweiligen Speicherblocks werden an die zugehörigen Trei
berleitungen CG1 bis CG16 angekoppelt, um mit der Massespan
nung VSS beaufschlagt zu werden.
Vor Eintritt in die Verifizierungsperiode geht dann, wie in
Fig. 8 illustriert, im weiteren Verlauf das Steuersignal CTL
von einem hohen Logikpegel VCC auf einen niedrigen Logikpegel
VSS über. Daraufhin wird die ausgewählte Wortleitung des aus
gewählten Speicherblocks vom Treiberschaltkreis 30 auf eine
Verifizierungsspannung Vverify von z. B. 0,7 V gesetzt, und nicht
ausgewählte Wortleitungen desselben werden vom Treiberschalt
kreis 30 jeweils auf die Lesespannung Vread von z. B. 4,5 V ge
setzt. Andererseits werden alle Wortleitungen WL1 bis WL16
von nicht ausgewählten Speicherblöcken auf einen Potential
schwebezustand gesetzt, da die zu den nicht ausgewählten
Speicherblöcken gehörigen Auswahltransistoren BT1 bis BT18 in
Abhängigkeit vom Übergang des Steuersignals CTL von hohem auf
niedrigen Pegel sperrend geschaltet werden. In der Verifizie
rungsperiode wird in derselben Weise wie beim herkömmlichen
Flash-Speicherbauelement vom NAND-Typ festgestellt, ob der
EEPROM-Zellentransistor die benötigte Soll-Schwellenspannung
erreicht. Der oben beschriebene Programmierzyklus wird dann
wiederholt, bis alle Seitenpuffer-Zwischenspeicher in der Ve
rifizierungsperiode auf die Versorgungsspannung gesetzt sind.
In diesem Ausführungsbeispiel wird die Programmierspannung
Vpgm während der wiederholten Programmierzyklen gemäß dem
ISPP-Schema sequentiell von 15,5 V auf 20 V erhöht. Außerdem
ist es dem Fachmann klar, dass während der Bitleitungs-
Einstellperiode und der Erholperiode die Wortleitungen WL1
bis WL16 der Speicherblöcke BLK1 bis BLK1 mit der Versor
gungsspannung VCC oder einer zwischenliegenden Spannung statt
mit der Massespannung VSS beaufschlagt werden können.
Gemäß dem oben beschriebenen erfindungsgemäßen Flash-Spei
cherbauelement vom NAND-Typ wird dadurch, dass in der Bitlei
tungs-Einstellperiode und der Erholperiode die Leitungen SSL2
sowie WL1 bis WL16 der nicht ausgewählten Speicherblöcke auf
die Massespannung VSS und die Leitung SSL1 derselben auf die
Versorgungsspannung VCC gesetzt werden, die Kapazität CA2
durch einen Abschirmeffekt der Wortleitungen WL1 bis WL16 der
nicht ausgewählten Speicherblöcke perfekt eliminiert, und die
Kapazität CA3 wird ebenfalls ausreichend bis auf ein vernach
lässigbares Maß aufgrund des Abschirmeffektes der Wortleitun
gen WL1 bis WL16 reduziert. Des weiteren wird die Substratka
pazität CB erhöht, da die Kapazität CA22 zur Substratkapazität
CB hinzuaddiert wird.
Da somit die Gesamtkapazität CA reduziert und die Substratka
pazität CB erhöht wird, wird die durch die kapazitive Kopp
lung zwischen der Bitleitung und dem Substrat erhöhte Span
nung Vup1 bis auf eine in Fig. 4 dargestellte Spannung Vup3
verringert. Daher kann verhindert werden, dass die Schwellen
spannung VTF des parasitären Feldtransistors, wie in Fig. 6
illustriert, unter die Wortleitungsspannung abfällt, so dass
die Programmierstörung vermieden wird. In gleicher Weise wird
die durch die Kopplung zwischen der Bitleitung und dem Sub
strat verringerte Spannung Vdown1 bis auf eine in Fig. 3 wie
dergegebene Spannung Vdown3 betragsmäßig reduziert. Dadurch
wird verhindert, dass die Schwellenspannung eines zu program
mierenden EEPROM-Zellentransistors nicht in ausreichendem Maß
eine Soll-Schwellenspannung erreicht, so dass die Unterpro
grammierung verhindert wird.
Es versteht sich, dass für den Fachmann neben den obigen Aus
führungsbeispielen weitere Realisierungen der Erfindung mög
lich sind. So kann bei Bedarf vorgesehen sein, die Zeilen je
des Speicherblocks nur während der Bitleitungs-Einstell
periode des Programmierzyklus in der geschilderten Weise
durch die Wirkung der Steuereinheit zur Steuerung der Block
auswahlsteuerschaltkreise auf eine vorgegebene Spannung zu
setzen, indem sie an die zugehörigen Treiberleitungen ange
koppelt werden.
Claims (11)
1. Nichtflüchtiges Halbleiterspeicherbauelement mit
- - einer Mehrzahl von Speicherblöcken (BLK1, . . ., BLKi), von denen jeder eine Mehrzahl von matrixförmig in Zeilen und Spalten angeordneten Speicherzellen beinhaltet,
- - einer Mehrzahl von Blockauswahlsteuerschaltkreisen (20_1, . . ., 20_i), von denen jeder einem zugehörigen Speicherblock zugeordnet ist und die Zeilen des zugehörigen Speicherblocks während eines Programmierzyklus an zugehörige Treiberleitun gen (SS1, CG1 bis CG16, SS2) ankoppelt, gekennzeichnet durch
- - eine Steuereinheit (100) zur Steuerung der Blockauswahl steuerschaltkreise (20_1, . . ., 20_i) derart, dass die Zeilen jedes Speicherblockes (BLK1, . . ., BLKi) während einer Bitlei tungs-Einstellperiode des Programmierzyklus an die jeweils zugehörige Treiberleitung (SS1, CG1 bis CG16, SS2) angekop pelt wird, wobei die Zeilen jedes Speicherblocks in der Bit leitungs-Einstellperiode des Programmierzyklus auf eine vor gegebene Spannung gesetzt werden.
2. Speicherbauelement nach Anspruch 1, weiter dadurch ge
kennzeichnet, dass jeder Blockauswahlsteuerschaltkreis (20_1,
. . ., 20_i) folgende Elemente enthält:
- - einen Blockauswahlsignalgenerator (22), der während des Programmierzyklus ein Blockauswahlsignal zum Auswählen eines zugehörigen Speicherblockes erzeugt, und
- - einen Schaltelementteil (BT1, . . ., BT18), der die Zeilen des zugehörigen Speicherblockes in Abhängigkeit von dem Blockauswahlsignal mit den zugehörigen Treiberleitungen ver bindet.
3. Speicherbauelement nach Anspruch 1 oder 2, weiter da
durch gekennzeichnet, dass die Steuereinheit (100) die Zeilen
jedes Speicherblocks während einer Erholperiode des Program
mierzyklus mit der jeweils zugehörigen Treiberleitung verbin
det, um sie auf die vorgegebene Spannung zu setzen.
4. Speicherbauelement nach einem der Ansprüche 1 bis 3, wei
ter dadurch gekennzeichnet, dass die Steuereinheit (100) die
Blockauswahlsignalgeneratoren (22) nicht ausgewählter Spei
cherblöcke während einer Programmier- und einer Verifizie
rungsperiode des Programmierzyklus deaktiviert, so dass sich
die Zeilen der nicht ausgewählten Speicherblöcke in einem Po
tentialschwebezustand befinden.
5. Nichtflüchtiges Halbleiterspeicherbauelement mit
- - einer Mehrzahl von Speicherblöcken (BLK1, . . ., BLKi), von denen jeder eine Mehrzahl von matrixförmig in Zeilen und Spalten angeordneten Speicherzellen beinhaltet, und
- - einer Mehrzahl von Blockauswahlsteuerschaltkreisen (20_1, . . ., 20_i), die jeweils einem der Speicherblöcke zugeordnet sind und von denen jeder einen Blockauswahlsignalgenerator (22), der ein Blockauswahlsignal zum Auswählen eines zugehö rigen Speicherblocks während eines Programmierzyklus erzeugt, und einen Schaltelementteil (BT1, . . ., BT18) umfasst, der die Zeilen des zugehörigen Speicherblocks in Abhängigkeit von dem Blockauswahlsignal mit einer jeweils zugehörigen Treiberlei tung (SS1, CG1 bis CG15, SS2) verbindet, gekennzeichnet durch
- - eine Steuereinheit (100) zum gleichzeitigen Aktivieren der Blockauswahlsteuerschaltkreise (20_1, . . ., 20_i) derart, dass die Zeilen jedes Speicherblocks während einer Bitlei tungs-Einstellperiode und einer Erholperiode des Programmier zyklus mit der jeweils zugehörigen Treiberleitung verbunden werden, wobei die Zeilen jedes Speicherblocks in der Bitlei tungs-Einstellperiode und der Erholperiode des Programmier zyklus auf eine vorgegebene Spannung gesetzt werden.
6. Speicherbauelement nach einem der Ansprüche 1 bis 5, wei
ter dadurch gekennzeichnet, dass es ein Flash-Speicher
bauelement vom NAND-Typ ist.
7. Speicherbauelement nach einem der Ansprüche 1 bis 6, wei
ter dadurch gekennzeichnet, dass die vorgegebene Spannung ei
ne Massespannung (VSS), eine Versorgungsspannung (VCC) oder
eine zwischen der Massespannung und der Versorgungsspannung
liegende Spannung ist.
8. Programmierverfahren für ein nichtflüchtiges Halbleiter
speicherbauelement mit einer Mehrzahl von Bitleitungen (BL1,
. . ., BLj), einer Mehrzahl von Speicherblöcken (BLK1, . . .,
BLKi), die jeweils mehrere Wortleitungen (WL1, . . ., WL16)
und mehrere, matrixförmig zu den Bitleitungen und den Wort
leitungen angeordnete Speicherzellen umfassen, und einer
Mehrzahl von jeweils einem der Speicherblöcke zugeordneten
Blockauswahlsteuerschaltkreisen (20_1, . . ., 20_i), welche die
Wortleitungen eines zugehörigen Speicherblocks während eines
Programmierzyklus an zugehörige Treiberleitungen (SS1, CG1
bis CG16, SS2) ankoppeln, bei dem
- - die Bitleitungen jeweils mit zu programmierenden Daten geladen werden und
- - die Daten in einen ausgewählten Speicherblock einprogram miert werden, dadurch gekennzeichnet, dass
- - Spannungen auf den Bitleitungen (BL1, . . ., BLj) entladen werden und die Wortleitungen (WL1, . . ., WL16) jedes Speicher blocks (BLK1, . . ., BLKi) im Ladeschritt und im Entladeschritt an die jeweils zugehörige Treiberleitung (SS1, CG1 bis CG16, SS2) angekoppelt werden, um auf eine vorgegebene Spannung ge setzt zu werden.
9. Programmierverfahren nach Anspruch 8, weiter gekennzeich
net durch den Schritt des Verifizierens, ob die Daten korrekt
in den ausgewählten Speicherblock einprogrammiert wurden.
10. Programmierverfahren nach Anspruch 8 oder 9, weiter da
durch gekennzeichnet, dass es für ein Flash-Speicherbau
element vom NAND-Typ verwendet wird.
11. Programmierverfahren nach einem der Ansprüche 8 bis 10,
weiter dadurch gekennzeichnet, dass als vorgegebene Spannung
eine Massespannung (VSS), eine Versorgungsspannung (VCC) oder
eine zwischen der Massespannung und der Versorgungsspannung
liegende Spannung gewählt wird.
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