TW201415461A - 非揮發性半導體記憶體、抹除方法以及程式化方法 - Google Patents

非揮發性半導體記憶體、抹除方法以及程式化方法 Download PDF

Info

Publication number
TW201415461A
TW201415461A TW102115203A TW102115203A TW201415461A TW 201415461 A TW201415461 A TW 201415461A TW 102115203 A TW102115203 A TW 102115203A TW 102115203 A TW102115203 A TW 102115203A TW 201415461 A TW201415461 A TW 201415461A
Authority
TW
Taiwan
Prior art keywords
write pulse
pulse
erase
voltage
volatile semiconductor
Prior art date
Application number
TW102115203A
Other languages
English (en)
Other versions
TWI511139B (zh
Inventor
Masaru Yano
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of TW201415461A publication Critical patent/TW201415461A/zh
Application granted granted Critical
Publication of TWI511139B publication Critical patent/TWI511139B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Landscapes

  • Read Only Memory (AREA)

Abstract

一種非揮發性半導體記憶體，包括：記憶體陣列。在程式化操作中，寫入脈衝被施加至該記憶體陣列的頁面，以將資料程式化至該頁面，在抹除操作中，抹除脈衝被施加於該記憶體陣列的區塊，以抹除該區塊的資料。該非揮發性半導體記憶體在該抹除操作之前進行預先程式化操作，並在該抹除操作之後進行後抹除操作。在該預先程式化操作中，根據與寫入脈衝有關的電壓資訊程式化該區塊之各頁面，在該抹除操作中，根據與抹除脈衝有關的電壓資訊，抹除該區塊的資料。

Description

非揮發性半導體記憶體、抹除方法以及程式化方法
本發明係有關於非揮發性半導體記憶體，且特別有關於快閃記憶體的程式化和抹除。
NAND型快閃記憶體包括由複數個NAND串列以矩陣方向配置而成的記憶體陣列。1個串列具有串聯連接之複數個記憶體單元以及連接至其兩端的選擇電晶體，串列的其中一端透過選擇電晶體連接至位元線，而另一端透過選擇電晶體連接至源極線。
一般的記憶體單元包括n型之源極/汲極、形成於源極/汲極之間的通道之上的氧化物膜、形成於氧化物膜上用以蓄積電荷的浮動閘極(電荷蓄積層)以及透過介電質膜形成於浮動閘極上之控制閘極。在進行程式化(寫入)操作時，高電壓被施加至控制閘極並將0V施加至通道，因此電子藉由FN穿隧(Fowler-Nordheim tunneling)通過氧化物膜，並蓄積於浮動閘極中。當電子蓄積於浮動閘極中時，也就是儲存資料「0」時，閾值往正值方向偏移，記憶體單元為正常關閉(normally off)。另一方面，在進行抹除操作時，高電壓被施加至P井區並將0V施加至控制閘極，因此浮動閘極中所蓄積的電子藉由FN穿隧通過氧化物膜，並被拉向基板。當浮動閘極沒有蓄積 電荷時，也就是儲存資料「1」時，閾值為負，而記憶體單元為正常開啟(normally on)。
如上所述，在程式化操作中，浮動閘極蓄積電子，且記憶體單元的閾值電壓往正值方向偏移。而在抹除操作中，電子從浮動閘極釋出，且記憶體單元的閾值電壓往負值方向偏移。因此，必須控制上述程式化和抹除以使記憶體單元的閾值進入「0」和「1」的分佈寬度中。此外，在記憶體單元儲存多位元的情況下，更必須進一步控制至進入「00」、「01」、「10」和「11」的分佈寬度中。
但是，由於各記憶體單元的尺寸和形狀會因為製程參數的變動而變異，且程式化和抹除次數等是造成例如通道氧化物膜劣化的影響因素，因此，無法輕易地在記憶體單元之間抹除資料。也就是說，在有的記憶體單元中，電子容易被釋出，因此容易到達「1」的閾值分佈寬度內，而在有的記憶體單元中，電子不容易被釋出，因此可能會有沒有到達「1」的閾值分佈寬度內的情況發生。為此，在抹除驗證(erase verify)檢查出有電子釋放不完全的記憶體單元的情況下，必須再次將抹除電壓施加至所選擇的區塊，使這些記憶體單元可以到達「1」的閾值分佈寬度內。
為了正確且有效地使電子從記憶體單元的釋出，通常會使用ISPE(Incremental Step Pulse Erase)方法。如第1A圖所示，此方法將初始抹除脈衝Vers0施加於所選擇的區塊中的記憶體單元，並在藉由抹除驗證判斷抹除不合格的情況下，施加比抹除脈衝Vers0高1個步級電壓(step voltage)的抹除脈 衝Vers1，而在判斷區塊內之全部記憶體單元的抹除皆合格之前，會依序增加抹除脈衝的電壓。
同樣地，在程式化的情況下，很難限制頁面內的全部記憶體單元的浮動閘極中皆均勻地蓄積電子。由於在有的記憶體單元中，電子容易被注入，而在有的記憶體單元中，電子不容易被注入，因此若在兩者上皆施加相同的程式化電壓，兩者的閾值的偏移量會相當不同。舉例而言，在有的記憶體單元中可以充分蓄積電子，因此可以到達「0」的閾值分佈寬度內，但在有的記憶體單元中無法充分蓄積電子，因此可能會有沒有到達「0」的閾值分佈寬度內的情況發生。為此，可藉由程式化驗證(program verify)檢查出電子注入不完全的記憶體單元，並再次將程式化電壓施加至這些記憶體單元，以使這些記憶體單元可以到達「0」的閾值分佈寬度內。
為了正確且有效地使電子注入至記憶體單元，通常會使用ISPP(Incremental Step Pulse Program)方法。如第1B圖所示，此方法將初始寫入電壓Vpgm0施加於所選擇的頁面，並在判斷頁面內之全部記憶體單元的程式化皆合格之前，會依序增加寫入脈衝的電壓。
除此之外，隨著快閃記憶體的高集成化，記憶體單元的尺寸也越來越小，字元線和位元線也因尺寸越來越精細而高阻抗化，因此字元線和位元線的電壓降也跟著變大，產生字元線和位元線的充電時間拉長的問題。在專利文獻1中，為了縮短資料的寫入時間，會先寫入比閾值電壓位準更低的暫時位準的預備資料，並執行對讀出資料的寫入驗證，此時字元線 的等待時間會比最終資料的寫入驗證讀出時的等待時間來得短。
專利文獻：
專利文獻1 日本專利公開第2010-302960號公報。
快閃記憶體會一般需具有一定的耐受性(資料覆寫次數)和資料保存特性。在FN穿隧電流流過氧化物膜的時候，一部分的電子會被氧化物膜捕捉，並蓄積於氧化物膜，因此，即使在控制閘極上施加電壓，FN穿隧電流還是很難流過，此現象限制了資料覆寫次數。除此之外，浮動閘極所蓄積的電荷也會隨著時間經過而洩漏，因此喪失所儲存的資料。為此，希望設計出圍繞浮動電極的絕緣膜以阻止特性劣化。
在快閃記憶體中，由於記憶體單元的尺寸越來越小，已知耐受性和資料保存特性的劣化也會變得更顯著。第2圖為程式化/抹除的週期特性的示意圖。其中縱軸為記憶體單元的閾值Vt，橫軸為程式化/抹除的週期數(出處：The new program/Erase Cycling Degradation Mechanism of NAND Flash Memory Devices,Albert Fayrushin,et al.Flash Core Technology Lab,Samsung Electronics Co,Ltd,IEDM09-823,P34.2.1-2.4)。從圖中可以得知，在接近10-20K前，程式化/抹除的記憶體單元的閾值Vt不太有變化，但在超過數千次週期之後，可以看出閾值Vt會慢慢地朝正值方向偏移。也就是說，隨著程式化/抹除的週期數增加，電子會被閘極氧化物膜 捕捉，推測其為由電子穿隧所造成的閘極氧化物膜劣化的原因之一。
在快閃記憶體的抹除中，為了在相同的抹除條件下即使在週期後仍能滿足要求，必須增加脈衝時間以藉由1個脈衝達成合格。除此之外，由於超過1K週期之後閾值Vt會越來越高，必須提高抹除電壓以維持抹除時間。另一方面，若增加脈衝的次數，則抹除本身的時間也會拉長。在程式化的情況下，為了使程式化速度隨著週期加速，雖然會以減少脈衝數的方式操作，但初始程式化脈衝的電位沒有改變。
儘管如此，隨著程式化/抹除週期數的增加，脈衝次數的增加和高電壓的施加，會有加速閘極氧化物膜和圍繞浮動電極的絕緣膜的劣化的問題產生。
本發明的目的在於解決上述問題，以提供一種可以抑制記憶體單元急速劣化的非揮發性半導體記憶體。除此之外，本發明的目的還在於提供一種非揮發性半導體記憶體，其根據記憶體單元的磨損狀態給予適當的程式化電壓和抹除電壓。
本發明一實施例提供一種非揮發性半導體記憶體，包括：一記憶體陣列，具有以矩陣方向排列的複數個記憶體單元。在程式化操作中，該非揮發性半導體記憶體將1個或1個以上的寫入脈衝施加於該記憶體陣列的選擇頁面，以將資料程式化至該選擇頁面。在抹除操作中，該非揮發性半導體記憶體將1個或1個以上的抹除脈衝施加於該記憶體陣列的選擇 區塊，以抹除該選擇區塊的資料。在該抹除操作之前，該非揮發性半導體記憶體進行預先程式化操作。在該抹除操作之後，該非揮發性半導體記憶體進行後抹除操作。在該後抹除操作中，該非揮發性半導體記憶體將與該選擇區塊之各頁面的寫入脈衝有關的電壓資訊以及與該選擇區塊之抹除脈衝有關的電壓資訊，寫入至該選擇區塊內的一預先決定區域。在該預先程式化操作中，該非揮發性半導體記憶體根據該預先決定區域所儲存的與寫入脈衝有關的電壓資訊程式化該選擇區塊之各頁面。在該抹除操作中，該非揮發性半導體記憶體根據該預先決定區域所儲存的與抹除脈衝有關的電壓資訊抹除該選擇區塊的資料。
在該後抹除操作中，該非揮發性半導體記憶體更根據基於上述與寫入脈衝有關的電壓資訊進行寫入時的驗證結果更新上述與寫入脈衝有關的電壓資訊，並寫入更新的電壓資訊。當該選擇頁面其中任一記憶體單元的閾值超過一基準值時，該非揮發性半導體記憶體更新上述與寫入脈衝有關的電壓資訊以降低寫入脈衝的初始值。上述與寫入脈衝有關的電壓資訊包括將每條字元線之寫入脈衝的初始值以二進位資料表示的n位元的正碼以及將該正碼反轉的n位元的反轉碼，其中在將該正碼以及該反轉碼寫入至該預先決定區域時，該非揮發性半導體記憶體對該正碼以及該反轉碼之二進制資料所指定的記憶體單元進行驗證。該非揮發性半導體記憶體根據該抹除操作時的抹除脈衝的數目，更新上述與抹除脈衝有關的電壓資訊，並寫入更新的電壓資訊。該非揮發性半導體記憶體判斷該 抹除操作時的抹除脈衝的數目是否超過一預定數目，當超過該預定數目時，更新上述與抹除脈衝有關的電壓資訊以提高抹除脈衝的初始值。該該非揮發性半導體記憶體從上述與寫入脈衝有關的電壓資訊中抽出該選擇區塊內各頁面的寫入脈衝的初始值的最小值，並藉由該最小值加上一預定電壓所構成的寫入脈衝程式化該選擇區塊。該該非揮發性半導體記憶體讀出該預先決定區域所儲存的上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊，並至少在該抹除操作的期間將讀出的電壓資訊儲存至暫存器。
本發明另一實施例提供一種非揮發性半導體記憶體，包括：一記憶體陣列，具有以矩陣方向排列的複數個記憶體單元，其中在程式化操作中，該非揮發性半導體記憶體將1個或1個以上的寫入脈衝施加於該記憶體陣列的選擇頁面，以將資料程式化至該選擇頁面，且在抹除操作中，該非揮發性半導體記憶體抹除該記憶體陣列的選擇區塊的資料；以及一儲存單元，包括一預先決定區域，用以儲存該抹除操作時與該選擇區塊中各頁面的寫入脈衝有關的電壓資訊；其中該非揮發性半導體記憶體從該預先決定區域讀出與該選擇頁面的寫入脈衝有關的電壓資訊，並根據該電壓資訊施加第1個寫入脈衝，然後根據驗證的結果決定第2個寫入脈衝的電壓。
當該選擇頁面中任一記憶體單元的閾值超過一基準值時，該第2個寫入脈衝的電壓為V1，而當該選擇頁面中任一記憶體單元的閾值皆未超過該基準值時，該第2個寫入脈衝以後的寫入脈衝的電壓為V2，其中V1小於V2。
本發明另一實施例提供一種抹除方法，適用於一非揮發性半導體記憶體，該揮發性半導體記憶體包括由複數個記憶體單元以矩陣方向排列排列而成的一記憶體陣列，該抹除方法包括：根據抹除指令以及位址資訊選擇一區塊；從該區塊的一預先決定區域中讀出與程式化各頁面時的寫入脈衝有關的電壓資訊以及與抹除該區塊時的抹除脈衝有關的電壓資訊；根據上述與寫入脈衝有關的電壓資訊，對該區塊的各頁面進行預先程式化操作；根據上述與抹除脈衝有關的電壓資訊抹除該區塊；根據一定條件更新上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊；以及將更新的上述與寫入脈衝有關的電壓資訊以及更新的上述與抹除脈衝有關的電壓資訊寫入至該預先決定區域以進行後抹除操作。
根據一定條件更新上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊更包括：判斷用於抹除之抹除脈衝的數目是否超過一預定數目；以及當超過該預定數目時，更新上述與抹除脈衝有關的電壓資訊以提高抹除脈衝的初始值。根據一定條件更新上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊更包括：在利用基於上述與寫入脈衝有關的電壓資訊的寫入脈衝的初始值進行寫入之後的驗證中，判斷選擇頁面其中是否有任一記憶體單元的閾值超過一基準值；以及當閾值超過該基準值時，更新上述與寫入脈衝有關的電壓資訊以降低寫入脈衝的初始值。與寫入脈衝有關的電壓資訊包括將每條字元線之寫入脈衝的初始值以二進位資料表示的n位元的正碼以及將該正碼反轉的n位元的反轉 碼，其中該抹除後寫入包括：在將該正碼以及該反轉碼寫入該預先決定區域時，對該正碼以及該反轉碼之二進制資料所指定的記憶體單元進行驗證。該預先程式化操作包括：從上述與寫入脈衝有關的電壓資訊中抽出該區塊內各頁面的寫入脈衝的初始值的最小值，並藉由該最小值加上一預定電壓所構成的寫入脈衝程式化該區塊。
本發明另一實施例提供程式化方法，適用於一非揮發性半導體記憶體，該揮發性半導體記憶體包括由複數個記憶體單元以矩陣方向排列排列而成的一記憶體陣列，該程式化方法包括：在區塊之資料被抹除時，將與程式化該區塊內各頁面時的寫入脈衝有關的資訊儲存至一預先決定區域；根據程式化指令以及位址資訊選擇頁面；從該頁面的預先決定區域讀出與寫入脈衝有關的資訊；根據上述與寫入脈衝有關的資訊，施加第1個寫入脈衝至該頁面；以一預定電壓對該頁面進行驗證；以及根據驗證結果決定第1個寫入脈衝的電壓值。
當該頁面中任一記憶體單元的閾值超過一基準值時，該第2個寫入脈衝的電壓為V1，而當該頁面中任一記憶體單元的閾值皆未超過該基準值時，該第2個寫入脈衝以後的寫入脈衝的電壓為V2，其中V1小於V2。
基於上述，本發明可根據程式化/抹除的週期特性提供最適合的程式化電壓以及抹除電壓。藉此，可以提供防止資料覆寫次數和資料保存特性的局部劣化以及長壽命的快閃記憶體。
10‧‧‧快閃記憶體
100‧‧‧記憶體陣列
110‧‧‧輸入/輸出緩衝器
120‧‧‧位址暫存器
130‧‧‧資料暫存器
140‧‧‧控制器
150‧‧‧字元線選擇電路
160‧‧‧頁面緩衝器/感測電路
170‧‧‧行選擇電路
180‧‧‧內部電壓產生電路
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLK(0)、BLK(1)、BLK(m)‧‧‧區塊
BST、SST‧‧‧選擇電晶體
C1、C2、C3‧‧‧控制訊號
GBL0、GBL1、GBLn-1、GBLn‧‧‧位元線
MC0、MC1、MC2、MC31‧‧‧記憶體單元
NU‧‧‧單元單位
S10、S20、S30、S100、S102、...、S318‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共同源線
Verify‧‧‧驗證電壓
Vers、Vers0、Vers1、...、Vers(n)‧‧‧抹除電壓
Vers_init‧‧‧抹除電壓的初始值
Vpass‧‧‧脈衝電壓
Vpgm、Vpgm0、Vpgm1、...、Vpgm(n)‧‧‧程式化電壓
Vpgm_init‧‧‧程式化電壓的初始值
Vread‧‧‧讀出脈衝電壓
Vt‧‧‧閾值電壓
WL0、WL1、WL2、WL31‧‧‧字元線
第1A圖為ISPE的示意圖；第1B圖為ISPP的示意圖：第2圖為NAND型快閃記憶體的資料覆寫次數與記憶體單元的閾值之間的關係的示意圖；第3圖為根據本發明實施例之快閃記憶體的組成的示意圖；第4圖為形成於記憶體區塊內之單元單位的組成的示意圖；第5圖為根據本發明實施例之抹除模式的操作流程圖；第6圖為第5圖之預先程式化的詳細操作的流程圖；第7圖為記憶體區塊之備用區域所儲存的調整碼的示意圖；第8圖為第5圖之抹除延遲的詳細操作的流程圖；第9圖為第5圖之後抹除的詳細操作的流程圖；第10A圖為根據本發明實施例之ISPE的抹除脈衝的例子的示意圖；第10B圖為根據本發明實施例之ISPP的程式化脈衝的例子的示意圖；第11圖為在第5圖之後抹除中所更新的數碼表的示意圖；第12圖為根據本發明實施例之程式化模式的操作流程圖；第13A圖為根據本發明實施例之程式化模式中的一般ISPP脈衝電壓的示意圖；第13B圖為根據本發明實施例之程式化模式中程式化速 度減速時的ISPP脈衝電壓的示意圖；第14圖為根據本發明實施例之效果的例子的示意圖。
以下參照圖式詳細說明本發明的實施例。在本發明之較佳實施例中以NAND型快閃記憶體舉例說明。另外，須注意的是，為容易理解起見，圖式中各部件的大小比例會有所調整而可能與實際裝置中的大小比例不同。另外，在本說明書中，「程式化(program)」與「寫入(writing)」為同義。
第3圖為根據本發明實施例之快閃記憶體的組成的示意圖。雖然在此以第3圖所示之快閃記憶體的組成為例說明本發明實施例，但本發明並不必然侷限於此種組成。
本實施例中的快閃記憶體10包括：記憶體陣列100，具有以矩陣陣列形式排列的複數個記憶體單元；輸入/輸出緩衝器110，連接至外部輸入/輸出端子I/O；位址暫存器120，用以從輸入/輸出緩衝器110接收位址資料；資料暫存器130，用以保存輸入/輸出資料；控制器140，用以根據來自輸入/輸出緩衝器110的指令資料以及外部控制訊號，供給控制各部件的控制訊號C1、C2、C3等；字元線選擇電路150，用以解碼從位址暫存器120接收的列位址資訊Ax，並根據解碼結果進行記憶體區塊的選擇和字元線的選擇等；頁面緩衝器/感測電路160，用以保存從字元線選擇電路150所選擇之頁面中讀出的資料，並保存待寫入頁面的資料；行選擇電路170，用以解碼從位址暫存器120接收的行位址Ay，並根據解碼結果選擇頁面緩衝器內的行資料；以及內部電壓產生電路180， 用以產生資料讀出、程式化和抹除、驗證等所必要的電壓(ISPP的程式化電壓Vpgm、脈衝電壓Vpass、讀出脈衝電壓Vread、ISPE的抹除電壓Vers)。
記憶體陣列100具有沿行方向配置的區塊BLK(0)、BLK(1)、...、BLK(m)。第4圖為形成於記憶體區塊內之NAND串列的組成電路圖。1個記憶體區塊由複數個NAND串列(以下稱為單元單位NU)形成，其中每個單元單位NU由複數個記憶體單元串聯連接而成，單元單位NU沿著列方向排列。
每個單元單位NU的組成包括串聯連接之32個記憶體單元MCi(i=0,1,...,31)、連接至記憶體單元MC31之汲極側的選擇電晶體BST以及連接至記憶體單元MC0之源極側的選擇電晶體SST。每個選擇電晶體BST的汲極連接至其所對應的1條位元線GBL，而選擇電晶體SST的源極連接至共同源極線SL。記憶體單元MCi的控制閘極連接至字元線WLi。選擇電晶體BST和SST的閘極分別連接至與字元線WLi平行延伸的選擇閘極線SGD和SGS。在字元線選擇電路150根據列位址Ax選擇記憶體區塊的時候，透過該記憶體區塊的選擇閘極線SGS、SGD選擇性地驅動選擇電晶體BST、SST。
如第2圖所示，當程式化/抹除的週期數增加時，根據通道氧化物膜的劣化和電子被捕捉至通道氧化物膜等原因，程式化或抹除之記憶體單元的閾值電壓Vt會朝正值方向偏移。也就是說，操作時必須提高程式化和抹除所需要的電壓。
在程式化和抹除中，會控制記憶體單元的閾值， 使其落在「0」、「1」之分佈寬度的範圍內，並藉由其分佈寬度或界限(margin)、程式化時的驗證以及抹除時的驗證進行確認。舉例而言，若資料「0」、「1」之分佈寬度的容許範圍很窄，如閾值電壓朝正值方向偏移一樣，驗證電壓也需朝正值方向偏移，程式化電壓和抹除電壓也會跟著增加。另一方面，若分佈寬度的容許範圍很寬，則可不需提高驗證電壓，此時可以抑制高程式化電壓和抹除電壓的增加，並防止記憶體單元的急速劣化。
快閃記憶體其中一個用途為儲存大量的資料。例如複製DVD內所裝載的資料以及保存數位相機等所拍攝的資料，此類用途之快閃記憶體的大量資料覆寫次數會比較少，因此不一定會要求嚴格的耐受度，反而會要求較好的資料保存特性。相反的，對運用於電源監視和與安全性有關方面的快閃記憶體而言，則必須要求嚴格的耐受度。在本實施例中提供對記憶體單元最適合的程式化電壓以及抹除電壓，並抑制快閃記憶體的劇烈劣化。另外，本實施例提供一種快閃記憶體，其具有對應用途的耐受度和資料保存特性。
第5圖為本實施例之快閃記憶體的抹除模式的流程圖。如圖所示，本實施例之抹除模式由預先程式化(Pre-Program)(步驟S10)、抹除延遲(Erase-Latency)(步驟S20)以及後抹除(Post-Erase)(步驟S30)三個步驟構成。
第6圖為第5圖之預先程式化(步驟S10)的詳細操作的流程圖。首先，快閃記憶體10從外部控制器接收抹除指令以及待抹除之位址資訊(例如列位址的高階位元)(步驟 S100)。快閃記憶體10的控制器140解讀抹除指令，並啟動預先程式化的程序(步驟S102)。控制器140根據由位址暫存器120所提供的位址資訊，使字元線選擇電路150選擇記憶體陣列100內的記憶體區塊(步驟S104)。然後，控制器140讀出所選擇記憶體區塊之備用區域所儲存的資料(步驟S106)。所讀出的資料包括藉由ISPP對該區塊各字元線進行程式化時的寫入脈衝電壓的最小值Vpgm_init以及藉由ISPE對該區塊進行抹除時的抹除脈衝電壓的初始值Vers_init。
第7圖為記憶體區塊之備用區域所儲存的資料為調整碼(trimming code)一實施例之示意圖。調整碼為二進位資料(binary data)，用以表示區塊內各頁面內之資料在被程式化時的寫入脈衝的初始值，包含00~07的8位元的正碼以及10~17的8位元的反轉碼。在此以程式化電壓16.4V~17.8V與字元線31~25之間的關係為例，資料「0」中最小的電壓為ISPP的初始值Vpgm_init。舉例而言，字元線25的程式化電壓的初始值Vpgm_init為16.8V，字元線26、27、29、31的初始值Vpgm_init為17V，字元線30的初始值為17.2V，而字元線28的初始值Vpgm_init為17.4V。在驗證一列中，「0」為合格，「1」為不合格。
調整碼是在後述的後抹除(步驟S30)中被寫入至備用區域，在其寫入之際，資料「0」是用來確認記憶體單元的程式化狀態的指標。也就是說，對各頁面0V的驗證電壓進行驗證，並監視資料「0」是否出現。
在僅利用正碼的情況下，各頁面所包含的「0」的 位元數不同。例如，字元線31中的「0」為5位元，而字元線28中的「0」為3位元。利用各頁面之間不同的「0」的位元數，可以推測實際上包含數千甚至數萬位元的各頁面的程式化狀態。為此，對於各頁面的程式化狀態而言，參考越多位元數的話則其推測的準確度也越高。另外，在各頁面的程式化狀態的推測當中，最好不要有字元線間的判斷變異。在本實施例之例子中，反轉碼的用意在於使各字元線皆具有8位元的「0」，因此，為了確認字元線之程式化狀態所需參照的位元數便會增加，可以提昇推測的準確度。此外，由於各字元線的「0」的總數一致，可以抑制字元線間的判斷變異。另外，抹除該記憶體區塊時的ISPE的初始值Vers_init以與任1條字元線關聯的方式儲存於調整碼中。
請再參照第六圖，控制器140從備用區域讀出調整碼，並將調整碼儲存於暫存器中(步驟S108)。假設在備用區域僅儲存正碼的情況下，控制器140可以生成正碼的反轉碼，並使反轉碼與正碼一起被儲存於暫存器中。另外，暫存器可為快閃記憶體中由SRAM或DRAM等所構成的內部記憶體，也可以是記憶體陣列100中所劃分出來的預設的記憶體區域。
控制器140執行如第7圖所示之調整碼的NAND演算，以抽出區塊中程式化電壓的初始值的最小值Vpgm_min(步驟S110)。在第7圖所示的例子中，區塊內的最小值Vpgm_min為16.8V。另外，控制器140並從調整碼讀出抹除區塊時的ISPE的初始值Vers_init。
接著，控制器140將ISPP的初始值的最小值 Vpgm_min加上α(即Vpgm_min+α)的1脈衝施加至被選擇為抹除對象的區塊的全部字元線上，並執行區塊全體(包含備用區域)的預先程式化(步驟S112)。其中，α為一預先決定的值，並被設定為使區塊內全部記憶體單元中皆寫入資料「0」的期望值。舉例而言，α為相當於3個步級電壓的電壓，或者是調整碼的ISPP的初始值的最大值Vpgm_max(Vpgm_min+α=Vpgm_max，在第7圖的例子中，Vpgm_max為17.4V)，也可以是最小值Vpgm_min和最大值Vpgm_max的中間值等。
接著，在預先程式化結束的時候，控制器140移至抹除延遲的程序。第8圖為抹除延遲(步驟S20)的詳細操作的流程圖。在預先程式化結束(步驟S200)時，控制器140從暫存器讀出抹除電壓的初始值Vers_init，並將其設定為抹除脈衝的初始值(步驟S202)。接著，藉由控制器140的控制，將0V施加於所選擇的區塊的全部字元線，將抹除電壓Vers_init施加於基板的井區，抹除區塊的資料(步驟S204)。
然後，以驗證電壓Verify=0V進行抹除驗證(步驟S206)。也就是說，將0V施加於抹除之區塊的全部字元線，並檢查位元線是否導通。在全部的頁面中，若確認閾值Vt小於0，則判斷為合格(步驟S208：是)，且區塊抹除完成(步驟S212)。在任一頁面中若有抹除不完全的情況發生，則增加0.2V的步級電壓，也就是將抹除電壓Vers設定為Vesr+0.2V(步驟S210)，並再次施加抹除脈衝。若抹除還是不完全的話，則重複同樣的步驟直到完全抹除。計數器會計數抹除所需要的抹除脈衝的個數，並將其計數值儲存起來。藉由以驗證電壓 Verify=0V進行抹除驗證，可緩和高電壓的施加並抑制記憶體單元的劣化。
在抹除延遲結束的時候，控制器140接著進行後抹除的程序。第9圖為後抹除(步驟S30)的詳細操作的流程圖。在所選擇的區塊的抹除結束時(步驟S300：是)，控制器140確認抹除所需要的抹除脈衝的個數(步驟S302)。如上所述，抹除脈衝的個數是在抹除延遲時儲存於計數器的值。控制器140判斷抹除脈衝為2個脈衝或是3個脈衝(步驟S304)。若抹除脈衝為2個脈衝，則將暫存器所儲存的抹除電壓的初始值Vers_init直接(不動地)寫入所選擇的區塊的備用區域中(步驟S306)。另一方面，若抹除脈衝為3個脈衝，則將寫入至備用區域的抹除電壓的初始值Vers_init更新為加上一個步級電壓(例如0.2V)的電壓後再進行寫入(步驟S308)。
第10A圖為抹除脈衝為3個脈衝時其初始值Vers_init的更新例的示意圖。也就是說，如圖所示，在抹除1中，藉由抹除延遲的程序，在施加第3次之抹除脈衝18.4V時判斷驗證為合格。因此，在後抹除模式中，會將備用區域中的抹除電壓的初始值Vers_init更新為18.2V並儲存。將來進行該區塊的抹除2時，抹除脈衝的初始值Vers_init會從18.2V開始，接著再施加18.4V的抹除脈衝。1個抹除脈衝的施加時間大約為300μs抹除1當中抹除電壓的施加時間總計約為900μs。而抹除2當中，初始值提高至18.2V的另一層意義代表抹除電壓的施加整體時間可能減少至約為600μs，因此可以緩和記憶體的劣化。另外，雖然在此以脈衝次數為2次或3次為 例，但對於這些次數以外的脈衝次數，還是可以以類似上述的方法判斷脈衝次數是否超過某一定數目，並根據此判斷結果變更初始值Vers_init。
接著再次參照第9圖，控制器140將暫存器所儲存的每條字元線的初始值Vpgm_init施加於抹除區塊的各字元線上，並對區塊內之備用區域的調整碼進行程式化(步驟S310)。此時，由於調整碼包含正碼與反轉碼，對各字元線而言，會在驗證中監視其8位元數量之「0」的程式化狀態。在利用各字元線之寫入脈衝的初始值Vpgm_init進行程式化之後，將0V施加於字元線上，以檢查位元線是否導通，也就是說，以驗證電壓Verify=0V進行驗證。若被程式化之頁面中有任何1個記憶體單元的閾值Vt大於0V，換言之，若8位元中有任何1位元的驗證為合格，則控制器140更新暫存器所儲存之數碼以使該頁面的程式化電壓的初始值Vpgm_init降低1個步級電壓，並將更新後的數碼寫入至備用區域(步驟S316)。考量到對於具有因區塊抹除所造成之通道氧化物膜劣化的記憶體單元而言，此種記憶體單元的程式化速度會變高，因此為了抑制此種現象會降低初始值。
另一方面，若被程式化之頁面中的全部記憶體單元的閾值Vt皆小於等於0V，也就是說，若全部8位元的驗證皆為不合格，考量到記憶體單元的資料保存特性通常會回復，則控制器140將暫存器所儲存之數碼不變動地寫入至備用區域(步驟S318)。另外，雖然圖中並未表示，但在之後會繼續將調整碼程式化至備用區域的流程。也就是說，基於ISPP依序施 加寫入脈衝並在備用區域中儲存調整碼的操作會持續直到藉由預定的驗證電壓判斷程式化為合格為止。此時，在調整碼當中包括更新後的正碼以及其反轉碼。
第11圖為更新後之調整碼的示意圖。假設，在以程式化電壓的初始值Vpgm_init對字元線28進行程式化的時候，若在其驗證中為Vt>0，則如步驟S316所記載，將初始值Vpgm_init降低1個步級電壓，將字元線28中17.2V的資料從「1」更新為「0」。也就是說，將字元線的初始值Vpgm_init更新為17.0V。
第10B圖為基於ISPP的寫入脈衝一實施例的示意圖。假設在後抹除中，將初始值Vpgm_init=17.2V施加至字元線28，若在驗證中為Vt>0，則將初始值Vpgm_init降低1個步級電壓至17.0V。此初始值在程式化模式中進行程式化時讀出，且對此頁面的程式化從施加以17.0V為初始值Vpgm_init的寫入脈衝開始。
接著說明本實施例的程式化模式(Program-Mode)。第12圖為程式化模式的詳細操作流程圖。在程式化模式中，讀出儲存於區塊之備用區域中的程式化電壓的初始值Vpgm_init，並利用此初始值，根據ISPP進行寫入。
控制器140從外部控制器接收程式化指令與位址資訊(步驟S400)，然後解讀程式化指令，並啟動程式化模式(步驟S402)。控制器140根據位址資訊選擇區塊及頁面(步驟S404)，並抽出所選擇的頁面的備用區域中所儲存的程式化電壓的初始值Vpgm_init(資料「0」中最小的電壓)(步驟S406)。 接著，控制器140將初始值Vpgm_init施加於所選擇的頁面，對所選擇的頁面進行資料寫入(步驟S408)。然後，控制器140設定驗證電壓Verify為0V，也就是將0V施加至選擇的頁面以進行所選擇的頁面的驗證(步驟S410)，並判斷所選擇的頁面中是否有任何1個記憶體單元的閾值Vt大於0(步驟S412)。
若所選擇的頁面中發生任何1個記憶體單元的閾值Vt大於0，則判斷程式化速度為快速，Vpgm=Vpgm+0.8V(步驟S416)，將ISPP控制為以0.8V之電壓為步級電壓，並根據此ISPP繼續進行程式化。另一方面，若所選擇的頁面中沒有任何1個記憶體單元的閾值Vt大於0，也就是說，若沒有出現資料「0」的話，則認為從抹除後的狀態開始的時間模式可改善資料保持特性，因此下一個程式化電壓在經過Vpgm=Vpgm+0.2V(步驟S414)以及Vpgm=Vpgm+0.8V(步驟S416)的程序之後，其步級電壓被提昇至1V，並根據此步級電壓繼續第2個程式化脈衝以後的ISPP。另外，雖然並未在第12圖中顯示，但在之後，選擇頁面的程式化驗證是以比0V更高的預定電壓進行，而在驗證中判斷為合格時，結束對選擇頁面的程式化。
第13圖為ISPP的脈衝波形的示意圖。在第13A圖為初始值Vpgm_init為16.2V且每次以0.8V之步級電壓增加的一般ISPP的示意圖。第13B圖為在認為如上所述之程式化速度減速的情況下，步級電壓提昇至1V且第2個脈衝電壓變成17.2V的ISPP的示意圖。
在快閃記憶體中，當程式化資料時，會準備資料尚未被程式化的區域，或者是資料被抹除的區域。為了不加速 特定區域的耗損，演算法會傾向於以使程式化/抹除的次數為均等的方式選擇記憶體區域。第14圖為對一特定區塊輪流進行程式化以及抹除的示意圖。也就是說，先進行區塊的抹除1，然後對區塊內之頁面進行程式化(寫入)，再接著進行區塊的抹除2。
在本實施例中，當進行區塊的抹除1時，進行抹除前寫入(預先程式化，Pre-Program)。在區塊中可能會包含過去不曾被程式化的記憶體單元，或者是並未被以相對少之次數程式化的記憶體單元。抹除前寫入參照各頁面的寫入脈衝的初始值Vpgm_init，並藉由施加比初始值大2至3個步級電壓的寫入電壓，將資料「0」程式化至區塊內全部的記憶體單元，或者是大部分的記憶體單元。如第2圖所示，記憶體單元的閾值會隨著抹除/程式化的週期次數增加而增加，因此，藉由使週期次數均一化，可以使區塊內的記憶體單元的閾值均一化，或者至少相差不大。
當區塊的抹除1結束時，進行抹除後寫入(後寫入，Post-Erase)。在抹除後寫入中會更新抹除前的寫入脈衝和抹除脈衝。如上所述，當抹除區塊時的抹除脈衝的次數增加時(例如，如上所述，從2次增加至3次時)，將抹除脈衝的初始值增加1個步級電壓，例如如第10A圖所示。因此，此區塊下次抹除時的抹除脈衝的初始值會高1個步級電壓，另一方面，下次抹除脈衝的次數也會減少至2次。由於2次的抹除脈衝的施加時間比3次的抹除脈衝的施加時間短，因此可以抑制記憶體單元的劣化。
除此之外，在抹除後寫入中，會利用暫存器所儲存的調整碼的初始值Vpgm_init，對區塊內之備用區域的各頁面進行調整碼的程式化，並以Vt=0V的驗證電壓為基準，檢查對記憶體單元而言程序化是否容易。對於資料保存特性良好的一般記憶體單元，若不以初始值Vpgm_init的脈衝進行程序化，則不會出現資料「0」。若正碼和反轉碼的8位元的資料「0」所對應的位元線中任意一者出現「0」，則判斷程式化具有容易的狀態，因此進行更新以使初始值降低1個步級電壓。然後，以一般的ISPP程序將更新過後的調整碼寫入至備用區域。
當區塊的抹除1結束時，該區塊即可進行程式化。當進行程式化的時候，根據位址資訊選擇頁面，並讀出所選擇之頁面的備用區域中所儲存的寫入脈衝的初始值Vpgm_init。此寫入脈衝的初始值Vpgm_init為在緊接著抹除1之後的後抹除中形成於備用領域，並用來反應抹除後寫入之程式化狀態的更新過後的資料。根據所讀出的寫入脈衝的初始值Vpgm_init，對所選擇的頁面執行程式化，以驗證電壓Verify=0V進行驗證。雖然緊接在抹除之後程式化速度會有變快的傾向，但經過從抹除1到寫入的時間後，記憶體單元的資料保存特性會回復。藉由利用與抹除後相同的寫入脈衝的初始值Vpgm_init，在以驗證電壓Verify=0V進行的驗證的結果中，若所選擇之頁面中有出現任何一個資料「0」，則記憶體單元的程序化狀態為容易，當在第2個寫入脈衝以後皆提供大電壓值的寫入脈衝時，考慮到記憶體單元的急速劣化，會抑制第2個寫入脈衝以後的寫入脈衝電壓(例如如第13A圖所示， 0.8V)。另一方面，若沒有出現資料「0」，由於考慮到記憶體單元的資料保存特性的改善，第2個寫入脈衝電壓會相對地增大(例如，如第13B圖所示，1V)。
在進行寫入之後，對該區塊再次進行抹除。在此，並不限定於區塊內的全部頁面皆被程式化的情況，也不限定於1個頁面皆是資料「0」的情況。也就是說，在區塊內，資料「1」和資料「0」會混著出現。如上所述，在區塊的抹除2進行前，藉由抹除前寫入，區塊內的資料大部分都會是資料「0」。
根據上述實施例，本發明可以提供一種耐受度高的快閃記憶體，其可平均程式化/抹除的週期特性、緩和脈衝次數的增加、抑制高電壓的施加、並防止資料覆寫次數以及資料保存特性的局部劣化。另外，還可以藉由監視抹除前後的程式化狀態提供對應於週期數之進展的最適合的程式化電壓和/或抹除電壓。
上述詳細說明了本發明的較佳實施例，但須注意的是，本發明並不限定於此特定的實施例。所屬技術領域具有通常知識者可在不背離如申請專利範圍所記載之本發明的精神與範圍下可做出各種改變、取代和交替。
雖然在上述實施例中以1個記憶體單元中設定1個閾值(單值)為例，但本發明仍可適用於儲存2值、4值等多位元資料半導體記憶體。除此之外，所屬技術領域具有通常知識者可以輕易根據公知的電路技術得知如何產生抹除脈衝。上述之抹除脈衝的數目、抹除電壓、脈衝寬度等僅為例示，其可根據半導體記憶體的設計等適當調整。另外，在上述實施例中 雖以使用將浮動閘極用作電荷蓄積層的記憶體單元為例，但本發明仍可適用於其他使用浮動閘極以外之電荷蓄積層的記憶體單元，例如類似ONO(氧化物膜-氮化物膜-氧化物膜)形式之介面陷阱(interface trap)型非揮發性記憶體。
S10、S20、S30‧‧‧步驟

Claims (17)

  1. 一種非揮發性半導體記憶體，包括：一記憶體陣列，具有以矩陣方向排列的複數個記憶體單元；其中在程式化操作中，該非揮發性半導體記憶體將1個或1個以上的寫入脈衝施加於該記憶體陣列的選擇頁面，以將資料程式化至該選擇頁面；其中在抹除操作中，該非揮發性半導體記憶體將1個或1個以上的抹除脈衝施加於該記憶體陣列的選擇區塊，以抹除該選擇區塊的資料；其中在該抹除操作之前，該非揮發性半導體記憶體進行預先程式化操作；其中在該抹除操作之後，該非揮發性半導體記憶體進行後抹除操作；其中在該後抹除操作中，該非揮發性半導體記憶體將與該選擇區塊之各頁面的寫入脈衝有關的電壓資訊以及與該選擇區塊之抹除脈衝有關的電壓資訊，寫入至該選擇區塊內的一預先決定區域；其中在該預先程式化操作中，該非揮發性半導體記憶體根據該預先決定區域所儲存的與寫入脈衝有關的電壓資訊程式化該選擇區塊之各頁面；其中在該抹除操作中，該非揮發性半導體記憶體根據該預先決定區域所儲存的與抹除脈衝有關的電壓資訊抹除該選擇區塊的資料。
  2. 如申請專利範圍第1項所述之非揮發性半導體記憶體，其中在該後抹除操作中，該非揮發性半導體記憶體更根據基於上述與寫入脈衝有關的電壓資訊進行寫入時的驗證結果更新上述與寫入脈衝有關的電壓資訊，並寫入更新的電壓資訊。
  3. 如申請專利範圍第2項所述之非揮發性半導體記憶體，其中當該選擇頁面其中任一記憶體單元的閾值超過一基準值時，該非揮發性半導體記憶體更新上述與寫入脈衝有關的電壓資訊以降低寫入脈衝的初始值。
  4. 如申請專利範圍第2或3項所述之非揮發性半導體記憶體，其中上述與寫入脈衝有關的電壓資訊包括將每條字元線之寫入脈衝的初始值以二進位資料表示的n位元的正碼以及將該正碼反轉的n位元的反轉碼，其中在將該正碼以及該反轉碼寫入至該預先決定區域時，該非揮發性半導體記憶體對該正碼以及該反轉碼之二進制資料所指定的記憶體單元進行驗證。
  5. 如申請專利範圍第1項所述之非揮發性半導體記憶體，其中該非揮發性半導體記憶體根據該抹除操作時的抹除脈衝的數目，更新上述與抹除脈衝有關的電壓資訊，並寫入更新的電壓資訊。
  6. 如申請專利範圍第5項所述之非揮發性半導體記憶體，其中該非揮發性半導體記憶體判斷該抹除操作時的抹除脈衝的數目是否超過一預定數目，當超過該預定數目時，更新上述與抹除脈衝有關的電壓資訊以提高抹除脈衝的初 始值。
  7. 如申請專利範圍第1項所述之非揮發性半導體記憶體，其中該非揮發性半導體記憶體從上述與寫入脈衝有關的電壓資訊中抽出該選擇區塊內各頁面的寫入脈衝的初始值的最小值，並藉由該最小值加上一預定電壓所構成的寫入脈衝程式化該選擇區塊。
  8. 如申請專利範圍第1項所述之非揮發性半導體記憶體，其中該非揮發性半導體記憶體讀出該預先決定區域所儲存的上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊，並至少在該抹除操作的期間將讀出的電壓資訊儲存至暫存器。
  9. 一種非揮發性半導體記憶體，包括：一記憶體陣列，具有以矩陣方向排列的複數個記憶體單元，其中在程式化操作中，該非揮發性半導體記憶體將1個或1個以上的寫入脈衝施加於該記憶體陣列的選擇頁面，以將資料程式化至該選擇頁面，且在抹除操作中，該非揮發性半導體記憶體抹除該記憶體陣列的選擇區塊的資料；以及一儲存單元，包括一預先決定區域，用以儲存該抹除操作時與該選擇區塊中各頁面的寫入脈衝有關的電壓資訊；其中該非揮發性半導體記憶體從該預先決定區域讀出與該選擇頁面的寫入脈衝有關的電壓資訊，並根據該電壓資訊施加第1個寫入脈衝，然後根據驗證的結果決定第2個寫入脈衝的電壓。
  10. 如申請專利範圍第9項所述之非揮發性半導體記憶體，其中當該選擇頁面中任一記憶體單元的閾值超過一基準值時，該第2個寫入脈衝的電壓為V1，而當該選擇頁面中任一記憶體單元的閾值皆未超過該基準值時，該第2個寫入脈衝以後的寫入脈衝的電壓為V2，其中V1小於V2。
  11. 一種抹除方法，適用於一非揮發性半導體記憶體，該揮發性半導體記憶體包括由複數個記憶體單元以矩陣方向排列排列而成的一記憶體陣列，該抹除方法包括：根據抹除指令以及位址資訊選擇一區塊；從該區塊的一預先決定區域中讀出與程式化各頁面時的寫入脈衝有關的電壓資訊以及與抹除該區塊時的抹除脈衝有關的電壓資訊；根據上述與寫入脈衝有關的電壓資訊，對該區塊的各頁面進行預先程式化操作；根據上述與抹除脈衝有關的電壓資訊抹除該區塊；根據一定條件更新上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊；以及將更新的上述與寫入脈衝有關的電壓資訊以及更新的上述與抹除脈衝有關的電壓資訊寫入至該預先決定區域以進行後抹除操作。
  12. 如申請專利範圍第11項所述之抹除方法，其中根據一定條件更新上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊更包括：判斷用於抹除之抹除脈衝的數目是否超過一預定數目；以 及當超過該預定數目時，更新上述與抹除脈衝有關的電壓資訊以提高抹除脈衝的初始值。
  13. 如申請專利範圍第11項所述之抹除方法，其中根據一定條件更新上述與寫入脈衝有關的電壓資訊以及上述與抹除脈衝有關的電壓資訊更包括：在利用基於上述與寫入脈衝有關的電壓資訊的寫入脈衝的初始值進行寫入之後的驗證中，判斷選擇頁面其中是否有任一記憶體單元的閾值超過一基準值；以及當閾值超過該基準值時，更新上述與寫入脈衝有關的電壓資訊以降低寫入脈衝的初始值。
  14. 如申請專利範圍第13項所述之抹除方法，其中上述與寫入脈衝有關的電壓資訊包括將每條字元線之寫入脈衝的初始值以二進位資料表示的n位元的正碼以及將該正碼反轉的n位元的反轉碼，其中該後抹除操作包括：在將該正碼以及該反轉碼寫入該預先決定區域時，對該正碼以及該反轉碼之二進制資料所指定的記憶體單元進行驗證。
  15. 如申請專利範圍第11項所述之抹除方法，其中該預先程式化操作包括：從上述與寫入脈衝有關的電壓資訊中抽出該區塊內各頁面的寫入脈衝的初始值的最小值，並藉由該最小值加上一預定電壓所構成的寫入脈衝程式化該區塊。
  16. 一種程式化方法，適用於一非揮發性半導體記憶體，該揮 發性半導體記憶體包括由複數個記憶體單元以矩陣方向排列排列而成的一記憶體陣列，該程式化方法包括：在區塊之資料被抹除時，將與程式化該區塊內各頁面時的寫入脈衝有關的資訊儲存至一預先決定區域；根據程式化指令以及位址資訊選擇頁面；從該頁面的預先決定區域讀出與寫入脈衝有關的資訊；根據上述與寫入脈衝有關的資訊，施加第1個寫入脈衝至該頁面；以一預定電壓對該頁面進行驗證；以及根據驗證結果決定第1個寫入脈衝的電壓值。
  17. 如申請專利範圍第16項所述之程式化方法，其中當該頁面中任一記憶體單元的閾值超過一基準值時，該第2個寫入脈衝的電壓為V1，而當該頁面中任一記憶體單元的閾值皆未超過該基準值時，該第2個寫入脈衝以後的寫入脈衝的電壓為V2，其中V1小於V2。
TW102115203A 2012-10-12 2013-04-29 非揮發性半導體記憶體、抹除方法以及程式化方法 TWI511139B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012226536A JP5583185B2 (ja) 2012-10-12 2012-10-12 不揮発性半導体メモリ

Publications (2)

Publication Number Publication Date
TW201415461A true TW201415461A (zh) 2014-04-16
TWI511139B TWI511139B (zh) 2015-12-01

Family

ID=50454199

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102115203A TWI511139B (zh) 2012-10-12 2013-04-29 非揮發性半導體記憶體、抹除方法以及程式化方法

Country Status (5)

Country Link
US (1) US9070460B2 (zh)
JP (1) JP5583185B2 (zh)
KR (1) KR101463967B1 (zh)
CN (1) CN103730158B (zh)
TW (1) TWI511139B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI564903B (zh) * 2015-05-04 2017-01-01 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置與記憶體控制電路單元
TWI574272B (zh) * 2015-02-17 2017-03-11 群聯電子股份有限公司 抹除操作配置方法、記憶體控制電路單元與記憶體儲存裝置
TWI796099B (zh) * 2021-04-12 2023-03-11 華邦電子股份有限公司 半導體裝置及抹除方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102274280B1 (ko) * 2015-06-22 2021-07-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR20170011644A (ko) * 2015-07-23 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9378809B1 (en) * 2015-08-05 2016-06-28 Apple Inc. Relaxing verification conditions in memory programming and erasure operations
KR102295528B1 (ko) 2015-08-25 2021-08-30 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
JP6154879B2 (ja) 2015-11-18 2017-06-28 ウィンボンド エレクトロニクス コーポレーション Ｎａｎｄ型フラッシュメモリとそのプログラム方法
TWI594248B (zh) * 2015-12-30 2017-08-01 華邦電子股份有限公司 記憶體裝置的刷新方法以及可調整刷新操作頻率的記憶體裝置
KR102449196B1 (ko) 2016-01-15 2022-09-29 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
JP6238378B2 (ja) * 2016-02-09 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102593352B1 (ko) 2016-05-04 2023-10-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
JP6249504B1 (ja) 2016-08-24 2017-12-20 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10522229B2 (en) * 2017-08-30 2019-12-31 Micron Technology, Inc. Secure erase for data corruption
JP2019053805A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 メモリシステム
KR102387960B1 (ko) 2018-07-23 2022-04-19 삼성전자주식회사 컨트롤러 및 그것의 동작 방법
US10908824B2 (en) * 2018-11-08 2021-02-02 Winbond Electronics Corp. Flash memory storage device and method thereof
CN111863089B (zh) * 2019-04-24 2022-07-19 华邦电子股份有限公司 存储器装置及非易失性存储器的控制方法
US10665303B1 (en) * 2019-05-10 2020-05-26 Macronix International Co., Ltd. Erasing blocks with few programmed pages
TWI685846B (zh) * 2019-05-30 2020-02-21 華邦電子股份有限公司 非揮發性記憶裝置及其抹除操作方法
JP2021047961A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 メモリシステム
CN112634962B (zh) * 2019-10-08 2023-12-08 华邦电子股份有限公司 非易失性存储器及其数据写入方法
US11183255B1 (en) 2020-07-09 2021-11-23 Stmicroelectronics S.R.L. Methods and devices for erasing non-volatile memory
JP2022040515A (ja) 2020-08-31 2022-03-11 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびプログラミング方法
CN115312103B (zh) * 2022-09-30 2022-12-13 芯天下技术股份有限公司 闪存芯片的擦除电压配置方法、装置、设备及存储介质

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6381670B1 (en) * 1997-01-07 2002-04-30 Aplus Flash Technology, Inc. Flash memory array having maximum and minimum threshold voltage detection for eliminating over-erasure problem and enhancing write operation
JP2002288988A (ja) * 2001-03-28 2002-10-04 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4071967B2 (ja) * 2002-01-17 2008-04-02 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びそのデータ消去方法
US6621741B2 (en) * 2002-01-30 2003-09-16 Fujitsu Limited System for programming verification
JP4315767B2 (ja) * 2003-09-04 2009-08-19 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100635203B1 (ko) * 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 장치 및 그 구동 방법
JP4668199B2 (ja) * 2004-08-30 2011-04-13 スパンション エルエルシー 不揮発性記憶装置の消去方法、および不揮発性記憶装置
KR100612569B1 (ko) * 2005-03-10 2006-08-11 주식회사 하이닉스반도체 향상된 프리-프로그램 기능을 가지는 플래쉬 메모리 장치및 그 프리-프로그램 동작 제어방법
KR100729359B1 (ko) * 2005-09-23 2007-06-15 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
KR100764053B1 (ko) * 2006-08-10 2007-10-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100888616B1 (ko) * 2006-11-28 2009-03-17 삼성전자주식회사 소거 동작 전에 프리 프로그램 동작을 수행하는 낸드플래시 메모리 및 그것의 소거 방법
KR101099982B1 (ko) * 2008-11-14 2011-12-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
US8374036B2 (en) * 2008-11-14 2013-02-12 Hynix Semiconductor Inc. Method of operating nonvolatile memory device
US8797802B2 (en) * 2012-03-15 2014-08-05 Macronix International Co., Ltd. Method and apparatus for shortened erase operation
US8891312B2 (en) * 2012-04-23 2014-11-18 Macronix International Co., Ltd. Method and apparatus for reducing erase time of memory by using partial pre-programming

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI574272B (zh) * 2015-02-17 2017-03-11 群聯電子股份有限公司 抹除操作配置方法、記憶體控制電路單元與記憶體儲存裝置
TWI564903B (zh) * 2015-05-04 2017-01-01 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置與記憶體控制電路單元
TWI796099B (zh) * 2021-04-12 2023-03-11 華邦電子股份有限公司 半導體裝置及抹除方法

Also Published As

Publication number Publication date
US20140104950A1 (en) 2014-04-17
US9070460B2 (en) 2015-06-30
CN103730158A (zh) 2014-04-16
JP5583185B2 (ja) 2014-09-03
CN103730158B (zh) 2016-09-07
KR101463967B1 (ko) 2014-11-21
KR20140047516A (ko) 2014-04-22
JP2014078308A (ja) 2014-05-01
TWI511139B (zh) 2015-12-01

Similar Documents

Publication Publication Date Title
TWI511139B (zh) 非揮發性半導體記憶體、抹除方法以及程式化方法
JP4902002B1 (ja) 不揮発性半導体記憶装置
KR101312887B1 (ko) 메모리 디바이스에서의 다중 레벨 프로그램 검증
KR102098266B1 (ko) 반도체 메모리 장치
JP4050555B2 (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP4901348B2 (ja) 半導体記憶装置およびその制御方法
US20070036001A1 (en) Floating-gate nonvolatile semiconductor memory device
JP5565948B2 (ja) 半導体メモリ
JP2012119019A (ja) 不揮発性半導体記憶装置
TWI549134B (zh) Ｎａｎｄ型快閃記憶體及其程式化方法
TW201411625A (zh) 半導體記憶體裝置及其控制方法
JP2004171686A (ja) 不揮発性半導体記憶装置およびそのデータ消去方法
US8339866B2 (en) Semiconductor memory device
JP5280027B2 (ja) 半導体装置及びその制御方法
US8000154B2 (en) Non-volatile memory device and method of controlling a bulk voltage thereof
JP5868381B2 (ja) 半導体記憶装置
JP2013054804A (ja) 半導体記憶装置
JP2011070712A (ja) Ｎａｎｄ型フラッシュメモリ
JP2005044454A (ja) 半導体記憶装置、半導体記憶装置の駆動制御方法
US20170069387A1 (en) Nonvolatile semiconductor memory and method of controlling the nonvolatile semiconductor memory
KR20080056845A (ko) 소거 스트레스와 소거 타임을 줄인 불휘발성 반도체 메모리장치