TWI564903B - 記憶體管理方法、記憶體儲存裝置與記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置與記憶體控制電路單元 Download PDF

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Description

記憶體管理方法、記憶體儲存裝置與記憶體控制電路單元
本發明是有關於一種記憶體管理方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的記憶體管理方法、記憶體儲存裝置和記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於快閃記憶體(例如，快閃記憶體)具有資料非揮發性、省電、體積小等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，當可複寫式非揮發性記憶體模組的使用時間及/或存取次數增加，從可複寫式非揮發性記憶體模組的記憶胞讀取的資料會包含越來越多的錯誤位元。然而，資料校正操作往往需要花費大量的時間。
本發明提出一種記憶體管理方法、記憶體儲存裝置，與記憶體控制電路單元，其能夠減少從可複寫式非揮發性記憶體模組中讀取的資料所包含的錯誤位元。
本發明的一範例實施例提出一種記憶體管理方法，其用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述記憶體管理方法包括：從所述記憶胞中取得第一記憶胞的抹除狀態電壓與所述第一記憶胞的程式化狀態電壓，其中所述第一記憶胞是操作於第一程式化模式；以及若所述抹除狀態電壓與所述程式化狀態電壓之間的間隙的寬度大於第一門檻值，將所述第一記憶胞操作於第二程式化模式，其中操作於所述第二程式化模式的所述第一記憶胞的多個第二狀態的第二數量小於或等於操作於所述第一程式化模式的所述第一記憶胞的多個第一狀態的第一數量。
在本發明的一範例實施例中，所述抹除狀態電壓是所述第一記憶胞的最抹除(most-erased)狀態電壓，並且所述程式化狀態電壓是所述第一記憶胞的最程式化(most-programmed)狀態電壓，其中取得所述抹除狀態電壓與所述程式化狀態電壓的步驟包括：在所述第一記憶胞被抹除之後，記錄所述最抹除狀態電壓；以及在所述第一記憶胞被程式化之後，記錄所述最程式化狀態電壓。
在本發明的一範例實施例中，所述記憶體管理方法更包 括：若所述抹除狀態電壓與所述程式化狀態電壓之間的所述間隙的所述寬度不大於所述第一門檻值，將所述第一記憶胞操作於第三程式化模式，其中操作於所述第三程式化模式的所述第一記憶胞的多個第三狀態的第三數量小於所述第二數量。
在本發明的一範例實施例中，所述記憶體管理方法更包括：若所述抹除狀態電壓與所述程式化狀態電壓之間的所述間隙的所述寬度大於第二門檻值，將所述第一記憶胞操作於第四程式化模式，其中所述第二門檻值大於所述第一門檻值，其中操作於所述第四程式化模式的所述第一記憶胞的多個第四狀態的第四數量大於所述第二數量。
在本發明的一範例實施例中，所述記憶體管理方法更包括：若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於第一預設門檻值，則將所述第一記憶胞操作於錯誤校正模式中，其中所述第一預設門檻值小於所述第一門檻值。
在本發明的一範例實施例中，所述記憶體管理方法更包括：判斷所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度是否大於第二預設門檻值，其中所述第二預設門檻值大於所述第一門檻值；以及若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於所述第二預設門檻值，則判斷所述間隙的所述寬度是否大於所述第一門檻值；以及若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度大於所述第二預設門檻值，則保持將所述第一記憶胞操作 於所述第一程式化模式而不執行判斷所述間隙的所述寬度是否大於所述第一門檻值的步驟。
在本發明的一範例實施例中，所述記憶體管理方法更包括：將指示所述第一記憶胞不操作於所述第一程式化模式的資訊記錄在所述可複寫式非揮發性記憶體模組的管理區中。
在本發明的一範例實施例中，所述管理區中的第二記憶胞的第二可靠度高於所述第一記憶胞的第一可靠度。
本發明的另一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元是用以取得所述記憶胞中的第一記憶胞的抹除狀態電壓和所述第一記憶胞的程式化狀態電壓，其中所述第一記憶胞是操作於第一程式化模式，其中若所述抹除狀態電壓和所述程式化狀態電壓之間的間隙的寬度大於第一門檻值，所述記憶體控制電路單元更用以將所述第一記憶胞操作於第二程式化模式，其中操作於所述第二程式化模式的所述第一記憶胞的多個第二狀態的第二數量小於或等於操作於所述第一程式化模式的所述第一記憶胞的多個第一狀態的第一數量。
在本發明的一範例實施例中，所述抹除狀態電壓是所述第一記憶胞的最抹除狀態電壓，並且所述程式化狀態電壓是所述 第一記憶胞的最程式化狀態電壓，其中所述記憶體控制電路單元取得所述抹除狀態電壓和所述程式化狀態電壓的操作包括：在所述第一記憶胞被抹除之後，記錄所述最抹除狀態電壓；以及在所述第一記憶胞被程式化之後，記錄所述最程式化狀態電壓。
在本發明的一範例實施例中，若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於所述第一門檻值，所述記憶體控制電路單元更用以將所述第一記憶胞操作於第三程式化模式，其中操作於所述第三程式化模式的所述第一記憶胞的多個第三狀態的第三數量小於所述第二數量。
在本發明的一範例實施例中，若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度大於第二門檻值，則所述記憶體控制電路單元更用以將所述第一記憶胞操作於第四程式化模式，其中所述第二門檻值大於所述第一門檻值，其中操作於所述第四程式化模式的所述第一記憶胞的多個第四狀態的第四數量大於所述第二數量。
在本發明的一範例實施例中，若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於第一預設門檻值，則所述記憶體控制電路單元更用以將所述第一記憶胞操作於錯誤校正模式，其中所述第一預設門檻值小於所述第一門檻值。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以判斷所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度是否大於第二預設門檻值，其中所述第二預設門 檻值大於所述第一門檻值，其中若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於所述第二預設門檻值，則所述記憶體控制電路單元更用以判斷所述間隙的所述寬度是否大於所述第一門檻值，其中若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度大於所述第二預設門檻值，則所述記憶體控制電路單元更用以保持將所述第一記憶胞操作於所述第一程式化模式而不執行判斷所述間隙的所述寬度是否大於所述第一預設門檻值的操作。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以將指示所述第一記憶胞不操作於所述第一程式化模式的資訊記錄在所述可複寫式非揮發性記憶體模組的管理區中。
在本發明的一範例實施例中，所述管理區中的第二記憶胞的第二可靠度高於所述第一記憶胞的第一可靠度。
本發明的另一範例實施例提出一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體管理電路耦接至所述主機介面和所述記憶體介面。所述記憶體管理電路用以取得所述記憶胞中的第一記憶胞的抹除狀態電壓和所述第一記憶胞的程式化狀態電壓，其中所述第一記憶胞操作於第一程式化模式，其中若所述抹 除狀態電壓和所述程式化狀態電壓之間的間隙的寬度大於第一門檻值，則所述記憶體管理電路更用以將所述第一記憶胞操作於第二程式化模式，其中操作於所述第二程式化模式的所述第一記憶胞的多個第二狀態的第二數量小於或等於操作於所述第一程式化模式的所述第一記憶胞的多個第一狀態的第一數量。
在本發明的一範例實施例中，所述抹除狀態電壓是所述第一記憶胞的最抹除狀態電壓，並且所述程式化狀態電壓是所述第一記憶胞的最程式化狀態電壓，其中所述記憶體管理電路取得所述抹除狀態電壓和所述程式化狀態電壓的操作包括：在所述第一記憶胞被抹除之後，記錄所述最抹除狀態電壓；以及在所述第一記憶胞被程式化之後，記錄所述最程式化狀態電壓。
在本發明的一範例實施例中，若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於所述第一門檻值，則所述記憶體管理電路更用以將所述第一記憶胞操作於第三程式化模式，其中操作於所述第三程式化模式的所述第一記憶胞的多個第三狀態的第三數量小於所述第二數量。
在本發明的一範例實施例中，若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度大於第二門檻值，則所述記憶體控制電路單元更用以將所述第一記憶胞操作於第四程式化模式，其中所述第二門檻值大於所述第一門檻值，其中操作於所述第四程式化模式的所述第一記憶胞的多個第四狀態的第四數量大於所述第二數量。
在本發明的一範例實施例中，若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於第一預設門檻值，則所述記憶體管理電路更用以將所述第一記憶胞操作於錯誤校正模式，其中所述第一預設門檻值小於所述第一門檻值。
在本發明的一範例實施例中，所述記憶體管理電路更用以判斷所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度是否大於第二預設門檻值，其中所述第二預設門檻值大於所述第一門檻值，其中若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度不大於所述第二預設門檻值，則所述記憶體管理電路更用以判斷所述間隙的所述寬度是否大於所述第一門檻值；其中若所述抹除狀態電壓和所述程式化狀態電壓之間的所述間隙的所述寬度大於所述第二預設門檻值，則所述記憶體管理電路更用以保持將所述第一記憶胞操作於所述第一程式化模式而不執行判斷所述間隙的所述寬度是否大於所述第一門檻值的操作。
在本發明的一範例實施例中，所述記憶體管理電路更用以將指示所述第一記憶胞不操作於所述第一程式化模式的資訊記錄在所述可複寫式非揮發性記憶體模組的一管理區中。
在本發明的一範例實施例中，所述管理區中的第二記憶胞的第二可靠度高於所述第一記憶胞的第一可靠度。
基於上述，根據一個記憶胞的抹除狀態電壓和程式化狀態電壓，一個程式化模式可以被決定並且被來操作此記憶胞。藉 此，從此記憶胞中讀取的資料所包含的錯誤位元可被減少，並可延長可複寫式非揮發性記憶體模組的壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉範例實施例，並配合所附圖式作詳細說明如下。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧電腦
122‧‧‧微處理器
124‧‧‧隨機存取記憶體
126‧‧‧系統匯流排
128‧‧‧資料傳輸介面
13‧‧‧輸入/輸出裝置
21‧‧‧滑鼠
22‧‧‧鍵盤
23‧‧‧顯示器
24‧‧‧印表機
25‧‧‧隨身碟
26‧‧‧記憶卡
27‧‧‧固態硬碟
31‧‧‧數位相機
32‧‧‧SD卡
33‧‧‧MMC卡
34‧‧‧記憶棒
35‧‧‧CF卡
36‧‧‧嵌入式儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶胞陣列
504‧‧‧字元線控制電路
506‧‧‧位元線控制電路
508‧‧‧行解碼器
510‧‧‧資料輸入/輸出緩衝器
512‧‧‧控制電路
602‧‧‧記憶胞
604‧‧‧位元線
606‧‧‧字元線
608‧‧‧共用源極線
612‧‧‧選擇閘汲極電晶體
614‧‧‧選擇閘源極電晶體
712CG、812CG‧‧‧控制閘極
714FG‧‧‧浮動閘極
714TP‧‧‧浮動閘極的上表面
714BT‧‧‧浮動閘極的下表面
716、816‧‧‧P型基板
814CTL‧‧‧電荷捕捉層
902‧‧‧記憶體管理電路
904‧‧‧主機介面
906‧‧‧記憶體介面
908‧‧‧錯誤檢查與校正電路
910‧‧‧緩衝記憶體
912‧‧‧電源管理電路
1010、1020、1110、1120、1130、1140、1210、1220、1230、1240、1250、1260、1270、1280、1310、1320‧‧‧狀態
1330‧‧‧重疊區域
S1501、S1502、S1503、S1504、S1505、S1506、S1507、S1508、S1601、S1602、S1603、S1604、S1605、S1606、S1607、S1608、S1609‧‧‧記憶體管理方法的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示圖1的記憶體儲存裝置的概要方塊圖。
圖5是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖6是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。
圖7是根據本發明的一範例實施例所繪示的浮動閘極記憶胞的示意圖。
圖8是根據本發明的一範例實施例所繪示的電荷捕捉層記憶胞的示意圖。
圖9是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
圖10是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
圖11是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
圖12是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
圖13是根據本發明的一範例實施例所繪示的待處理的退化臨界電壓分佈的示意圖。
圖14a-14c是根據本發明的一範例實施例所繪示的管理記憶胞之操作的示意圖。
圖15是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
圖16是根據本發明的另一範例實施例所繪示的記憶體管理方法的流程圖。
一般來說，記憶體儲存裝置(亦稱記憶體儲存系統)包括可複寫式非揮發性記憶體模組和控制器(亦稱控制電路)。記憶體儲存裝置通常與主機系統一起使用，使得主機系統可以從記憶體儲存裝置中讀寫資料。
圖1是根據本發明的一範例實施例所繪示的主機系統和記憶體儲存裝置的示意圖。圖2根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖1，主機系統11包括電腦12和輸入/輸出裝置13。電腦12包括微處理器122、隨機存取記憶體(random access memory,RAM)124、系統匯流排126以及資料傳輸介面128。舉例來說，如圖2所示，輸入/輸出裝置13包括滑鼠21、鍵盤22、顯示器23與印表機24。必須了解的是，在圖2中所繪示的裝置並非用以限定輸入/輸出裝置13，輸入/輸出裝置13可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置10是透過資料傳輸介面128耦接至主機系統11的其他裝置。藉由使用微處理器122、隨機存取記憶體124與輸入/輸出裝置13，可將資料寫入至記憶體儲存裝置10中，或著從記憶體儲存裝置10中讀取資料。舉例來說，如圖2所示，記憶體儲存裝置10可以是諸如快閃記憶體25、記憶卡26或固態硬碟27等的可複寫式非揮發性記憶體儲存裝置。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
一般來說，主機系統11為可實質地與記憶體儲存裝置10配合以儲存資料的任意系統。在本範例實施例中，主機系統11是繪示為電腦系統。然而，在另一範例實施例中主機系統11可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)31時，可複寫式非揮發性 記憶體儲存裝置則為SD卡32、MMC卡33、記憶棒(memory stick)34、CF卡35或嵌入式儲存裝置36(如圖3所示)。嵌入式儲存裝置36包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，本發明不限於此，連接介面單元402亦可以是相容於並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、嵌入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接 介面單元402與記憶體控制電路單元404是被封裝至一個晶片當中，或者連接介面單元402也可以是佈設在包含有記憶體控制電路單元404的晶片之外。
記憶體控制電路單元404用以執行多個邏輯閘或多個以硬體型式或韌體型式實作的控制指令，以根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等操作。
可複寫式非揮發性記憶體模組406被耦接至記憶體控制電路單元404並且用以儲存從主機系統11寫入的資料。可複寫式非揮發性記憶體模組406可以是反及閘(NAND)快閃記憶體模組、反或閘(NOR)快閃記憶體模組或是其他型式的快閃記憶體模組。
圖5是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。
請參照圖5，可複寫式非揮發性記憶體模組406包括記憶胞陣列502、字元線控制電路504、位元線控制電路506、行解碼器508、資料輸入/輸出緩衝器510以及控制電路512。
在本範例實施例中，記憶胞陣列502包括用以儲存資料的多個記憶胞602、多個選擇閘汲極(select gate drain,SGD)電晶體612與多個選擇閘源極(select gate source,SGS)電晶體614，以及連接此些記憶胞的多條位元線604、多條字元線606、與共用源極線608(如圖6所示)。記憶胞602是以陣列方式(或以三維堆疊方式) 配置在位元線604與字元線606的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路512會控制字元線控制電路504、位元線控制電路506、行解碼器508、資料輸入/輸出緩衝器510來寫入資料至記憶胞陣列502或從記憶胞陣列502中讀取資料，其中字元線控制電路504用以控制施予至字元線606的電壓，位元線控制電路506用以控制施予至位元線604的電壓，行解碼器508依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器510用以暫存資料。
可複寫式非揮發性記憶體模組406中的每一個記憶胞可以藉由改變記憶胞的臨界電壓來儲存一或多個位元資料。特別是，在每一個記憶胞中，控制閘極與通道之間有一電荷儲存層。施予寫入電壓至控制閘極可改變電荷儲存層中的電子數量，從而改變記憶胞的臨界電壓。改變臨界電壓的此一過程亦被稱之為「寫入資料至記憶胞」或是「程式化記憶胞」。記憶胞陣列502中的每一個記憶胞依據臨界電壓的變化而有多個儲存狀態。此外，記憶胞所屬的儲存狀態可藉由施予讀取電壓來決定，以獲得儲存在記憶胞中的位元資料。在本範例實施例中，每一記憶胞的電荷儲存層可以是浮動閘極或是電荷捕捉層。
圖7是根據本發明的一範例實施例所繪示的浮動閘極記憶胞的示意圖。
請參照圖7，浮動閘極記憶胞包括控制閘極712CG、浮動閘極714FG以及P型基板(或井)716。當控制閘極712CG被施予正 電壓並且P型基板(或井)716接地時，浮動閘極714FG的上表面714TP是帶負電並且浮動閘極714FG的下表面714BT是帶正電。在此情況下，浮動閘極記憶胞中可儲存的電量的理論上限為qN D ×H，其中q為基本電荷、N D 為浮動閘極614FG的施體密度(doner density)，並且H為浮動閘極的高度。然而，理論上限並非實際上限，一些不規律的事件也可能會驅使所述儲存之電量超出所述上限。
圖8是根據本發明的一範例實施例所繪示的電荷捕捉層記憶胞的示意圖。
請參照圖8，電荷捕捉層記憶胞包括控制閘極812CG、電荷捕捉層814CTL與P型基板(或井)816。在此例中，電荷捕捉層記憶胞中可儲存的電量的理論上限為qN t ，其中N t 為電荷捕捉層814CTL的陷阱密度(trap density)。然而，理論上限並非實際上限，一些不規律的事件也可能會使此儲存電量超出極值之外。
圖9是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖9，記憶體控制電路單元404包括記憶體管理電路902、主機介面904、記憶體介面906和錯誤檢查與校正電路908。
記憶體管理電路902是用以控制記憶體控制電路單元404的整體運作。特別是，記憶體管理電路902具有多個控制指令。在記憶體儲存裝置10的操作過程中，此些控制指令會被執行以執行諸如寫入、讀取和抹除資料等的各種操作。記憶體控制電 路單元404的操作方法類似於記憶體管理電路902的操作方法，因此以下省略相關的描述。
在本範例實施例中，記憶體管理電路902的控制指令是以韌體型式來實作。舉例來說，記憶體管理電路902具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，而控制指令是燒錄在唯讀記憶體中。在記憶體儲存裝置10的操作過程中，微處理器單元會執行控制指令來完成寫入、讀取或抹除資料等操作。
在另一範例實施例中，記憶體管理電路902的控制指令也可以程式碼的形式儲存在可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體中專用以存放系統資料的系統區)中。此外，記憶體管理電路902具有微處理器單元(未繪示)、唯讀記憶體(未繪示)，以及隨機存取記憶體(未繪示)。尤其是，唯讀記憶體中具有開機碼(boot code)，當記憶體控制電路單元404被致能時，微處理器單元會執行此開機碼來將儲存在可複寫式非揮發性記憶體模組406中的控制指令載入至記憶體管理電路902的隨機存取記憶體中。爾後，微處理器單元會執行此些控制指令來完成寫入、讀取或抹除資料等操作。
此外，在另一範例實施例中，記憶體管理電路902的控制指令也可以是以硬體型式被實作。例如，記憶體管理電路902包括微控制器、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路皆耦接至微處理器。記憶體寫入電路 用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及欲從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面904耦接至記憶體管理電路902並且用以接收和識別從主機系統11所傳送的指令與資料。換句話說，從主機系統11傳送的指令與資料會透過主機介面904被傳送至記憶體管理電路902。在本範例實施例中，主機介面904是相容於序列先進附件(SATA)標準。然而，必須了解的是，本發明不限於此，主機介面904亦可以是相容於並列先進附件(PATA)標準、電氣和電子工程師協會(IEEE)1394標準、高速周邊零件連接介面(PCI Express)標準、通用序列匯流排(USB)、安全數位(SD)介面標準、超高速一代(UHS-I)介面標準、超高速二代(UHS-II)介面標準、記憶棒(MS)介面標準、多媒體儲存卡(MMC)介面標準、嵌入式多媒體儲存卡(eMMC)介面標準、通用快閃記憶體(UFS)介面標準、小型快閃(CF)介面標準、整合式驅動電子介面(IDE)標準或其他適合資料傳輸的標準。
記憶體介面906是耦接至記憶體管理電路902並且用以 存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面906轉換為可複寫式非揮發性記憶體模組406所能接受的格式。特別是，當記憶體管理電路902欲存取可複寫式非揮發性記憶體模組406時，記憶體介面906會傳送對應的指令序列。此些指令序列包括來自匯流排的一或多個訊號或資料。例如，在讀取指令序列中，會包括諸如識別碼和記憶體位址等資訊。
錯誤檢查與校正電路908是耦接至記憶體管理電路902並且用以執行錯誤檢查與校正程序以確保資料的正確性。特別是，當記憶體管理電路902從主機系統11中接收到寫入指令時，錯誤檢查與校正電路908會為對應此寫入指令的資料產生對應的錯誤校正碼(ECC)及/或錯誤偵測碼(EDC)，並且記憶體管理電路902會將對應此寫入指令的資料與對應的錯誤校正碼及/或錯誤偵測碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路902從可複寫式非揮發性記憶體模組406中讀取資料時會同時從可複寫式非揮發性記憶體模組406讀取此資料對應的錯誤校正碼及/或錯誤偵測碼，並且錯誤檢查與校正電路908會依據此錯誤校正碼及/或錯誤偵測碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404更包括緩衝記憶體910與電源管理電路912。緩衝記憶體910耦接至記憶體管理電路902並且用以暫存來自主機系統11的資料與指令或來自 可複寫式非揮發性記憶體模組406的資料。電源管理電路912耦接至記憶體管理電路902並且用以控制記憶體儲存裝置10的電源。
可複寫式非揮發性記憶體模組406中的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。特別是，在同一條字元線上的記憶胞構成一或多個實體程式化單元。如果每一個記憶胞可以儲存兩個以上的位元，則在同一條字元線上的實體程式化單元至少可以被劃分為下實體程式化單元和上實體程式化單元。一般來說，下實體程式化單元的寫入速度快於上實體程式化單元的寫入速度，或下實體程式化單元的可靠度高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可以是實體頁面(page)或實體扇區(sector)。若實體程式化單元是實體頁面，則此實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇區用以儲存使用者的資料，而冗餘位元區用以儲存系統資料(例如，錯誤校正碼)。在本範例實施例中，資料位元區包含32個實體扇區，並且每一個實體扇區的大小為512位元組。然而，在另一範例實施例中，資料位元區亦可以包括8、16或者更多或更少的實體扇區，實體扇區的數量和大小並不限於此。另一方面，實體抹除單元為抹除的最小單元。也就是說，每一實體抹除單元包含同時被抹除的一最小數量 的記憶胞。舉例來說，實體抹除單元可以是實體區塊。
圖10是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
請參照圖10，在寫入資料至多個記憶胞之後，此些記憶胞的臨界電壓分佈包括1010和1020兩個狀態。狀態1010和1020分別代表位元值「1」和「0」。例如，具有較低電壓峰值的狀態1010代表位元值「1」，並且具有較高電壓峰值的狀態1020代表位元值「0」。藉由施予介於狀態1010和狀態1020間的讀取電壓至此些記憶胞，可以取得此些記憶胞所儲存的資料。舉例來說，對應於某一讀取電壓，臨界電壓低於此讀取電壓的記憶胞可被識別為儲存位元值「1」，而臨界電壓高於此讀取電壓的其他記憶胞則可被識別為儲存位元值「0」。在本範例實施例中，每一個記憶胞包含兩個狀態也稱作其被操作於二階記憶胞(two level cell,2LC)程式化模式。每一個操作在二階記憶胞程式化模式的記憶胞可用以儲存一個位元的資料。然而，在另一範例實施例中，狀態1010是代表位元值「0」，而狀態1020是代表位元值「1」。
圖11是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
請參照圖11，在寫入資料至多個記憶胞之後，此些記憶胞的臨界電壓分佈包括1110至1140四個狀態。此些狀態1110至1140分別表示位元值「11」、「10」、「00」和「01」。例如，狀態1110是代表位元值「11」，狀態1120是代表位元值「10」，狀態1130 是代表位元值「00」，以及狀態1140是代表位元值「01」。藉由施予不同的讀取電壓至此些記憶胞中，可以取得儲存在此些記憶胞中的資料。在本範例實施例中，每一個記憶胞包含四個狀態，也稱作此些記憶胞被操作於四階記憶胞(four level cell,4LC)程式化模式。每一操作在四階記憶胞程式化模式的記憶胞可用以儲存兩個位元的資料。然而，狀態1110至1140中的每一狀態所代表的資料可能根據不同的設計而有所不同。
圖12是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
請參照圖12，在寫入資料至多個記憶胞之後，此些記憶胞的臨界電壓分佈包括1210至1280八個狀態。此些狀態1210至1280分別表示位元值「111」、「110」、「100」、「101」、「001」、「000」、「010」和「011」。藉由施予不同的讀取電壓至此些記憶胞中，可以讀取儲存在此些記憶胞中的資料。在本範例實施例中，每一個記憶胞包含八個狀態，也稱作此些記憶胞被操作於八階記憶胞(eight level cell,8LC)程式化模式。每一操作在八階記憶胞程式化模式的記憶胞可用以儲存三個位元的資料。然而，狀態1210至1280中的每一狀態所代表的資料可能根據不同的設計而有所不同。
必須注意的是，在另一範例實施例中，每一記憶胞的狀態的數量也可以是三、五、六、七或更多，本發明不加以限制。換句話說，每一記憶胞可以被操作於M階記憶胞(M level cell, MLC)程式化模式，其中M可為任何大於或等於二的正整數。若某一記憶胞被操作在M階記憶胞程式化模式，則此記憶胞在其所對應的臨界電壓分佈中具有M個狀態(或峰)。
然而，當記憶胞重覆地被程式化和抹除之後(即，經過多個P/E循環)，記憶胞的臨界電壓分佈的各個峰值會逐漸退化(即，越扁平和越寬)，並且儲存在此些記憶胞中的資料的錯誤會增加。
圖13是根據本發明的一範例實施例所繪示的待處理的退化臨界電壓分佈的示意圖。
請參照圖13，以操作在2LC程式化模式的記憶胞的退化臨界電壓分佈為例，代表位元值「1」的狀態1310和代表位元值「0」的狀態1320有部份重疊。在重疊區域1330中，某一個儲存位元值「1」的記憶胞之臨界電壓高於所施加的讀取電壓Vread，因此此記憶胞可能被錯誤識別為儲存位元值「0」；或者，某一個儲存位元值「0」的記憶胞之臨界電壓低於所施加的讀取電壓Vread，因此此記憶胞可能被錯誤識別為儲存位元值「1」。即，在此情況下，當施予讀取電壓Vread以讀取儲存在此些記憶胞中的資料時，所讀取的資料中可能會包含許多的錯誤。類似的情況也可能會發生在圖11和圖12中任兩個相鄰的狀態中。
在本範例實施例中，是假設可複寫式非揮發性記憶體模組406中的某一個記憶胞(以下亦稱為第一記憶胞)一開始是被操作在一個特定的程式化模式(亦稱第一程式化模式)。例如，第一程式化模式可能是在可複寫式非揮發性記憶體模組406的製造過程 中就被配置。記憶體管理電路902會取得第一記憶胞的抹除狀態電壓和第一記憶胞的程式化狀態電壓。在此，抹除狀態電壓是指第一記憶胞的最抹除(most-erased)狀態電壓，並且程式化狀態電壓是指第一記憶胞的最程式化(most-programmed)狀態電壓。在本範例實施例中，當第一記憶胞處於抹除狀態時，記憶體管理電路902會記錄此第一記憶胞的最抹除狀態電壓。其中，第一記憶胞處於抹除狀態是指此第一記憶胞已被抹除並且還沒有被用來儲存資料。例如，記憶體管理電路902會抹除第一記憶胞然後記錄下此第一記憶胞的最抹除狀態電壓。當第一記憶胞處於程式化狀態時，記憶體管理電路902會記錄此第一記憶胞的最程式化狀態電壓。其中，第一記憶胞處於程式化狀態是指此第一記憶胞已被程式化並且資料已被儲存在此第一記憶胞中。例如，記憶體管理電路902會程式化第一記憶胞然後記錄下此第一記憶胞的最程式化狀態電壓。若第一記憶胞處於程式化狀態時具有多個狀態，則第一記憶胞的最程式化狀態電壓指的是第一記憶胞的此些狀態中具有最高臨界電壓的狀態。
以圖10到圖12的範例實施例為例，根據第一記憶胞所採用的程式化模式(即，第一程式化模式)，此第一記憶胞的最抹除狀態電壓會包含在狀態1010、1110或1210之中，並且此第一記憶胞的最程式化狀態電壓則是會包含在狀態1020、1140或1280之中。然而，在另一範例實施例中，記憶體管理電路902可以掃瞄可複寫式非揮發性記憶體模組406中的所有或部份的記憶胞， 以取得被掃瞄的記憶胞的最抹除狀態電壓與最程式化狀態電壓。
記憶體管理電路902會分析抹除狀態電壓和程式化狀態電壓之間的間隙並且依據抹除狀態電壓和程式化狀態電壓之間的間隙的寬度來決定用以操作第一記憶胞的程式化模式。根據不同的間隙的寬度，不同的程式化模式可能會被決定並且被採用。在一些例子中，新決定的程式化模式也可能和第一程式化模式相同。
在本範例實施例中，記憶體管理電路902會判斷抹除狀態電壓和程式化狀態電壓之間的間隙的寬度是否大於一門檻值(以下亦稱為第一門檻值)。若此抹除狀態電壓和此程式化狀態電壓之間的間隙的寬度大於第一門檻值，記憶體管理電路902會決定將第一記憶胞操作在一個特定的程式化模式(以下亦稱為第二程式化模式)。第二程式化模式與第一程式化模式可能相同也可能不同。操作在第二程式化模式的第一記憶胞的狀態(以下亦稱為第二狀態)之數量(以下亦稱為第二數量)會小於或等於操作在第一程式化模式的第一記憶胞的狀態(以下亦稱為第一狀態)之數量(以下亦稱為第一數量)。然而，若抹除狀態電壓和程式化狀態電壓之間的間隙的寬度不大於第一門檻值，則記憶體管理電路902會決定將第一記憶胞操作在另一程式化模式(以下亦稱為第三程式化模式)。此第三程式化模式不同於第一程式化模式與第二程式化模式。操作在第三程式化模式的第一記憶胞的狀態(以下亦稱為第三狀態)之數量(以下亦稱為第三數量)會小於第二數量。
在本範例實施例中，若抹除狀態電壓和程式化狀態電壓 之間的間隙的寬度大於第一門檻值，則記憶體管理電路902會進一步判斷此間隙的寬度是否大於另一門檻值(以下亦稱為第二門檻值)。第二門檻值大於第一門檻值。若上述的間隙的寬度大於第二門檻值，則記憶體管理電路902會決定將第一記憶胞操作在另一程式化模式(以下亦稱為第四程式化模式)。操作在第四程式化模式的第一記憶胞的狀態(亦稱第四狀態)之數量(亦稱第四數量)會大於第二數量並且小於或等於第一數量。然而，若上述間隙的寬度大於第一門檻值並且小於第二門檻值，則第一記憶胞會被保持操作在第二程式化模式。多個連續判斷所採用的門檻值會逐漸增加，並且對應的判斷操作會被執行，直到所述間隙的寬度被判定於為落於兩個特定的門檻值之間。如此一來，便可以決定適當的程式化模式並將此程式化模式用於操作第一記憶胞。換句話說，若第一記憶胞的抹除狀態電壓和第一記憶胞的程式化狀態電壓之間的間隙太窄，第一記憶胞可被決定為操作在具有比較少狀態的程式化模式中；而若第一記憶胞的抹除狀態電壓和第一記憶胞的程式化狀態電壓之間的間隙足夠寬，則第一記憶胞可被決定為操作在具有較多狀態的程式化模式。藉此，第一記憶胞的可靠度便可被改善。在本範例實施例中，每一個記憶胞都是根據所述的間隙而被操作在對應的程式化模式。即，在同一實體單元或不同實體單元中的至少兩個不同的記憶胞可能會被操作在不同的程式化模式中。然而，在另一範例實施例中，在對應於某一個記憶胞的程式化模式被決定後，包含此記憶胞的某一個實體單元中所有的 記憶胞皆會被操作在相同的程式化模式。例如，此實體單元可以是實體扇區、實體程式化單元或是實體抹除單元。如此一來，記憶體儲存裝置10的使用壽命便可被延長。
圖14a-14c是根據本發明的一範例實施例所繪示的管理記憶胞操作的示意圖。
請參照圖14a，假設一些記憶胞一開始是被設定為以4LC程式化模式來操作。在臨界電壓退化後，這些記憶胞的臨界電壓分佈的峰值變的越來越扁平和越來越寬。例如，圖14a中繪示了至少部分記憶胞的退化抹除狀態電壓和退化程式化狀態電壓。在本範例實施例中，在執行上述分析每一個記憶胞的抹除狀態電壓和程式化狀態電壓之間的間隙並且指派特定的程式化模式給每一個記憶胞的操作之後，臨界電壓坐落在電壓範圍△V的記憶胞被指派操作在2LC程式化模式(如圖14b所示)，原因是此些記憶胞的所述間隙太窄；而臨界電壓不坐落在電壓範圍△V的記憶胞則維持操作在4LC程式化模式(如圖14c所示)。例如，在本範例實施例中，電壓範圍△V可被視為第一門檻值。
在一範例實施例中，記憶體管理電路902還可以判斷所述抹除狀態電壓和程式化狀態電壓之間的間隙的寬度是否大於一預設門檻值(以下亦稱為第一預設門檻值)。此第一預設門檻值小於在以上範例實施例中與上述間隙比較的其他門檻值。若抹除狀態電壓和程式化狀態電壓之間的間隙的寬度不大於第一預設門檻值，則記憶體管理電路902還可以決定將第一記憶胞操作在錯誤 校正模式。在錯誤校正模式中，錯誤檢查與校正電路908會檢查和校正從第一記憶胞讀取的資料。例如，在圖13的範例實施例中，即使1310和1320兩個狀態相互重疊或非常接近，讀取資料中的錯誤一般可以在錯誤校正模式中被校正。在一範例實施例中，除了錯誤校正模式以外的其他程式化模式(例如，2LC程式化模式，4LC程式化模式或8LC程式化模式等)將不會採用任何的錯誤校正程序，以加速讀取資料的速度。然而，在另一範例實施例中，錯誤校正模式會採用較強的錯誤校正程序，而其他程式化模式(例如，2LC程式化模式，4LC程式化模式或8LC程式化模式等)則會採用較弱的錯誤校正程序。較強的錯誤校正程序的錯誤校正能力要優於較弱的錯誤校正程序。例如，較強的錯誤校正程序可包含需要大量計算資源的迭代解碼程序，諸如低密度奇偶碼(low density parity code,LDPC)演算法、BCH演算法等等；而較弱的錯誤校正程序則可包含非迭代解碼程序或任何對計算資源需求較低的解碼演算法。基此，在維持資料可靠度的同時，資料讀取的速度也能夠提升。
在前述範例實施例中，所述分析與判斷操作可在任何時間點執行，像是在製造過程中或是在使用者端。例如，可以在記憶體儲存裝置10的製造過程中藉由測試裝置來執行。例如，可以在記憶體儲存裝置10出廠後由記憶體管理電路902來執行。然而，在另一範例實施例中，上述的分析與判斷的操作只有當第一記憶胞、包含第一記憶胞的實體單元或可複寫式非揮發性記憶體 模組406的使用程度(usage degree)達到一預設程度才會執行。上述的使用程度可藉由任何與第一記憶胞的可靠度相關的因子來估算。在一範例實施例中，使用程度是以使用程度值(usage degree value)來表示。使用程度值是根據如讀取次數、寫入次數、抹除次數、錯誤位元數、錯誤位元率、資料儲存持續時間或其他與第一記憶胞的可靠度相關的因子來決定。例如，若第一記憶胞的抹除次數達到3000次，上述的分析與判斷操作會被執行，以優化第一記憶胞的可靠度；反之，若第一記憶胞的抹除次數未達3000次，則上述的分析與判斷操作不會被執行並且第一記憶胞會被維持操作在第一程式化模式中。
在另一範例實施例中，記憶體管理電路902會判斷所述間隙的寬度是否大於另一預設門檻值(以下亦稱為第二預設門檻值)。若所述間隙的寬度大於第二預設門檻值，表示所述間隙的寬度足夠寬，那麼記憶體管理電路902便不會執行所述分析與判斷操作並且第一記憶胞會被維持操作在第一程式化模式。然而，若所述間隙的寬度不大於第二門檻值，則記憶體管理電路902便會繼續執行上述分析與判斷操作。也就是說，在一些範例實施例中，所述分析與判斷操作可以根據第一記憶胞的所述間隙或所述使用程度來決定是否執行。
在本範例實施例中，在決定將第一記憶胞操作在某一個的程式化模式後，指示第一記憶胞不操作在原先的第一程式化模式的資訊會被記錄在可複寫式非揮發性記憶體模組406的一個管 理區中。例如，此資訊可以指示記憶胞所採用的程式化模式及/或採用新程式化模式的記憶胞與實體單元的至少其中之一的實體位址。然而，記錄在管理區中的資訊還可以包含任何有用的資訊，而不限於上述。管理區中的每一個記憶胞的可靠度可能高於第一記憶胞或其他不在管理區中的記憶胞的可靠度。例如，在本範例實施例中，在管理區中的每一個記憶胞都操作在2LC程式化模式中，以確保儲存在管理區中的資訊是正確的。上述資訊可以是當記憶體管理電路902欲操作(例如，寫入資料至可複寫式非揮發性記憶體模組406)對應的記憶胞時從管理區中讀取出來。另外，在另一範例實施例中，上述的資訊也可以是被記錄在記憶體控制電路單元404中。
在一範例實施例中，管理區是配置在可複寫式非揮發性記憶體模組406的每一個串(string)(即，記憶胞串)及/或每一個頁面(即，實體頁面)中。舉例來說，假設可複寫式非揮發性記憶體模組406包括M個頁面和N個串，每一頁面包括關聯至同一條字元線的多個記憶胞，每一串包括關聯至同一條位元線的多個記憶胞，則可複寫式非揮發性記憶體模組406的記憶胞之總數為M×N。在此範例實施例中，在某一個串中的Q個記憶胞被用以記錄此串所採用的程式化模式的資訊，其中Q=log2Z，Z為可能被採用的程式化模式的總數。舉例來說，假如可能被採用的程式化模式的總數為4(例如，ECC、2LC、3LC和4LC)，則Q會被設定為2。另外，在屬於某一個頁面的管理區中的記憶胞則會被用以記 錄此頁面所採用的程式化模式的資訊。基此，若某一個頁面將要被程式化，那麼此頁面所採用的程式化模式的資訊會先被讀取，並且使用此頁面所採用的程式化模式來程式化此頁面。
在一範例實施例中，上述Q個記憶胞的總數可以被計算為Q×(M+N)。例如，此些Q×(M+N)個記憶胞被稱為自適應分配記憶體用量(adaptive allocation memory usage)。為了記錄上述資訊(例如，採用程式化模式的相關資訊或採用新程式化模式的記憶胞的實體位址)，以下不等式(1.1)被滿足。
Q×(M+N)<R1×2Q×MN×M/2 (1.1)
在不等式(1.1)中，R1為在一個串中的一個記憶胞發生錯誤的機率，R1×2Q×MN×M/2為以串為基礎作錯誤校正所移除的記憶胞個數(即，屬於同一串的所有有錯誤位元的記憶胞皆會被捨棄)。當N遠大於M時，不等式(1.1)可以被簡化成以下的不等式(1.2)。
Q/2Q-1<M2R1 (1.2)
在此例中，R1也可稱作Rbound。當M增加時Rbound會減少。然而，在另一範例實施例中，為了記錄上述資訊(例如，採用程式化模式的相關資訊或採用新程式化模式的記憶胞的實體位址)，以下不等式(2.1)被滿足。
Q×(M+N)<R2×2Q×MN (2.1)
在不等式(2.1)中，R2為一個記憶胞發生錯誤的機率，R2×2Q×MN為以記憶胞為基礎作錯誤校正所移除的記憶胞個數 (即，只有發生錯誤的記憶胞會被刪除)。當N遠大於M時，不等式(2.1)可以被簡化成以下的不等式(2.2)。
Q/2Q<MR2 (2.2)
在此例中，R2也可稱作Rbound。當M增加時Rbound會減少。也就是說，隨著可複寫式非揮發性記憶模組406的一個串所含的記憶胞增加，本發明的記憶體管理方法就會更有效。
圖15是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖15，假設在可複寫式非揮發性記憶體模組406中的第一記憶胞初始是被設定操作在第一程式化模式，並且此第一程式化模式為4LC程式化模式。在步驟S1501中，第一記憶胞的抹除狀態電壓與第一記憶胞的程式化狀態電壓會被取得。在此，抹除狀態電壓是指最抹除狀態電壓，並且程式化狀態電壓是指最程式化狀態電壓，相關的描述已在先前段落說明，以下不再重複。在步驟S1502中，判斷抹除狀態電壓與程式化狀態電壓之間的間隙(即，間隙的寬度)是否大於第一預設門檻值。若此間隙不大於第一預設門檻值，則在步驟S1503中，決定將第一記憶胞操作在錯誤校正(ECC)模式。錯誤校正模式已在先前段落說明，相關說明在此不再重複描述。若此間隙大於第一預設門檻值，則在步驟S1504中，判斷此間隙是否大於第一門檻值。其中，第一門檻值大於第一預設門檻值。若此間隙不大於第一門檻值，則在步驟S1505中，決定將第一記憶胞操作在第三程式化模式。在本範例實 施例中，第三程式化模式為2LC程式化模式。若此間隙大於第一門檻值，則在步驟S1506中，判斷此間隙是否大於第二門檻值，其中第二門檻值大於第一門檻值。若此間隙不大於第二門檻值，則在步驟S1507中，決定將第一記憶胞操作在第二程式化模式。在本範例實施例中，第二程式化模式為3LC程式化模式。若此間隙大於第二門檻值，在步驟S1508中，決定將第一記憶胞操作在第四程式化模式中。在本範例實施例中，第四程式化模式為4LC程式化模式。然而，在圖15的另一範例實施例中，若第一記憶胞起始的程式化模式為5LC程式化模式到8LC程式化模式中的其中一個或為其他程式化模式，則在步驟S1506之後還會執行額外的判斷步驟。另外，根據不同的設計，在圖15的範例實施例中所採用的每一個程式化模式有可能不同，並且判斷步驟S1502、S1504和S1506中的任一個也可能被省略。例如，在圖15的另一範例實施例中，步驟S1504是接在步驟S1501後被執行，而步驟S1502會被省略。
圖16是根據本發明的另一範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖16，假設在可複寫式非揮發性記憶體模組406中的第一記憶胞初始是被設定操作在第一程式化模式，並且此地一程式化模式為4LC程式化模式。在步驟S1601中，第一記憶胞的抹除狀態電壓和第一記憶胞的程式化狀態電壓會被取得。在此，抹除狀態電壓是指最抹除狀態電壓，並且程式化狀態電壓是 指最程式化狀態電壓，相關的描述已在先前段落說明，以下不再重複。在步驟S1602中，判斷抹除狀態電壓和程式化狀態電壓的間隙是否大於第二預設門檻值。若此間隙大於第二預設門檻值，則不執行以下的步驟。例如，步驟S1601會在步驟S1602之後再次執行。若此間隙不大於第二預設門檻值，則在步驟S1603中，判斷此間隙是否大於第一預設門檻值。若此間隙不大於第一預設門檻值，則在步驟S1604中，決定將第一記憶胞操作在錯誤校正模式。錯誤校正模式已在先前段落說明，相關說明在此不再重複描述。若此間隙大於第一預設門檻值，則在步驟S1605中，判斷此間隙是否大於第一門檻值。其中第一門檻值大於第一預設門檻值。若此間隙不大於第一門檻值，則在步驟S1606中，決定將第一記憶胞操作在第三程式化模式。在本範例實施例中，第三程式化模式為2LC程式化模式。若此間隙大於第一門檻值，則在步驟1607中，會判斷此間隙是否大於第二門檻值，其中第二門檻值大於第一門檻值。若此間隙不大於第二門檻值，則在步驟S1608中，決定將第一記憶胞操作在第二程式化模式中。在本範例實施例中，第二程式化模式為3LC程式化模式。若此間隙大於第二門檻值，則在步驟S1609中，決定將第一記憶胞操作在第四程式化模式。在本範例實施例中，第四程式化模式為4LC程式化模式。然而，在圖16的另一範例實施例中，步驟S1602也可以替換成判斷第一記憶胞的使用程度是否達到預設程度的操作。若第一記憶胞的使用程度達到預設程度，則執行如步驟S1603等接續步驟。若 此第一記憶胞的使用程度未達預設程度，則如步驟S1603等接續步驟便不會被執行。
然而，圖15和圖16中的每一個步驟都已在以上段落中詳細描述，以下不再重複贅述。必須注意的是，圖15和圖16中的每一個步驟都可以程式碼或電路來實作，但此並非用以限定本發明。另外，圖15與圖16中所繪示的方法可以單獨實施或配合以上範例實施例一起實施，本發明不加以限制。
綜上所述，根據記憶胞的抹除狀態電壓與程式化狀態電壓之間的間隙落於某一個範圍，一個特定的程式化模式會被決定並且用以操作此記憶胞。藉此，從此記憶胞所讀取的資料所包含的錯誤位元可被減少，並且可複寫式非揮發性記憶體模組的使用壽命可被延長。
雖然本發明已以範例實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的範疇和精神內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1501、S1502、S1503、S1504、S1505、S1506、S1507、S1508‧‧‧記憶體管理方法的步驟

Claims (24)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體管理方法包括：從該些記憶胞中取得一第一記憶胞的一抹除狀態電壓與該第一記憶胞的一程式化狀態電壓，其中該第一記憶胞是操作於一第一程式化模式；以及若該抹除狀態電壓與該程式化狀態電壓之間的一間隙的一寬度大於一第一門檻值，則將該第一記憶胞操作於一第二程式化模式，其中操作於該第二程式化模式的該第一記憶胞的多個第二狀態的一第二數量小於或等於操作於該第一程式化模式的該第一記憶胞的多個第一狀態的一第一數量。
  2. 如申請專利範圍第1項所述的記憶體管理方法，其中該抹除狀態電壓是該第一記憶胞的一最抹除(most-erased)狀態電壓，並且該程式化狀態電壓是該第一記憶胞的一最程式化(most-programmed)狀態電壓，其中取得該抹除狀態電壓與該程式化狀態電壓的步驟包括：在該第一記憶胞被抹除之後，記錄該最抹除狀態電壓；以及 在該第一記憶胞被程式化之後，記錄該最程式化狀態電壓。
  3. 如申請專利範圍第1項所述的記憶體管理方法，更包括：若該抹除狀態電壓與該程式化狀態電壓之間的該間隙的該寬度不大於該第一門檻值，將該第一記憶胞操作於一第三程式化模式，其中操作於該第三程式化模式的該第一記憶胞的多個第三狀態的一第三數量小於該第二數量。
  4. 如申請專利範圍第3項所述的記憶體管理方法，更包括：若該抹除狀態電壓與該程式化狀態電壓之間的該間隙的該寬度大於一第二門檻值，將該第一記憶胞操作於一第四程式化模式，其中該第二門檻值大於該第一門檻值，其中操作於該第四程式化模式的該第一記憶胞的多個第四狀態的一第四數量大於該第二數量。
  5. 如申請專利範圍第4項所述的記憶體管理方法，更包括：若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於一第一預設門檻值，則將該第一記憶胞操作於一錯誤校正模式中， 其中該第一預設門檻值小於該第一門檻值。
  6. 如申請專利範圍第1項所述的記憶體管理方法，更包括：判斷該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度是否大於一第二預設門檻值，其中該第二預設門檻值大於該第一門檻值；若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於該第二預設門檻值，則判斷該間隙的該寬度是否大於該第一門檻值；以及若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度大於該第二預設門檻值，則保持將該第一記憶胞操作於該第一程式化模式而不執行判斷該間隙的該寬度是否大於該第一門檻值的步驟。
  7. 如申請專利範圍第1項所述的記憶體管理方法，更包括：將指示該第一記憶胞不操作於該第一程式化模式的資訊記錄在該可複寫式非揮發性記憶體模組的一管理區中。
  8. 如申請專利範圍第7項所述的記憶體管理方法，其中該管理區中的一第二記憶胞的一第二可靠度高於該第一記憶胞的一第一可靠度。
  9. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元是用以取得該些記憶胞中的一第一記憶胞的一抹除狀態電壓和該第一記憶胞的一程式化狀態電壓，其中該第一記憶胞是操作於一第一程式化模式，其中若該抹除狀態電壓和該程式化狀態電壓之間的一間隙的一寬度大於一第一門檻值，則該記憶體控制電路單元更用以將該第一記憶胞操作於一第二程式化模式，其中操作於該第二程式化模式的該第一記憶胞的多個第二狀態的一第二數量小於或等於操作於該第一程式化模式的該第一記憶胞的多個第一狀態的一第一數量。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該抹除狀態電壓是該第一記憶胞的一最抹除狀態電壓，並且該程式化狀態電壓是該第一記憶胞的一最程式化狀態電壓，其中該記憶體控制電路單元取得該抹除狀態電壓和該程式化狀態電壓的操作包括：在該第一記憶胞被抹除之後，記錄該最抹除狀態電壓；以及在該第一記憶胞被程式化之後，記錄該最程式化狀態電壓。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於該第一門檻值，則該記憶體控制電路單元更用以將該第一記憶胞操作於一第三程式化模式，其中操作於該第三程式化模式的該第一記憶胞的多個第三狀態的一第三數量小於該第二數量。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度大於一第二門檻值，則該記憶體控制電路單元更用以將該第一記憶胞操作於一第四程式化模式，其中該第二門檻值大於該第一門檻值，其中操作於該第四程式化模式的該第一記憶胞的多個第四狀態的一第四數量大於該第二數量。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於一第一預設門檻值，則該記憶體控制電路單元更用以將該第一記憶胞操作於一錯誤校正模式，其中該第一預設門檻值小於該第一門檻值。
  14. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以判斷該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度是否大於一第二預設門檻值，其中該第二預設門檻值大於該第一門檻值， 其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於該第二預設門檻值，則該記憶體控制電路單元更用以判斷該間隙的該寬度是否大於該第一門檻值，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度大於該第二預設門檻值，則該記憶體控制電路單元更用以保持將該第一記憶胞操作於該第一程式化模式而不執行判斷該間隙的該寬度是否大於該第一門檻值的操作。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將指示該第一記憶胞不操作於該第一程式化模式的資訊記錄在該可複寫式非揮發性記憶體模組的一管理區中。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該管理區中的一第二記憶胞的一第二可靠度高於該第一記憶胞的一第一可靠度。
  17. 一種記憶體控制電路單元，用以控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞；以及一記憶體管理電路，耦接至該主機介面和該記憶體介面， 其中該記憶體管理電路用以取得該些記憶胞中的一第一記憶胞的一抹除狀態電壓和該第一記憶胞的一程式化狀態電壓，其中該第一記憶胞操作於一第一程式化模式，其中若該抹除狀態電壓和該程式化狀態電壓之間的一間隙的一寬度大於一第一門檻值，則該記憶體管理電路更用以將該第一記憶胞操作於一第二程式化模式，其中操作於該第二程式化模式的該第一記憶胞的多個第二狀態的一第二數量小於或等於操作於該第一程式化模式的該第一記憶胞的多個第一狀態的一第一數量。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該抹除狀態電壓是該第一記憶胞的一最抹除狀態電壓，並且該程式化狀態電壓是該第一記憶胞的一最程式化狀態電壓，其中該記憶體管理電路取得該抹除狀態電壓和該程式化狀態電壓的操作包括：在該第一記憶胞被抹除之後，記錄該最抹除狀態電壓；以及在該第一記憶胞被程式化之後，記錄該最程式化狀態電壓。
  19. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於該第一門檻值，則該記憶體管理電路更用以將該第一記憶胞操作於一第三程式化模式， 其中操作於該第三程式化模式的該第一記憶胞的多個第三狀態的一第三數量小於該第二數量。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度大於一第二門檻值，則該記憶體控制電路單元更用以將該第一記憶胞操作於一第四程式化模式，其中該第二門檻值大於該第一門檻值，其中操作於該第四程式化模式的該第一記憶胞的多個第四狀態的一第四數量大於該第二數量。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於一第一預設門檻值，則該記憶體管理電路更用以將該第一記憶胞操作於一錯誤校正模式，其中該第一預設門檻值小於該第一門檻值。
  22. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以判斷該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度是否大於一第二預設門檻值，其中該第二預設門檻值大於該第一門檻值，其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度不大於該第二預設門檻值，則該記憶體管理電路更用以判斷該間隙的該寬度是否大於該第一門檻值； 其中若該抹除狀態電壓和該程式化狀態電壓之間的該間隙的該寬度大於該第二預設門檻值，則該記憶體管理電路更用以保持將該第一記憶胞操作於該第一程式化模式而不執行判斷該間隙的該寬度是否大於該第一門檻值的操作。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將指示該第一記憶胞不操作於該第一程式化模式的資訊記錄在該可複寫式非揮發性記憶體模組的一管理區中。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該管理區中的一第二記憶胞的一第二可靠度高於該第一記憶胞的一第一可靠度。
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