CN110727390B - 存储器管理方法以及存储控制器 - Google Patents

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Abstract

本发明提供一种存储器管理方法。所述方法包括选择可复写式非易失性存储器模块的多个实体程序化单元中的目标实体程序化单元；根据所述可复写式非易失性存储器模块的存储器类型识别目标存储状态与目标读取电压；使用所述目标读取电压来读取所述目标实体程序化单元以获得比特值比率；以及根据所述比特值比率来识别所述目标实体程序化单元的存储态样。

Description

存储器管理方法以及存储控制器
技术领域
本发明涉及一种存储器管理方法，尤其涉及一种适用于配置有可复写式非易失性存储器模块的存储装置的存储器管理方法与存储控制器。
背景技术
对于配置有可复写式非易失性存储器模块的存储装置来说，判断/识别空页(空白的存储单元)的位置与存在是很重要的一个过程。原因在于，存储装置的存储控制器需要辨别一个存储单元是否为空白的，以确实地管理所有可使用的存储空间或分配/管理尚未被使用的存储空间。此外，若能够精确地识别已经被使用的存储单元，也助于存储控制器对已存储的数据来进行维护。
一般来说，当存储控制器要判断一个存储单元是否为空白的，存储控制器会读取此存储单元，以根据所读取的为“1”的比特值的数量是否大于预定值的判断结果来判断此存储单元是否为空白的。然而，在所存储数据经过了长时间的存放后，上述的传统做法会导致空白存储单元的误判。严重的话，会发生所判定的为空白的存储单元实际上有存放数据的情形，进而导致了数据的损毁或存储空间的管理与识别上的困难。
此外，若可复写式非易失性存储器模块的存储器类型为MLC等一个存储单元可存储多个比特值的存储器类型，传统做法上，存储控制器还需要针对存储单元的对应每个比特值的实体页面(如，针对上、下实体页面)来执行多次的读取操作以判断是否为空白的，以判断存储单元的存储态样(存储态样如：“空白的”、“仅上实体页面为空白的”、“上实体页面与下实体页面皆非空白的”)，进而增加了读取次数与误差发生的可能性。
因此，如何快速、简单且准确地判断存储单元的存储态样，进而提升可复写式非易失性存储器模块的存储空间管理效率，是本领域技术人员研究的课题之一。
发明内容
本发明提供一种存储器管理方法(也称，存储态样管理方法)与存储控制器，可快速且准确地识别存储单元的存储态样，进而增加了存储装置的使用空间的管理效率。
本发明的一实施例提供适用于配置有可复写式非易失性存储器模块的存储装置的一种存储器管理方法。所述可复写式非易失性存储器模块具有多个实体程序化单元，其中所述多个实体程序化单元的每一个实体程序化单元具有多个存储单元。所述方法包括选择所述多个实体程序化单元中的目标实体程序化单元，其中所述目标实体程序化单元具有多个第一存储单元；根据所述可复写式非易失性存储器模块的存储器类型识别目标存储状态，并且根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得目标读取电压；使用所述目标读取电压来读取所述目标实体程序化单元，以识别所述多个第一存储单元中的多个第二存储单元，其中所述多个第二存储单元的存储状态为所述目标存储状态，其中所述多个第二存储单元的临界电压分布小于所述多个第一存储单元中的多个第三存储单元的临界电压分布，其中所述多个第三存储单元的存储状态不同于所述目标存储状态；根据所述多个第二存储单元来计算比特值比率；以及根据所述比特值比率来识别所述目标实体程序化单元的存储态样。
本发明的一实施例提供用于控制配置有可复写式非易失性存储器模块的存储装置的一种存储控制器。所述存储控制器包括：连接接口电路、存储器接口控制电路、存储状态管理电路单元以及处理器。连接接口电路用以耦接至主机系统。存储器接口控制电路用以耦接至所述可复写式非易失性存储器模块。所述可复写式非易失性存储器模块具有多个实体程序化单元，其中所述多个实体程序化单元的每一个实体程序化单元具有多个存储单元。处理器耦接至所述连接接口电路、所述存储器接口控制电路及所述存储状态管理电路单元。所述处理器选择所述多个实体程序化单元中的目标实体程序化单元以指示所述存储状态管理电路单元对所述目标实体程序化单元执行存储状态识别操作，其中所述目标实体程序化单元具有多个第一存储单元。在所述存储状态识别操作中，所述存储状态管理电路单元用以所述存储状态管理电路单元用以根据所述可复写式非易失性存储器模块的存储器类型识别目标存储状态，并且根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得目标读取电压；所述存储状态管理电路单元还用以使用所述目标读取电压来读取所述目标实体程序化单元，以识别所述多个第一存储单元中的多个第二存储单元，其中所述多个第二存储单元的存储状态为所述目标存储状态，其中所述多个第二存储单元的临界电压分布小于所述多个第一存储单元中的多个第三存储单元的临界电压分布，其中所述多个第三存储单元的存储状态不同于所述目标存储状态；所述存储状态管理电路单元还用以根据所述多个第二存储单元来计算比特值比率；以及所述存储状态管理电路单元还用以根据所述比特值比率来识别所述目标实体程序化单元的存储态样。
基于上述，本发明实施例所提供的存储器管理方法以及存储控制器，可针对可复写式非易失性存储器模块的存储器类型识别目标实体程序化单元的目标存储状态与对应的目标读取电压，并且经由所述目标读取电压获得的比特值比率来直接识别目标实体程序化单元的存储态样，以增进了识别实体程序化单元的存储态样的效率与准确性，进而增加存储装置管理已使用空间与未使用空间的效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一实施例所示出的主机系统及存储装置的方块示意图。
图2是根据本发明的一实施例所示出的存储器管理方法的流程图。
图3A为根据本发明的一实施例所示出的对应单阶存储单元(SLC)NAND型快闪存储器模块的多个存储单元的目标存储状态与对应的目标读取电压的示意图。
图3B为根据本发明的一实施例所示出的针对单阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
图3C为根据本发明的一实施例所示出的针对单阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
图4A为根据本发明的一实施例所示出的对应多阶存储单元(MLC)NAND型快闪存储器模块的多个存储单元的目标存储状态与对应的目标读取电压的示意图。
图4B为根据本发明的一实施例所示出的针对多阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
图4C为根据本发明的一实施例所示出的针对多阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
图4D为根据本发明的一实施例所示出的针对多阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
图5A为根据本发明的一实施例所示出的对应三阶存储单元(TLC)NAND型快闪存储器模块的多个存储单元的目标存储状态与对应的目标读取电压的示意图。
图5B为根据本发明的一实施例所示出的针对三阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
图5C为根据本发明的一实施例所示出的针对三阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
图6为根据本发明的一实施例所示出的比特值比率与存储态样的关系的示意图。
附图标记说明：
10：主机系统；
20：存储装置；
110、211：处理器；
120：主机存储器；
130：数据传输接口电路；
210：存储控制器；
212：数据传输管理电路；
213：存储器接口控制电路；
214：错误检查与校正电路；
215：存储状态管理电路单元；
2151：葛雷码计数电路；
2152：存储状态判断电路；
216：缓冲存储器；
217：电源管理电路；
220：可复写式非易失性存储器模块；
230：连接接口电路；
S21、S23、S25、S27：存储器管理方法的流程步骤；
SS0、SS1、SS2、MS1、MS2、MS3、MS4、TS1、TS2、TS3、TS4、TS5、TS6、TS7、TS8：临界电压分布；
L：下实体页面的比特值/存储状态；
M：中实体页面的比特值/存储状态；
U：上实体页面的比特值/存储状态；
V(1)、V(2)：读取电压；
A300、A301、A302、A303、A400、A401、A402、A403、A500、A501、A502、A503：箭头；
600：表。
具体实施方式
在本实施例中，存储装置包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与存储装置控制器(也称，存储控制器或存储控制电路)。此外，存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储装置或从存储装置中读取数据。
图1是根据本发明的一实施例所示出的主机系统及存储装置的方块示意图。
请参照图1，主机系统(Host System)10包括处理器(Processor)110、主机存储器(Host Memory)120及数据传输接口电路(Data Transfer Interface Circuit)130。在本实施例中，数据传输接口电路130耦接(也称，电性连接)至处理器110与主机存储器120。在另一实施例中，处理器110、主机存储器120与数据传输接口电路130之间利用系统总线(System Bus)彼此耦接。
存储装置20包括存储控制器(Storage Controller)210、可复写式非易失性存储器模块(Rewritable Non-Volatile Memory Module)220及连接接口电路(ConnectionInterface Circuit)230。其中，存储控制器210包括处理器211、数据管理电路(DataManagement Circuit)212与存储器接口控制电路(Memory Interface Control Circuit)213。
在本实施例中，主机系统10是通过数据传输接口电路130与存储装置20的连接接口电路230耦接至存储装置20来进行数据的存取操作。例如，主机系统10可经由数据传输接口电路130将数据存储至存储装置20或从存储装置20中读取数据。
在本实施例中，处理器110、主机存储器120及数据传输接口电路130可设置在主机系统10的主机板上。数据传输接口电路130的数目可以是一或多个。通过数据传输接口电路130，主机板可以经由有线或无线方式耦接至存储装置20。存储装置20可例如是优盘、存储卡、固态硬盘(Solid State Drive，SSD)或无线存储器存储装置。无线存储器存储装置可例如是近距离无线通讯(Near Field Communication，NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板也可以通过系统总线耦接至全球定位系统(Global Positioning System，GPS)模块、网络接口卡、无线传输装置、键盘、屏幕、喇叭等各式I/O装置。
在本实施例中，数据传输接口电路130与连接接口电路230是相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准的接口电路。并且，数据传输接口电路130与连接接口电路230之间是利用快速非易失性存储器接口标准(Non-Volatile Memory express，NVMe)通讯协定来进行数据的传输。
然而，必须了解的是，本发明不限于此，数据传输接口电路130与连接接口电路230也可以是符合并列先进附件(Parallel Advanced Technology Atta chment，PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，IEEE)1394标准、序列先进附件(Serial Advanced Technology Attachment，SATA)标准、通用序列总线(Universal Serial Bus，USB)标准、SD接口标准、超高速一代(Ultra High Speed-I，UHS-I)接口标准、超高速二代(Ultra High Speed-II，UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(MultiMedia Card，MMC)接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage，UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated DeviceElectronics，IDE)标准或其他适合的标准。此外，在另一实施例中，连接接口电路230可与存储控制器210封装在一个芯片中，或者连接接口电路230是布设于包含存储控制器210的芯片外。
在本实施例中，主机存储器120用以寄存处理器110所执行的指令或数据。例如，在本范例实施例中，主机存储器120可以是动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)等。然而，必须了解的是，本发明不限于此，主机存储器120也可以是其他适合的存储器。
存储控制器210用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统10的指令在可复写式非易失性存储器模块220中进行数据的写入、读取与抹除等运作。
更详细来说，存储控制器210中的处理器211为具备运算能力的硬件，其用以控制存储控制器210的整体运作。具体来说，处理器211具有多个控制指令，并且在存储装置20运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
值得一提的是，在本实施例中，处理器110与处理器211例如是中央处理单元(Central Processing Unit，CPU)、微处理器(micro-processor)、或是其他可程序化的处理单元(Microprocessor)、数字信号处理器(Digital Signal Processor，DSP)、可程序化控制器、特殊应用集成电路(Application Specific Integrated Circuits，ASIC)、可程序化逻辑装置(Programmable Logic Device，PLD)或其他类似电路元件，本发明并不限于此。
在一实施例中，存储控制器210还具有只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储控制器210被致能时，处理器211会先执行此开机码来将存储于可复写式非易失性存储器模块220中的控制指令载入至存储控制器210的随机存取存储器中。之后，处理器211会运转此些控制指令以进行数据的写入、读取与抹除等运作。在另一实施例中，处理器211的控制指令也可以程序码型式存储于可复写式非易失性存储器模块220的特定区域，例如，可复写式非易失性存储器模块220中专用于存放系统数据的实体存储单元中。
在本实施例中，如上所述，存储控制器210还包括数据管理电路212、存储器接口控制电路213、错误检查与校正电路214与存储状态管理电路单元215。应注意的是，存储控制器210各部件所执行的操作也可视为存储控制器210所执行的操作。
其中，数据管理电路212耦接至处理器211、存储器接口控制电路213与连接接口电路230。数据管理电路212用以接受处理器211的指示来进行数据的传输。例如，经由连接接口电路230从主机系统10(如，主机存储器120)读取数据，并且将所读取的数据经由存储器接口控制电路213写入至可复写式非易失性存储器模块220中(如，根据来自主机系统10的写入指令来进行写入操作)。又例如，经由存储器接口控制电路213从可复写式非易失性存储器模块220的一或多个实体单元中读取数据(数据可读取自一或多个实体单元中的一或多个存储单元)，并且将所读取的数据经由连接接口电路230写入至主机系统10(如，主机存储器120)中(如，根据来自主机系统10的读取指令来进行读取操作)。在另一实施例中，数据管理电路212也可整合至处理器211中。
存储器接口控制电路213用以接受处理器211(或存储状态管理电路单元215)的指示，配合数据管理电路212来进行对于可复写式非易失性存储器模块220的写入(也称，程序化，Programming)操作、读取操作或抹除操作。例如，根据存储状态管理电路单元215的指示使用特定的读取电压来进行对于可复写式非易失性存储器模块220的存储单元的读取操作。
举例来说，处理器211可执行写入指令序列，以指示存储器接口控制电路213将数据写入至可复写式非易失性存储器模块220中；处理器211可执行读取指令序列，以指示存储器接口控制电路213从可复写式非易失性存储器模块220的对应读取指令的一或多个实体单元(也称，目标实体单元)中读取数据；处理器211可执行抹除指令序列，以指示存储器接口控制电路213对可复写式非易失性存储器模块220进行抹除操作。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示对可复写式非易失性存储器模块220执行相对应的写入、读取及抹除等操作。在一实施例中，处理器211还可以下达其他类型的指令序列给存储器接口控制电路213，以对可复写式非易失性存储器模块220执行相对应的操作。
此外，欲写入至可复写式非易失性存储器模块220的数据会经由存储器接口控制电路213转换为可复写式非易失性存储器模块220所能接受的格式。具体来说，若处理器211(或存储状态管理电路单元215)要存取可复写式非易失性存储器模块220，处理器211(或存储状态管理电路单元215)会传送对应的指令序列给存储器接口控制电路213以指示存储器接口控制电路213执行对应的操作。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变预设读取电压组的多个预设读取电压值以进行读取操作，或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
可复写式非易失性存储器模块220是耦接至存储控制器210(存储器接口控制电路213)并且用以存储主机系统10所写入的数据。可复写式非易失性存储器模块220可以是单阶存储单元(Single Level Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple LevelCell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quadruple Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、三维NAND型快闪存储器模块(3D NAND flashmemory module)或垂直NAND型快闪存储器模块(Vertical NAND flash memory module)等其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块220中的存储单元是以阵列的方式设置。
在本实施例中，可复写式非易失性存储器模块220具有多个字线，其中所述多个字线的每一个字线包括多个存储单元。同一条字线上的多个存储单元会组成一或多个实体程序化单元(实体页面)。此外，多个实体程序化单元可组成一个实体单元(实体区块或实体抹除单元)。在本实施例中，一个实体程序化单元可具有不同类型的实体页面。举例来说，在一实施例中，对于三阶存储单元NAND型快闪存储器模块来说，三阶存储单元NAND型快闪存储器模块的一个实体程序化单元可具有第一类型实体页面、第二类型实体页面与第三类型实体页面。所述第一类型实体页面例如为存储一个比特值的下实体页面(Lower PhysicalPage)；所述第二类型实体页面例如为存储一个比特值的中实体页面(Middle PhysicalPage)；所述第三类型实体页面例如为存储一个比特值的上实体页面(Upper PhysicalPage)。一般来说，当欲写入数据至三阶存储单元NAND型快闪存储器模块的一个实体程序化单元的上、中、下实体页面时，会依序从下实体页面开始写入数据，再写入至中实体页面，最后写入至上实体页面。换言之，也可称为依据写入的顺序，在同一个实体程序化单元中的多个实体页面中，第一个被写入数据的为第一类型实体页面，第二个被写入数据的为第二类型实体页面，第三个被写入数据的为第三类型实体页面，以此类推。
在本实施例中，实体抹除单元为抹除的最小单位，即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。每一实体抹除单元会具有多个实体程序化单元。一个实体抹除单元可以是指任意数目的实体程序化单元组成，视实务上的需求而定。
在以下实施例中，是以一个实体区块作为一个实体抹除单元(也可称为，实体单元)的范例，并且每一个实体程序化单元被视为一个实体子单元。此外，必须了解的是，当处理器211对可复写式非易失性存储器模块220中的实体程序化单元(或实体单元)进行分组以执行对应的管理操作时，此些实体程序化单元(或实体单元)是被逻辑地分组，而其实际位置并未更改。
为了方便说明，在以下的实施例中，一个实体程序化单元会被视为一个存储单元，并且以下的实施例会针对实体程序化单元来说明存储状态识别操作及其所使用的存储器管理方法。
存储控制器210会配置多个逻辑单元给可复写式非易失性存储器模块220。主机系统10是通过所配置的逻辑单元来存取存储在多个实体单元中的使用者数据。在此，每一个逻辑单元可以是由一或多个逻辑地址组成。例如，逻辑单元可以是逻辑区块(LogicalBlock)、逻辑页面(Logical Page)或是逻辑扇区(Logical Sector)。在本实施例中，逻辑单元为逻辑区块，并且逻辑子单元为逻辑页面。每一逻辑单元具有多个逻辑子单元。一个逻辑单元可以是映射至一个实体单元，并且一个逻辑子单元可以是映射至一个实体子单元。
此外，存储控制器210会建立逻辑转实体地址映射表(Logical To Physicaladdress mapping table)与实体转逻辑地址映射表(Physical To Logical addressmapping table)，以记录配置给可复写式非易失性存储器模块220的逻辑单元(如，逻辑区块、逻辑页面或逻辑扇区)与实体单元(如，实体抹除单元、实体程序化单元、实体扇区)之间的映射关系。换言之，存储控制器210可通过逻辑转实体地址映射表来查找逻辑单元所映射的实体单元，并且存储控制器210可通过实体转逻辑地址映射表来查找实体单元所映射的逻辑单元。然而，上述有关逻辑单元与实体单元映射的技术概念为本领域技术人员的惯用技术手段，不再赘述于此。
在本实施例中，错误检查与校正电路214是耦接至处理器211并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当处理器211从主机系统10中接收到写入指令时，错误检查与校正电路214会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code，ECC)和/或错误检查码(error detecting code，EDC)，并且处理器211会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块220中。之后，当处理器211从可复写式非易失性存储器模块220中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路214会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。此外，在错误检查与校正程序后，若成功解码所读取的数据，错误检查与校正电路214可回传错误比特值(也称，错误比特数目)给处理器211。
在一实施例中，存储控制器210还包括缓冲存储器216与电源管理电路217。缓冲存储器是耦接至处理器211并且用以寄存来自于主机系统10的数据与指令、来自于可复写式非易失性存储器模块220的数据或其他用以管理存储装置20的系统数据，以让处理器211可快速地从缓冲存储器216中存取所述数据、指令或系统数据。电源管理电路217是耦接至处理器211并且用以控制存储装置20的电源。
在本实施例中，存储状态管理电路单元215包括葛雷码计数电路2151与存储状态判断电路2152。所述存储状态管理电路单元215为用以执行存储状态识别操作的电路集合单元(硬件)。存储状态管理电路单元215各部件所执行的操作也可视为存储状态管理电路单元215所执行的操作。存储状态管理电路单元215也可用以记录关于每个存储单元的存储态样的信息(如，所有存储单元的存储态样与总容量等信息)以及用以记录对应不同的可复写式非易失性存储器模块220的存储器类型的多个存储态样与比特值比率的关系的信息(如，比特值比率转存储态样映射表)。所述存储单元可为字线、实体程序化单元或实体抹除单元，但为了方便说明，以下以实体程序化单元作为存储单元为例子来阐述本发明的存储器管理方法与存储控制器。
以下会配合多个附图来详细说明存储状态管理电路单元215如何进行存储状态识别操作的细节以及葛雷码计数电路2151与存储状态判断电路2152的功能。
图2是根据本发明的一实施例所示出的存储器管理方法的流程图。应注意的是，图2所示出的存储器管理方法也可称为存储状态识别方法。请同时参照图1与图2，在步骤S21中，处理器211选择可复写式非易失性存储器模块的多个实体程序化单元中的目标实体程序化单元。目标实体程序化单元所具有全部存储单元可称为第一存储单元。
具体来说，处理器211可在特定的时间点来选择可复写式非易失性存储器模块220的多个实体程序化单元中的其中之一个实体程序化单元(也称，目标实体程序化单元)，并且指示存储状态管理电路单元215来对此目标实体程序化单元进行存储状态识别操作。举例来说，特定的时间点包括：(1)存储装置20闲暇(即，存储装置20闲置超过预定时间门槛值)时；(2)存储装置开电时；或(3)执行对应突然断电事件的恢复操作时。
处理器211(或存储状态管理电路单元215)可在尚未确认存储状态的多个实体程序化单元中对其中的每个实体程序化单元来分别执行存储状态识别操作，其中被选择来执行存储状态识别操作的实体程序化单元即为目标实体程序化单元。在另一实施例中，处理器211(或存储状态管理电路单元215)可在可复写式非易失性存储器模块220的所有实体程序化单元中分别选择不同的实体程序化单元来作为目标实体程序化单元来执行存储状态识别操作。
此外，处理器211(或存储状态管理电路单元215)也可直接对开放实体抹除单元(即，当前被用以存储写入数据的实体抹除单元或实体区块)的所有实体程序化单元分别执行存储状态识别操作。
在选择目标实体程序化单元后，接续至步骤S23，存储状态管理电路单元215根据可复写式非易失性存储器模块的存储器类型识别目标存储状态，并且根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得目标读取电压。
具体来说，目标实体程序化单元为多个第一存储单元(也称，目标存储单元)所构成的。每个存储单元用以被程序化以存储对应不同的多个葛雷码(Grey Code)(也称，存储状态)的其中之一的比特值，并且所述葛雷码的总数为N，N为大于2的第一预定正整数。对应为不同型态的NAND型快闪存储器(不同存储器类型)的可复写式非易失性存储器模块220，N的值也会不同。例如，若可复写式非易失性存储器模块220是单阶存储单元NAND型快闪存储器模块，N等于2；若可复写式非易失性存储器模块220是多阶存储单元NAND型快闪存储器模块，N等于4；若可复写式非易失性存储器模块220是三阶存储单元NAND型快闪存储器模块，N等于8；若可复写式非易失性存储器模块220是四阶存储单元NAND型快闪存储器模块，N等于16，依此类推。换言之，N的数值与对应的多个存储状态是根据可复写式非易失性存储器模块220的存储器类型而被决定的。
在本实施例中，上述根据所述可复写式非易失性存储器模块的所述存储器类型识别所述目标存储状态的步骤包括：存储状态管理电路单元215(如，葛雷码计数电路2151)根据所述可复写式非易失性存储器模块的所述存储器类型识别依据第一顺序排列的多个存储状态；以及存储状态管理电路单元215(如，葛雷码计数电路2151)将在所述多个存储状态中排列在第一个的存储状态作为所述目标存储状态。
在本实施例中，上述根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得所述目标读取电压的步骤包括：根据所述可复写式非易失性存储器模块的所述存储器类型识别对应所述存储器类型的读取电压组，其中所述读取电压组具有依据所述第一顺序排列的多个读取电压；将所述多个读取电压中排列在第一个的读取电压作为所述预设读取电压，调整所述预设读取电压以获得所述目标读取电压。以下分别通过图3A、4A、5A来说明对应不同存储器类型所识别的目标存储状态与对应的目标读取电压。
此外，还需提醒的是，在以下的实施例中，存储在目标实体程序化单元的数据皆已经过扰乱程序(如，经由扰乱器scrambler)，以均匀地依据不同的数据比特值而被存储至目标实体程序化单元(即，存储在目标实体程序化单元的不同的存储状态的数据比特值各自的总数目是相近的)。并且，在利用目标读取电压读取目标实体程序化单元时，会直接读取存储在目标实体程序化单元的原始数据(Raw data)，即，尚未经过反扰乱程序与解码程序的数据。
图3A为根据本发明的一实施例所示出的对应单阶存储单元(SLC)NAND型快闪存储器模块的多个存储单元的目标存储状态与对应的目标读取电压的示意图。图4A为根据本发明的一实施例所示出的对应多阶存储单元(MLC)NAND型快闪存储器模块的多个存储单元的目标存储状态与对应的目标读取电压的示意图。图5A为根据本发明的一实施例所示出的对应三阶存储单元(TLC)NAND型快闪存储器模块的多个存储单元的目标存储状态与对应的目标读取电压的示意图。
请参照图3A，单阶存储单元NAND型快闪存储器模块(简称，SLC)的实体程序化单元具有一个实体页面(也称，下实体页面L)，其可具有依据第一顺序排列的两种存储状态(葛雷码)，如，比特值“1”与比特值“0”。所述第一顺序为基于临界电压分布的电压值的大小，由小至大的顺序。若为SLC的目标实体程序化单元已被程序化数据，则此目标实体程序化单元的所述多个第一存储单元会被均匀地程序化为具有存储状态“1”与“0”(比例近似为各50％(100％/2＝50％))。
此外，处理器211(或存储状态管理电路单元215)可使用对应两种存储状态的读取电压V(1)1来读取SLC的目标实体程序化单元(即，使用读取电压V(1)1来读取为SLC的可复写式非易失性存储器模块220的多个实体程序化单元的其中之一)，以识别此目标实体程序化单元的多个目标存储单元所具有的存储状态(即，以识别所述多个目标存储单元所被写入的比特值)。SLC中被程序化为比特值“1”(图3A中的标记“L:1”)的多个存储单元具有临界电压分布SS1，其小于读取电压V(1)1；SLC中被程序化为比特值“0”(即：“L:0”)的多个存储单元具有临界电压分布SS2，其大于读取电压V(1)1。存储状态管理电路单元215(如，葛雷码计数电路2151)会根据为SLC的存储器类型来识别对应SLC的读取电压组，其具有读取电压V(1)，并且将读取电压组中的排列在第一个的读取电压作为预设读取电压。
在此例子中，存储状态管理电路单元215(如，葛雷码计数电路2151)会将排列在第一个的存储状态(如，被表示为“L:1”的存储状态，即，存储状态“1”)，作为目标存储状态。此外，存储状态管理电路单元215(如，葛雷码计数电路2151)会进一步调整预设读取电压V(1)1为目标读取电压V(2)1(如，箭头A300所示)。所述目标读取电压也为用以分辨所述目标存储状态的读取电压。
以下说明调整预设读取电压为目标读取电压的方法。具体来说，葛雷码计数电路2151会如上述先识别预设读取电压，并且目标读取电压的电压值可经由预设读取电压加上一个“负值的”偏置电压来获得(也可视为：目标读取电压的电压值可经由预设读取电压减去一个“正值的”偏置电压来获得)。一般来说，预设读取电压可利用电压调整指令以指示去使用多个偏置电压(可为负值或正值)的其中之一来调整预设读取电压的电压值，以获得目标读取电压。在本实施例中，目标读取电压可利用电压调整指令以将预设读取电压往最左方向调整(如图3A所示出的箭头A300)，以使预设读取电压V(1)1调整为目标读取电压V(2)1(例如，预设读取电压加上一个最小的负值的偏离电压，以成为目标读取电压)。所述偏离电压可根据存储器类型而被预先设定。在另一实施例中，目标读取电压也可预先对应存储器类型来设定，即，不经由预设读取电压来调整。
换言之，在本实施例中，调整所述预设读取电压以获得所述目标读取电压的步骤可包括识别对应所述预设读取电压的电压调整范围，其中所述电压调整范围涵盖所述预设读取电压；以及根据所述电压调整范围将所述预设读取电压调整为所述目标读取电压，其中所述目标读取电压为所述电压调整范围的最小电压值。例如，假设预设读取电压为0.5mV，电压调整范围为0.1mV至0.9mV。葛雷码计数电路2151根据电压调整范围将预设读取电压为0.5mV调整为0.1mV，即，获得目标读取电压0.1mV。所述电压调整范围可根据存储器类型而被预先设定。
请参照图4A，相较于SLC，多阶存储单元NAND型快闪存储器模块(简称，MLC)的实体程序化单元可具有下实体页面(可标记为“L”)(也称，第一类型实体页面)与上实体页面(可标记为“U”)(也称，第二类型实体页面)，其中上、下实体页面各自可存储两种存储状态(即，“1”,“0”)。因此，MLC共可具有依据第一顺序排列的四种存储状态(葛雷码)，如，比特值“11”(如图4A中的“L:1U:1”，即，下实体页面的存储状态为“1”且上实体页面的存储状态为“1”)；比特值“10”(如图4A中的“L:1U:0”，即，下实体页面的存储状态为“1”且上实体页面的存储状态为“0”)；比特值“00”(如图4A中的“L:0U:0”，即，下实体页面的存储状态为“0”且上实体页面的存储状态为“0”)；以及比特值“01”(如图4A中的“L:0U:1”，即，下实体页面的存储状态为“0”且上实体页面的存储状态为“1”)。若为MLC的目标实体程序化单元已被程序化数据，则此目标实体程序化单元的所述多个第一存储单元会被均匀地程序化为具有存储状态“11”、“10”、“00”与“01”(比例近似为各25％(100％/4＝25％))。
此外，存储状态管理电路单元215(如，葛雷码计数电路2151)会根据为MLC的存储器类型来识别对应MLC的读取电压组，其具有依据第一顺序排列的多个读取电压V(1)1～V(1)3。处理器211(或存储状态管理电路单元215)可使用对应MLC的四种存储状态的读取电压组的读取电压V(1)1～V(1)3来读取MLC的目标实体程序化单元，以识别此目标实体程序化单元的多个第一存储单元所具有的存储状态/临界电压分布。
在此例子中，基于上述对应MLC的读取电压组中的多个读取电压，存储状态管理电路单元215(如，葛雷码计数电路2151)会将读取电压组中的排列在第一个的读取电压V(1)1作为预设读取电压。此外，基于上述对应MLC的多个存储状态，存储状态管理电路单元215(如，葛雷码计数电路2151)会将排列在第一个的存储状态(如，被表示为“L:1U:1”的存储状态，即，存储状态“11”)，作为目标存储状态。存储状态管理电路单元215(如，葛雷码计数电路2151)会进一步调整预设读取电压V(1)1为目标读取电压V(2)1(如，箭头A400所示)。
举例来说，读取电压V(1)2用以识别/区分下实体页面的存储单元的存储状态。举例来说，临界电压分布小于读取电压V(1)2的下实体页面的存储单元的存储状态为“1”(如图4A中的“L:1”)，如，临界电压分布MS1、MS2；临界电压分布大于读取电压V(1)2的下实体页面的存储单元的存储状态为“0”(如图4A中的“L:0”)，如，临界电压分布MS3、MS4。读取电压V(1)1与V(1)3用以识别/区分上实体页面的存储单元的存储状态。举例来说，临界电压分布小于读取电压V(1)1的上实体页面的存储单元的存储状态为“1”(如图4A中的“U:1”)，如，临界电压分布MS1；临界电压分布大于读取电压V(1)3的上实体页面的存储单元的存储状态为“1”(如图4A中的“U:1”)，如，临界电压分布MS4；临界电压分布在读取电压V(1)1与V(1)3之间的上实体页面的存储单元的存储状态为“0”(如图4A中的“U:0”)，如，临界电压分布MS2、MS3。换言之，可通过读取电压V(1)1～V(1)3来识别：临界电压分布MS1的存储单元的存储状态的比特值为“11”；临界电压分布MS2的存储单元的存储状态的比特值为“10”；临界电压分布MS3的存储单元的存储状态的比特值为“00”；临界电压分布MS4的存储单元的存储状态的比特值为“01”。
请参照图5A，相似于SLC与MLC，对于三阶存储单元NAND型快闪存储器模块(简称，TLC)的实体程序化单元可具有下实体页面(可标记为“L”)(也称，第一类型实体页面)、中实体页面(可标记为“M”)(也称，第二类型实体页面)与上实体页面(可标记为“U”)(也称，第三类型实体页面)，其中上、中、下实体页面各自可存储两种存储状态(即，“1”,“0”)，进而使TLC的实体程序化单元可存储依据第一顺序排列的八种存储状态(如图5A所示出的下、中、上实体页面的存储状态组合：“111”、“110”、“100”、“101”、“001”、“000”、“010”、“011”)。若为TLC的目标实体程序化单元已被程序化数据，则此目标实体程序化单元的所述多个第一存储单元会被均匀地程序化为具有存储状态“111”、“110”、“100”、“101”、“001”、“000”、“010”、“011”(比例近似为各12.5％(100％/8＝12.5％))。
此外，存储状态管理电路单元215(如，葛雷码计数电路2151)会根据为TLC的存储器类型来识别对应TLC的读取电压组，其具有依据第一顺序排列的多个读取电压V(1)1～V(1)7。处理器211(或存储状态管理电路单元215)可使用对应TLC的八种存储状态的读取电压组的读取电压V(1)1～V(1)7来读取TLC的目标实体程序化单元，以识别此目标实体程序化单元的多个第一存储单元所具有的存储状态/临界电压分布。其中，读取电压V(1)4用以识别/区分下实体页面的存储状态；读取电压V(1)2与读取电压V(1)6用以识别/区分中实体页面的存储状态；读取电压V(1)1、读取电压V(1)3、读取电压V(1)5、读取电压V(1)7用以识别/区分上实体页面的存储状态。
在此例子中，基于上述对应TLC的读取电压组中的多个读取电压，存储状态管理电路单元215(如，葛雷码计数电路2151)会将读取电压组中的排列在第一个的读取电压V(1)1作为预设读取电压。此外，基于上述对应TLC的多个存储状态，存储状态管理电路单元215(如，葛雷码计数电路2151)会将排列在第一个的存储状态(如，被表示为“L：1M:1U:1”的存储状态，即，存储状态“111”)，作为目标存储状态。存储状态管理电路单元215(如，葛雷码计数电路2151)会进一步调整预设读取电压V(1)1为目标读取电压V(2)1(如，箭头A500所示)。
请再回到图2，在步骤S25中，存储状态管理电路单元215(如，葛雷码计数电路2151)使用所述目标读取电压来读取所述目标实体程序化单元，以识别所述多个第一存储单元中的多个第二存储单元，其中所述多个第二存储单元的存储状态为所述目标存储状态。也就是说，存储状态管理电路单元215(如，葛雷码计数电路2151)可利用所获得的目标读取电压来读取目标实体程序化单元以从所有第一存储单元中识别到为目标存储状态的多个第二存储单元与存储状态非目标存储状态的多个第三存储单元(即，所述多个第三存储单元的存储状态不同于所述目标存储状态)。应注意的是，所述多个第二存储单元的临界电压分布小于所述多个第一存储单元中的多个第三存储单元的临界电压分布。举例来说，请参照图3A，经由目标读取电压V(2)1所识别的多个第二存储单元的临界电压分布SS1(对应目标存储状态“1”)会小于多个第三存储单元的临界电压分布SS2(对应目标存储状态“0”)。
接着，在步骤S27中，存储状态管理电路单元215(如，葛雷码计数电路2151)用以根据所述多个第二存储单元来计算比特值比率。
图3B为根据本发明的一实施例所示出的针对单阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
请参照图3B上方的例子，假设SLC的目标实体程序化单元尚未被程序化数据(即，目标实体程序化单元的存储态样为已抹除的或空白的)，则此目标实体程序化单元的所有第一存储单元的临界电压分布SS0会位于电压0伏特的附近，并且具有为“1”的存储状态。也就是说，在此目标实体程序化单元中存储状态为“1”的存储单元(也称，第二存储单元)的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的100％(如，图3B的上方所示出的例子)，即，全部第一存储单元的存储状态皆为“1”。经由目标读取电压V(2)1所获得的存储状态为“1”的第二存储单元的总数量除以与所有第一存储单元的总数量，以获得一个比率(比值)，此比率可称为比特值比率。所述比特值比率用以表示：经由利用目标读取电压来读取目标实体程序化单元后，在目标实体程序化单元的所有第一存储单元中，所识别的存储状态为“1”的第二存储单元所占的比率。所述目标读取电压V(2)1是从预设读取电压V(1)1所调整的读取电压(如箭头A301所示)。应注意的是，在正常情况下，经由目标读取电压读取空白的实体程序化单元所获得的比特值比率(100％)会等于经由预设读取电压所获得的比特值比率(100％)。
值得一提的是，在上述的定义下，可知道存储态样为已抹除或空白的SLC的实体程序化单元的比特值比率等于100％。相似地，存储态样为已抹除或空白的MLC/TLC或QLC的实体程序化单元的比特值比率也等于100％。
请再参照图3B下方的例子，假设SLC的目标实体程序化单元已被程序化数据(即，目标实体程序化单元的存储态样为非空白的)，则此目标实体程序化单元的所述多个目标存储单元会被均匀地程序化为具有存储状态“1”与“0”(比例近似为各50％)。在对应不同存储状态的临界电压分布SS1、SS2中，对应目标存储状态“1”的为临界电压分布SS1。在此例子中，存储状态管理电路单元215(如，葛雷码计数电路2151)可将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A302所示)。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应目标存储状态“1”的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为“1””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的50％，并且在此目标实体程序化单元中存储状态为“0”的多个第三存储单元的总数量也占了此目标实体程序化单元的所有第一存储单元的总数量的剩下的50％。在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于50％；并且经由预设读取电压V(1)1所识别的目标存储状态的比特值比率等于50％。
在本实施例中，存储状态管理电路单元215的葛雷码计数电路2151可用以计算对应每种读取电压的存储状态的存储单元的总数量，统计具有不同比特值的存储单元的总数量，并且葛雷码计数电路2151也可用以计算对应每个目标读取电压的比特值比率。
本发明所提供的存储状态识别方法的精神在于，直接利用调整后的目标读取电压读取目标实体程序化单元，以获得对应的比特值比率，进而根据所获得的比特值比率来判断此目标实体程序化单元的存储态样。此方法的益处在于：当已被写入(程序化)数据的目标实体程序化单元的多个存储单元的临界电压分布具有异常偏置时，本发明所提供的存储状态识别方法可避免存储状态的误判。以下先以图3C来做说明。
图3C为根据本发明的一实施例所示出的针对单阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
请参照图3C，假设可复写式非易失性存储器模块220为SLC，SLC的目标实体程序化单元已被程序化数据(即，目标实体程序化单元的存储态样为非空白的)。在对应不同存储状态的临界电压分布SS1、SS2中，对应目标存储状态“1”的为临界电压分布SS1。此外，还假设临界电压分布具有异常偏置(临界电压分布SS2往左偏置)。在此例子中，由于临界电压分布的异常偏置，使用预设读取电压V(1)1来读取目标实体程序化单元所获得的比特值比率为100％，其不同于图3B下方的例子(正常的已被写入数据的存储单元的临界电压分布)的预设读取电压V(1)的比特值比率(50％)，但是却相同于图3B上方的例子(空白的/已被抹除的，即，没有被写入数据的)的比特值比率(100％)。换句话说，若是单纯地在不调整预设读取电压的情况下，仅根据预设读取电压的比特值比率来判断目标实体程序化单元的存储态样的话，会导致具有异常临界电压分布的实体程序化单元的存储态样会被判定为空白的(虽然此实体程序化单元实际上并非空白的)，进而使存储单元的存储态样的识别结果为错误的。
然而，根据本实施例所提供的存储状态识别操作/方法，。存储状态管理电路单元215(如，葛雷码计数电路2151)会将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A303所示)。接着，如图3C下方的例子所示，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应临界电压分布SS1的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为目标存储状态“1””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的50％。即，在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于50％。
也就是说，通过本实施例所提供的存储状态识别方法/操作，可经由目标读取电压较准确地获得对应目标存储状态的比特值比率。
图4D为根据本发明的一实施例所示出的针对多阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
请参照图4D，假设可复写式非易失性存储器模块220为MLC，MLC的目标实体程序化单元的第一类型实体页面与第二类型实体页面皆已被程序化数据(即，目标实体程序化单元的存储态样为第二类存储态样)。在对应不同存储状态的临界电压分布MS1、MS2、MS3、MS4中，对应目标存储状态“11”的为临界电压分布MS1。此外，还假设临界电压分布具有异常偏置(临界电压分布MS2～MS4往左偏置)。在此例子中，由于临界电压分布的异常偏置，使用预设读取电压V(1)1来读取目标实体程序化单元所获得的比特值比率为58％，其不同于图4A的例子(正常的已被写入数据的存储单元的临界电压分布)中的预设读取电压V(1)1的比特值比率(25％)。换句话说，在此例子中，使用预设读取电压V(1)1所获得的比特值比率是错误的。
然而，根据本实施例所提供的存储状态识别操作/方法，。存储状态管理电路单元215(如，葛雷码计数电路2151)会将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A403所示)。接着，如图4D下方的例子所示，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应目标存储状态“11”的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为目标存储状态“11””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的25％。即，在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于25％(相同于在具有正常的临界电压分布所获得的比特值比率)。
以下再以多阶存储单元NAND型快闪存储器模块为例来进行关于计算比特值比率的说明。
图4B为根据本发明的一实施例所示出的针对多阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
请先参照图4B上方的例子，假设MLC的目标实体程序化单元的第一类型实体页面已被程序化数据(即，目标实体程序化单元的存储态样为第一类存储态样)。在对应不同存储状态的临界电压分布SS1、SS2中，对应目标存储状态“11”的为临界电压分布SS1。在此例子中，存储状态管理电路单元215(如，葛雷码计数电路2151)可将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A401所示)。
接着，请参照图4B下方的例子，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应目标存储状态“11”的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为“11””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的50％(具有在目标读取电压V(2)1左方的临界电压分布SS1的多个第二存储单元的数量为全部第一存储单元的数量的50％)，并且存储状态管理电路单元215(如，葛雷码计数电路2151)也可识别出在此目标实体程序化单元中存储状态不为“11”的多个第三存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的剩下的50％。在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于50％；并且经由预设读取电压V(1)1所识别的目标存储状态的比特值比率等于50％。
图4C为根据本发明的一实施例所示出的针对多阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
请先参照图4C上方的例子，假设MLC的目标实体程序化单元的第一类型实体页面与第二类型实体页面皆已被程序化数据(即，目标实体程序化单元的存储态样为第二类存储态样)。在对应不同存储状态的临界电压分布MS1、MS2、MS3、MS4中，对应目标存储状态“11”的为临界电压分布MS1。在此例子中，存储状态管理电路单元215(如，葛雷码计数电路2151)可将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A402所示)。
接着，请参照图4C下方的例子，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应目标存储状态“11”的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为“11””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的25％(具有在目标读取电压V(2)1左方的临界电压分布MS1的多个第二存储单元的数量为全部第一存储单元的数量25％)，并且存储状态管理电路单元215(如，葛雷码计数电路2151)也可识别出在此目标实体程序化单元中存储状态不为“11”的多个第三存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的剩下的75％。在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于25％；并且经由预设读取电压V(1)1所识别的目标存储状态的比特值比率等于25％。
图5B为根据本发明的一实施例所示出的针对三阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
请先参照图5B上方的例子，假设TLC的目标实体程序化单元的第一类型实体页面已被程序化数据(即，目标实体程序化单元的存储态样为第一类存储态样)。在对应不同存储状态的临界电压分布SS1、SS2中，对应目标存储状态“111”的为临界电压分布SS1。在此例子中，存储状态管理电路单元215(如，葛雷码计数电路2151)可将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A501所示)。
接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应目标存储状态“111”的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为“111””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的50％(具有在目标读取电压V(2)1左方的临界电压分布SS1的多个第二存储单元的数量为全部第一存储单元的数量50％)，并且存储状态管理电路单元215(如，葛雷码计数电路2151)也可识别出在此目标实体程序化单元中存储状态不为“111”的多个第三存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的剩下的50％。在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于50％。
又例如，请参照图5B下方的例子，假设TLC的目标实体程序化单元的第一类型实体页面与第二类型实体页面皆已被程序化数据(即，目标实体程序化单元的存储态样为第二类存储态样)。在对应不同存储状态的临界电压分布MS1、MS2、MS3、MS4中，对应目标存储状态“111”的为临界电压分布MS1。在此例子中，存储状态管理电路单元215(如，葛雷码计数电路2151)可将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A502所示)。
接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应目标存储状态“111”的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为“111””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的25％(具有在目标读取电压V(2)1左方的临界电压分布MS1的多个第二存储单元的数量为全部第一存储单元的数量25％)，并且存储状态管理电路单元215(如，葛雷码计数电路2151)也可识别出在此目标实体程序化单元中存储状态不为“111”的多个第三存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的剩下的75％。在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于25％。
图5C为根据本发明的一实施例所示出的针对三阶存储单元NAND型快闪存储器模块的存储状态识别操作的示意图。
请参照图5C，假设TLC的目标实体程序化单元的第一类型实体页面、第二类型实体页面与第三类型实体页面皆已被程序化数据(即，目标实体程序化单元的存储态样为第三类存储态样)。在对应不同存储状态的临界电压分布TS1～TS8中，对应目标存储状态“111”的为临界电压分布TS1。在此例子中，存储状态管理电路单元215(如，葛雷码计数电路2151)可将预设读取电压V(1)1调整为目标读取电压V(2)1(如箭头A503所示)。
接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可经由使用目标读取电压V(2)1来读取目标实体程序化单元，并且识别对应目标存储状态“111”的多个第二存储单元及其数量。接着，存储状态管理电路单元215(如，葛雷码计数电路2151)可根据多个第二存储单元的总数量与所有第一存储单元的总数量来计算出此目标实体程序化单元中“存储状态为“111””的多个第二存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的12.5％(具有在目标读取电压V(2)1左方的临界电压分布TS1的多个第二存储单元的数量为全部第一存储单元的数量12.5％)，并且存储状态管理电路单元215(如，葛雷码计数电路2151)也可识别出在此目标实体程序化单元中存储状态不为“111”的多个第三存储单元的总数量占了此目标实体程序化单元的所有第一存储单元的总数量的剩下的87.5％。在此例子中，经由目标读取电压V(2)1所识别的目标存储状态的比特值比率等于12.5％。
请再回到图2，在计算出对应目标存储状态的比特值比率后，接续至步骤S29，存储状态管理电路单元215(如，存储状态判断电路2152)用以根据所述比特值比率来识别所述目标实体程序化单元的存储态样。
具体来说，上述根据所述比特值比率来识别所述目标实体程序化单元的存储态样的步骤包括判断所述比特值比率是否在空白标准比特值比率范围内；反应于所述比特值比率在所述空白标准比特值比率范围内，判定所述目标实体程序化单元为空白的；以及反应于所述比特值比率不在所述空白标准比特值比率范围内，判定所述目标实体程序化单元不为空白的。
举例来说，根据上述通过图3B上方例子的说明，可知道，若对应目标存储状态的比特值比率为100％，存储状态管理电路单元215(如，存储状态判断电路2152)可直接判定目标实体程序化单元为空白的。因此，在本实施例中，存储状态管理电路单元215(如，存储状态判断电路2152)会预先记录一个空白标准比特值比率范围，其用以定义判断存储单元是否为空白的比特值比率范围，例如为100％～(100-x)％。所述x为0或为极小的正值(如，2以内)。换言之，反应于经由目标读取电压所获得的比特值比率落在空白标准比特值比率范围(如，100％～98％，即，x为2)内，存储状态管理电路单元215(如，存储状态判断电路2152)可判定所选择的目标实体程序化单元为空白的。
反之，反应于经由目标读取电压所获得的比特值比率不落在空白标准比特值比率范围(如，100％～98％，即，x为2)内，存储状态管理电路单元215(如，存储状态判断电路2152)可判定所选择的目标实体程序化单元为非空白的(存储有数据)。此外，在本实施例中，存储状态管理电路单元215(如，存储状态判断电路2152)还会根据可复写式非易失性存储器模块的存储器类型来识别一或多个标准比特值比率范围。将所述比特值比率与一或多个标准比特值比率范围比较。所述一或多个标准比特值比率范围分别对应所述可复写式非易失性存储器模块的所述存储器类型的存储有数据的一或多个存储态样。接着，反应于所述比特值比率落在所述多个标准比特值比率范围中的第一标准比特值比率范围内，判定所述目标实体程序化单元的所述存储态样为所述多个存储态样中的对应所述第一标准比特值比率范围的第一类存储态样。
举例来说，经由上述图3A、3B、3C、4B、5B的例子，可知道，反应经由目标读取电压来读取目标实体程序化单元所获得的比特值比率为50％，存储状态管理电路单元215(如，存储状态判断电路2152)可直接判定目标实体程序化单元仅有第一类型实体页面被写入，即，为第一类存储态样；反应经由目标读取电压来读取目标实体程序化单元所获得的比特值比率为25％，存储状态管理电路单元215(如，存储状态判断电路2152)可直接判定目标实体程序化单元仅有第一类型实体页面与第二类型实体页面被写入，即，为第二类存储态样；反应经由目标读取电压来读取目标实体程序化单元所获得的比特值比率为12.5％，存储状态管理电路单元215(如，存储状态判断电路2152)可直接判定目标实体程序化单元的第一类型实体页面、第二类型实体页面与第三类型实体页面皆被写入，即，为第三类存储态样。如此一来，经由上述流程(S21～S29)存储态样管理电路单元215可快速且准确地判断目标实体程序化单元的存储态样，进而识别出目标实体程序化单元的已被写入数据的实体页面的数量，以进行后续可与存储空间使用率相关的应用(例如，数据合并操作、损耗平衡操作或垃圾回收操作)。
图6为根据本发明的一实施例所示出的比特值比率与存储态样的关系的示意图。
请参照图6，基于上述的事实，存储状态判断电路2152可对应地预先设定/记录分别对应不同存储态样的不同标准比特值比率。举例来说，存储状态判断电路2152可预先存储一个表600，其用以记录比特值比率与存储态样的关系。所述关系例如是：对应第一类存储态样的标准比特值比率为“50％”；对应第二类存储态样的标准比特值比率为“25％”；对应第三类存储态样的标准比特值比率为“12.5％”。更详细来说，所述标准比特值比率与对应的存储态样的关联为：若所对应的存储态样为第M类存储态样(目标实体程序化单元具有M个已存储有数据的实体页面)，对应的标准比特值比率为(100/2M)％。
此外，在一实施例中，存储状态判断电路2152可对应地设定分别对应不同存储态样的不同标准比特值比率范围。所述标准比特值比率范围是基于所对应的存储态样的标准比特值比率加上正负误差所计算的。所述误差可根据所对应的存储态样而设定大小(如，图6所示出的a％、b％、c％、d％)。
如此一来，存储状态判断电路2152可在经由目标读取电压来读取目标实体程序化单元而获得比特值比率后，判断比特值比率是否落于所述多个标准比特值比率范围内。若比特值比率落入所述多个标准比特值比率范围其中的一个标准比特值比率范围(也称，第一标准比特值比率范围)，存储状态判断电路2152可直接判定目标实体程序化单元为第一标准比特值比率范围所对应的存储态样(也称，第一存储态样)。
应注意的是，由于QLC的实体程序化单元可具有4个类型的实体页面。因此，QLC可具有四种存储态样，即，第一类、第二类、第三类、第四类存储态样。
值得一提的是，在以上的实施例中，比特值比率皆指对应存储状态为“1”的第二存储单元所占的比率，并且对应的标准比特值比率、标准比特值比率范围、空白比特值比率范围也是基于此精神来设计的，但本发明并不限于此。例如，在另一实施例中，存储状态管理电路单元215会针对存储状态为“0”的存储单元所占的比率来作为“比特值比率”，并且对应的标准比特值比率、标准比特值比率范围、空白比特值比率范围也会对应地设计。基本上，在“比特值比率皆指对应存储状态为“0”的存储单元所占的比率”的情况下所设计的标准比特值比率、标准比特值比率范围、空白比特值比率范围会与在“比特值比率皆指对应存储状态为“1”的存储单元所占的比率”的情况下所设计的标准比特值比率、标准比特值比率范围、空白比特值比率范围具有对应的关联(因为一种类型的实体页面所可存储的比特值只为“1”或“0”，各自占的比率的总和为100％)。
综上所述，本发明实施例所提供的存储器管理方法以及存储控制器，可针对可复写式非易失性存储器模块的存储器类型识别目标实体程序化单元的目标存储状态与对应的目标读取电压，并且经由所述目标读取电压获得的比特值比率来直接识别目标实体程序化单元的存储态样，以增进了识别实体程序化单元的存储态样的效率与准确性，进而增加存储装置管理已使用空间与未使用空间的效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附权利要求所界定者为准。

Claims (10)

1.一种存储器管理方法，其特征在于，适用于配置有可复写式非易失性存储器模块的存储装置，其中所述可复写式非易失性存储器模块具有多个实体程序化单元，其中所述多个实体程序化单元的每一个实体程序化单元具有多个存储单元，所述方法包括：
选择所述多个实体程序化单元中的目标实体程序化单元，其中所述目标实体程序化单元具有多个第一存储单元；
根据所述可复写式非易失性存储器模块的存储器类型识别目标存储状态，并且根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得目标读取电压；
使用所述目标读取电压来读取所述目标实体程序化单元，以识别所述多个第一存储单元中的多个第二存储单元，其中所述多个第二存储单元的存储状态为所述目标存储状态，其中所述多个第二存储单元的临界电压分布小于所述多个第一存储单元中的多个第三存储单元的临界电压分布，其中所述多个第三存储单元的存储状态不同于所述目标存储状态；
根据所述多个第二存储单元来计算比特值比率；以及
根据所述比特值比率来识别所述目标实体程序化单元的存储态样，
其中，所述比特值比率具体为将所述第二存储单元的总数量除以所有所述第一存储单元的总数量所获得的比率。
2.根据权利要求1所述的存储器管理方法，其特征在于，上述根据所述可复写式非易失性存储器模块的所述存储器类型识别所述目标存储状态的步骤包括：
根据所述可复写式非易失性存储器模块的所述存储器类型识别依据第一顺序排列的多个存储状态；以及
将在所述多个存储状态中排列在第一个的存储状态作为所述目标存储状态，
其中上述根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得所述目标读取电压的步骤包括：
根据所述可复写式非易失性存储器模块的所述存储器类型识别对应所述存储器类型的读取电压组，其中所述读取电压组具有依据所述第一顺序排列的多个读取电压；
将所述多个读取电压中排列在第一个的读取电压作为所述预设读取电压，调整所述预设读取电压以获得所述目标读取电压。
3.根据权利要求2所述的存储器管理方法，其特征在于，上述调整所述预设读取电压以获得所述目标读取电压的步骤包括：
识别对应所述预设读取电压的电压调整范围，其中所述电压调整范围涵盖所述预设读取电压；以及
根据所述电压调整范围将所述预设读取电压调整为所述目标读取电压，其中所述目标读取电压为所述电压调整范围的最小电压值。
4.根据权利要求1所述的存储器管理方法，其特征在于，上述根据所述比特值比率来识别所述目标实体程序化单元的所述存储态样的步骤包括：
判断所述比特值比率是否在空白标准比特值比率范围内；
反应于所述比特值比率在所述空白标准比特值比率范围内，判定所述目标实体程序化单元为空白的；以及
反应于所述比特值比率不在所述空白标准比特值比率范围内，判定所述目标实体程序化单元不为空白的。
5.根据权利要求4所述的存储器管理方法，其特征在于，若所述比特值比率不在所述空白标准比特值比率范围内，上述根据所述比特值比率来判断所述目标实体程序化单元的所述存储态样的步骤还包括：
将所述比特值比率与多个标准比特值比率范围比较，其中所述多个标准比特值比率范围分别对应所述可复写式非易失性存储器模块的所述存储器类型的多个存储态样；以及
反应于所述比特值比率落在所述多个标准比特值比率范围中的第一标准比特值比率范围内，判定所述目标实体程序化单元的所述存储态样为所述多个存储态样中的对应所述第一标准比特值比率范围的第一存储态样。
6.一种存储控制器，其特征在于，用于控制配置有可复写式非易失性存储器模块的存储装置，所述存储控制器包括：
连接接口电路，用以耦接至主机系统；
存储器接口控制电路，用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体程序化单元，其中所述多个实体程序化单元的每一个实体程序化单元具有多个存储单元；
存储状态管理电路单元；以及
处理器，耦接至所述连接接口电路、所述存储器接口控制电路及所述存储状态管理电路单元，
其中所述处理器选择所述多个实体程序化单元中的目标实体程序化单元以指示所述存储状态管理电路单元对所述目标实体程序化单元执行存储状态识别操作，其中所述目标实体程序化单元具有多个第一存储单元，
在所述存储状态识别操作中，
所述存储状态管理电路单元用以根据所述可复写式非易失性存储器模块的存储器类型识别目标存储状态，并且根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得目标读取电压；
所述存储状态管理电路单元还用以使用所述目标读取电压来读取所述目标实体程序化单元，以识别所述多个第一存储单元中的多个第二存储单元，其中所述多个第二存储单元的存储状态为所述目标存储状态，其中所述多个第二存储单元的临界电压分布小于所述多个第一存储单元中的多个第三存储单元的临界电压分布，其中所述多个第三存储单元的存储状态不同于所述目标存储状态；
所述存储状态管理电路单元还用以根据所述多个第二存储单元来计算比特值比率；以及
所述存储状态管理电路单元还用以根据所述比特值比率来识别所述目标实体程序化单元的存储态样，
其中，所述比特值比率具体为将所述第二存储单元的总数量除以所有所述第一存储单元的总数量所获得的比率。
7.根据权利要求6所述的存储控制器，其特征在于，在上述所述存储状态管理电路单元用以根据所述可复写式非易失性存储器模块的所述存储器类型识别所述目标存储状态的运作中，
所述存储状态管理电路单元根据所述可复写式非易失性存储器模块的所述存储器类型识别依据第一顺序排列的多个存储状态；以及
所述存储状态管理电路单元将在所述多个存储状态中排列在第一个的存储状态作为所述目标存储状态，
其中上述根据所述目标存储状态与对应所述目标存储状态的预设读取电压获得所述目标读取电压的步骤包括：
所述存储状态管理电路单元根据所述可复写式非易失性存储器模块的所述存储器类型识别对应所述存储器类型的读取电压组，其中所述读取电压组具有依据所述第一顺序排列的多个读取电压；
所述存储状态管理电路单元将所述多个读取电压中排列在第一个的读取电压作为所述预设读取电压，调整所述预设读取电压以获得所述目标读取电压。
8.根据权利要求7所述的存储控制器，其特征在于，在上述调整所述预设读取电压以获得所述目标读取电压的运作中，
所述存储状态管理电路单元识别对应所述预设读取电压的电压调整范围，其中所述电压调整范围涵盖所述预设读取电压；以及
所述存储状态管理电路单元根据所述电压调整范围将所述预设读取电压调整为所述目标读取电压，其中所述目标读取电压为所述电压调整范围的最小电压值。
9.根据权利要求6所述的存储控制器，其特征在于，在上述所述存储状态管理电路单元还用以根据所述比特值比率来识别所述目标实体程序化单元的所述存储态样的运作中，
所述存储状态管理电路单元判断所述比特值比率是否在空白标准比特值比率范围内，
其中反应于所述比特值比率在所述空白标准比特值比率范围内，所述存储状态管理电路单元判定所述目标实体程序化单元为空白的，
其中反应于所述比特值比率不在所述空白标准比特值比率范围内，所述存储状态管理电路单元判定所述目标实体程序化单元不为空白的。
10.根据权利要求9所述的存储控制器，其特征在于，若所述比特值比率不在所述空白标准比特值比率范围内，在上述所述存储状态管理电路单元还用以根据所述比特值比率来判断所述目标实体程序化单元的所述存储态样的运作中，
所述存储状态管理电路单元还将所述比特值比率与多个标准比特值比率范围比较，其中所述多个标准比特值比率范围分别对应所述可复写式非易失性存储器模块的所述存储器类型的多个存储态样，
其中反应于所述比特值比率落在所述多个标准比特值比率范围中的第一标准比特值比率范围内，所述存储状态管理电路单元判定所述目标实体程序化单元的所述存储态样为所述多个存储态样中的对应所述第一标准比特值比率范围的第一存储态样。
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* Cited by examiner, † Cited by third party
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CN113094306B (zh) * 2021-04-06 2023-12-05 深圳宏芯宇电子股份有限公司 有效数据管理方法、存储器存储装置及存储器控制器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW512462B (en) * 2000-08-12 2002-12-01 Applied Materials Inc Integrated shallow trench isolation approach
CN103907385A (zh) * 2011-10-31 2014-07-02 Lg电子株式会社 在无线通信系统中发射和接收空白空间映射的方法和设备
CN105988880A (zh) * 2015-02-17 2016-10-05 群联电子股份有限公司 存储器管理方法、存储器控制电路单元及存储器储存装置
CN106205699A (zh) * 2015-05-04 2016-12-07 群联电子股份有限公司 存储器管理方法、存储器存储装置与存储器控制电路单元

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI512462B (zh) * 2015-02-11 2015-12-11 Phison Electronics Corp 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW512462B (en) * 2000-08-12 2002-12-01 Applied Materials Inc Integrated shallow trench isolation approach
CN103907385A (zh) * 2011-10-31 2014-07-02 Lg电子株式会社 在无线通信系统中发射和接收空白空间映射的方法和设备
CN105988880A (zh) * 2015-02-17 2016-10-05 群联电子股份有限公司 存储器管理方法、存储器控制电路单元及存储器储存装置
CN106205699A (zh) * 2015-05-04 2016-12-07 群联电子股份有限公司 存储器管理方法、存储器存储装置与存储器控制电路单元

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GR01 Patent grant
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