CN105988880A - 存储器管理方法、存储器控制电路单元及存储器储存装置 - Google Patents

Abstract

本发明提出一种存储器管理方法、存储器控制电路单元及存储器储存装置，用于可复写式非易失性存储器模块。可复写式非易失性存储器模块具有多个实体程序化单元，每一实体程序化单元包括多个比特。存储器管理方法包括：利用预设读取电压识别第一实体程序化单元，其中第一实体程序化单元被识别为一完全抹除状态；识别在第一实体程序化单元之前被程序化的第二与第三实体程序化单元；获取第二与第三实体程序化单元的状态数据；计算第二与第三实体程序化单元的状态数据之间的差异量；若差异量大于门槛值时，将第二实体程序化单元的状态识别为程序化失败状态。本发明能正确判断异常断电时存储器储存装置正程序化的页面，并将此页面的数据判断为无效数据。

Description

存储器管理方法、存储器控制电路单元及存储器储存装置

技术领域

本发明是有关于一种存储器管理方法，且特别是有关于一种能够正确地检测异常断电时正程序化的页面的存储器管理方法、存储器控制电路单元及存储器储存装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于便携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为储存媒体的储存装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。

图1是根据现有技术所示出的快闪存储器元件的示意图。

请参照图1，快闪存储器元件1包含用于储存电子的电荷捕捉层(charge traping layer)2、用于施加电压的控制栅极(Control Gate)3、穿遂氧化层(Tunnel Oxide)4与多晶硅间介电层(Interpoly Dielectric)5。当欲写入数据至快闪存储器元件1时，可通过将电子注入电荷补捉层2以改变快闪存储器元件1的临界电压，由此定义快闪存储器元件1的数字高低态，而实现储存数据的功能。在此，注入电子至电荷补捉层2的过程称为程序化。反之，当欲将所储存的数据移除时，通过将所注入的电子从电荷补捉层2中移除，则可使快闪存储器元件1回复为未被程序化前的状态。

在存储器储存装置操作时，若发生异常断电，在断电时正写入的数据可能会产生错误，因此应当被视作为无效数据。传统的判断方法是在电源启动时扫描存储器储存装置的所有页面，若发现有页面的错误比特数目超过门槛值时，存储器储存装置会把此页面所储存的数据判断为无效数据。然而，这种方法常常把其他原因(例如，数据保存、读取干扰、抹写耐久度等)所造成的错误比特数目过大的有效数据判断为无效数据，这有可能导致存储器储存装置在操作时发生严重错误。因此，如何正确地判断异常断电时的写入页面为此领域技术人员致力的目标。

发明内容

本发明提供一种存储器管理方法、存储器控制电路单元及存储器储存装置，其能够正确地判断异常断电时存储器储存装置正程序化的页面，并将此页面的数据判断为无效数据。

本发明提出一种存储器管理方法，用于可复写式非易失性存储器模块，上述可复写式非易失性存储器模块具有多个实体程序化单元，每一此些实体程序化单元包括多个比特。上述存储器管理方法包括利用预设读取电压识别出此些实体程序化单元中的第一实体程序化单元，其中第一实体程序化单元被识别为完全抹除状态。上述存储器管理方法还包括识别第二实体程序化单元与至少一第三实体程序化单元，其中第二实体程序化单元在第一实体程序化单元之前被程序化且至少一第三实体程序化单元在第二实体程序化单元之前被程序化。上述存储器管理方法还包括获取第二实体程序化单元的状态数据与至少一第三实体程序化单元的至少一状态数据。上述存储器管理方法还包括计算第二实体程序化单元的状态数据与至少一第三实体程序化单元的至少一状态数据之间的差异量。上述存储器管理方法还包括若差异量大于门槛值时，将第二实体程序化单元的状态识别为程序化失败状态。

在本发明的一范例实施例中，当上述第一实体程序化单元中的每一比特都处于第一储存状态时，第一实体程序化单元被识别为完全抹除状态。

在本发明的一范例实施例中，上述存储器管理方法还包括若差异量不大于门槛值且第二实体程序化单元的错误比特数目大于错误比特门槛值时，通过错误检查校正码修正第二实体程序化单元的错误比特。

在本发明的一范例实施例中，上述至少一第三实体程序化单元为多个第三实体程序化单元。上述计算第二实体程序化单元的状态数据与至少一第三实体程序化单元的至少一状态数据之间的差异量的步骤包括：计算多个第三实体程序化单元的状态数据的平均值，并计算第二实体程序化单元的状态数据与平均值之间的差异作为差异量。

在本发明的一范例实施例中，上述第二实体程序化单元状态数据为第二实体程序化单元的存储单元的门槛电压分布数据，且至少一第三实体程序化单元的至少一状态数据为至少一第三实体程序化单元的存储单元的至少一门槛电压分布数据。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为施加于第二实体程序化单元的字符线的最佳化读取电压数据，且至少一第三实体程序化单元的至少一状态数据为施加于至少一第三实体程序化单元的字符线的至少一最佳化读取电压数据。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为从第二实体程序化单元读出的数据上的错误比特的数目，且至少一第三实体程序化单元的至少一状态数据为从至少一第三实体程序化单元读出的数据上的错误比特的数目。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为从第二实体程序化单元上读取到可校正的数据所需的重读次数，且至少一第三实体程序化单元的至少一状态数据为从至少一第三实体程序化单元上读取到可校正的数据所需的至少一重读次数。

本发明提出一种存储器控制电路单元，用于存取可复写式非易失性存储器模块，上述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。主机接口电性连接至主机系统。存储器接口电性连接至可复写式非易失性存储器模块，可复写式非易失性存储器模块具有多个实体程序化单元，每一此些实体程序化单元包括多个比特。存储器管理电路电性连接至主机接口与存储器接口。其中存储器管理电路利用预设读取电压识别出此些实体程序化单元中的第一实体程序化单元，其中第一实体程序化单元被识别为完全抹除状态。其中存储器管理电路识别第二实体程序化单元与至少一第三实体程序化单元，其中第二实体程序化单元在第一实体程序化单元之前被程序化且至少一第三实体程序化单元在第二实体程序化单元之前被程序化。其中存储器管理电路获取第二实体程序化单元的状态数据与至少一第三实体程序化单元的至少一状态数据。其中存储器管理电路计算第二实体程序化单元的状态数据与至少一第三实体程序化单元的至少一状态数据之间的差异量。其中若差异量大于门槛值时，存储器管理电路将第二实体程序化单元的状态识别为程序化失败状态。

在本发明的一范例实施例中，当上述第一实体程序化单元中的每一比特都处于第一储存状态时，第一实体程序化单元被识别为完全抹除状态。

在本发明的一范例实施例中，若差异量不大于门槛值且第二实体程序化单元的错误比特数目大于错误比特门槛值时，存储器管理电路通过错误检查校正码修正第二实体程序化单元的错误比特。

在本发明的一范例实施例中，上述至少一第三实体程序化单元为多个第三实体程序化单元，其中存储器管理电路计算多个第三实体程序化单元的状态数据的平均值，并计算第二实体程序化单元的状态数据与平均值之间的差异作为差异量。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为第二实体程序化单元的存储单元的门槛电压分布数据，且至少一第三实体程序化单元的至少一状态数据为至少一第三实体程序化单元的存储单元的至少一门槛电压分布数据。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为存储器管理电路施加于第二实体程序化单元的字符线的最佳化读取电压数据，且至少一第三实体程序化单元的至少一状态数据为存储器管理电路施加于至少一第三实体程序化单元的字符线的至少一最佳化读取电压数据。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为存储器管理电路从第二实体程序化单元读出的数据上的错误比特的数目，且至少一第三实体程序化单元的至少一状态数据为存储器管理电路从至少一第三实体程序化单元读出的数据上的错误比特的数目。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为存储器管理电路从第二实体程序化单元上读取到可校正的数据所需的重读次数，且至少一第三实体程序化单元的至少一状态数据为存储器管理电路从至少一第三实体程序化单元上读取到可校正的数据所需的至少重读次数。

本发明提出一种存储器储存装置，包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。连接接口单元电性连接至主机系统。可复写式非易失性存储器模块具有多个实体程序化单元，每一此些实体程序化单元包括多个比特。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块。其中存储器控制电路单元利用预设读取电压识别出此些实体程序化单元中的第一实体程序化单元，其中第一实体程序化单元被识别为完全抹除状态。其中存储器控制电路单元识别第二实体程序化单元与至少一第三实体程序化单元，其中第二实体程序化单元在第一实体程序化单元之前被程序化且至少一第三实体程序化单元在第二实体程序化单元之前被程序化。其中存储器控制电路单元获取第二实体程序化单元的状态数据与至少一第三实体程序化单元的至少一状态数据。其中存储器控制电路单元计算第二实体程序化单元的状态数据与至少一第三实体程序化单元的至少一状态数据之间的差异量。其中若差异量大于门槛值时，存储器控制电路单元将第二实体程序化单元的状态识别为程序化失败状态。

在本发明的一范例实施例中，当上述第一实体程序化单元中的每一比特都处于第一储存状态时，第一实体程序化单元被识别为完全抹除状态。

在本发明的一范例实施例中，若差异量不大于门槛值且第二实体程序化单元的错误比特数目大于错误比特门槛值时，存储器控制电路单元通过错误检查校正码修正第二实体程序化单元的错误比特。

在本发明的一范例实施例中，上述至少一第三实体程序化单元为多个第三实体程序化单元，其中存储器控制电路单元计算多个第三实体程序化单元的状态数据的平均值，并计算第二实体程序化单元的状态数据与平均值之间的差异作为差异量。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为第二实体程序化单元的存储单元的门槛电压分布数据，且至少一第三实体程序化单元的至少一状态数据为至少一第三实体程序化单元的存储单元的至少一门槛电压分布数据。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为存储器控制电路单元施加于第二实体程序化单元的字符线的最佳化读取电压数据，且至少一第三实体程序化单元的至少一状态数据为存储器控制电路单元施加于至少一第三实体程序化单元的字符线的至少一最佳化读取电压数据。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为存储器控制电路单元从第二实体程序化单元读出的数据上的错误比特的数目，且至少一第三实体程序化单元的至少一状态数据为存储器控制电路单元从至少一第三实体程序化单元读出的数据上的错误比特的数目。

在本发明的一范例实施例中，上述第二实体程序化单元的状态数据为存储器控制电路单元从第二实体程序化单元上读取到可校正的数据所需的重读次数，且至少一第三实体程序化单元的至少一状态数据为存储器控制电路单元从至少一第三实体程序化单元上读取到可校正的数据所需的至少一重读次数。

基于上述，本范例实施例的存储器管理方法、存储器控制电路单元及存储器储存装置，是通过比较最后程序化的实体与其他实体程序化单元的状态数据，来判断在存储器储存装置断电时最后被程序化的实体程序化单元是否发生程序化失败。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据现有技术所示出的快闪存储器元件的示意图；

图2是根据一范例实施例所示出的主机系统与存储器储存装置；

图3是根据一范例实施例所示出的电脑、输入/输出装置与存储器储存装置的示意图；

图4是根据一范例实施例所示出的主机系统与存储器储存装置的示意图；

图5是示出根据一范例实施例所示出的存储器储存装置的概要方块图；

图6是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；

图7是根据一范例实施例所示出的存储单元阵列的示意图；

图8是根据一范例实施例所示出储存于存储单元阵列中的写入数据所对应的栅极电压的统计分配图；

图9是根据一范例实施例所示出的程序化存储单元的示意图；

图10是根据一范例实施例所示出的从存储单元中读取数据的示意图；

图11是根据一范例实施例所示出的从存储单元中读取数据的示意图；

图12是根据一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图13是根据一范例实施例所示出的存储器控制电路的概要方块图；

图14与图15是根据一范例实施例所示出的管理实体区块的范例示意图；

图16是根据一范例实施例所示出的存储器管理方法的流程图；

图17与图18是根据一范例实施例所示出的门槛电压分布数据的比较图；

图19是根据另一范例实施例所示出的存储器管理方法的流程图；

图20是根据一范例实施例所示出的最佳化读取电压数据的比较图；

图21是根据另一范例实施例所示出的存储器管理方法的流程图；

图22是根据另一范例实施例所示出的存储器管理方法的流程图；

图23是根据一范例实施例所示出的确认字符线的最佳化读取电压数据的示意图。

附图标记说明：

1：快闪存储器元件；

2：电荷补捉层；

3：控制栅极；

4：穿遂氧化层；

5：多晶硅间介电层；

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：随身碟；

1214：记忆卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：记忆棒；

1318：CF卡；

1320：嵌入式储存装置；

100：存储器储存装置；

102：连接接口单元；

104：存储器控制电路单元；

106：可复写式非易失性存储器模块；

2202：存储单元阵列；

2204：字符线控制电路；

2206：比特线控制电路；

2208：行解码器；

2210：数据输入/输出缓冲器；

2212：控制电路；

702：存储单元；

704：比特线；

706：字符线；

708：源极线；

712：选择栅漏极晶体管；

714：选择栅源极晶体管；

VA：第一读取电压；

VB：第二读取电压；

VC：第三读取电压；

VD：第四读取电压；

VE：第五读取电压；

VF：第六读取电压；

VG：第七读取电压；

410(0)～410(N)：实体区块；

411(0)：第一实体程序化单元；

412(0)：第二实体程序化单元；

413(0)、414(0)、415(0)：第三实体程序化单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

208：错误检查与校正电路；

210：缓冲存储器；

212：电源管理电路；

506：系统区；

502：数据区；

504：闲置区；

508：取代区；

LA(0)～LA(H)：逻辑页面；

LZ(0)～LZ(M)：逻辑区域；

S1602、S1604、S1606、S1608、S1610、S1612、S1614：存储器管理方法的步骤；

M：门槛电压基准值；

P1、P2：峰值；

S1902、S1904、S1906、S1908、S1910、S1912、S1914：存储器管理方法的步骤；

V1、V2：最佳化读取电压；

S2102、S2104、S2106、S2108、S2110、S2112、S2114：存储器管理方法的步骤；

S2202、S2204、S2206、S2208、S2210、S2212、S2214：存储器管理方法的步骤；

VTEST1：第一检测读取电压；

VTEST2：第二检测读取电压；

VTEST3：第三检测读取电压。

具体实施方式

一般而言，存储器储存装置(也称，存储器储存系统)包括可复写式非易失性存储器模块与控制器(也称，存储器控制电路单元)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。

图2是根据一范例实施例所示出的主机系统与存储器储存装置。

请参照图2，主机系统1000一般包括电脑1100与输入/输出(input/output，简称：I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random access memory，简称：RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图3的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图3所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器储存装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图3所示的随身碟1212、记忆卡1214或固态硬盘(Solid State Drive，简称：SSD)1216等的可复写式非易失性存储器储存装置。

一般而言，主机系统1000为可实质地与存储器储存装置100配合以储存数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄影机)1310时，可复写式非易失性存储器储存装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图4所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC，简称：eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图5是示出根据一范例实施例所示出的存储器储存装置的概要方块图。

请参照图5，存储器储存装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。

在本范例实施例中，连接接口单元102是兼容于通用串行总线(Universal Serial Bus，简称：USB)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并列先进附件(Parallel Advanced Technology Attachment，简称：PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，简称：IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express，简称：PCI Express)标准、安全数字(SecureDigital，简称：SD)接口标准、串行先进附件(Serial Advanced Technology Attachment，简称：SATA)标准、超高速一代(Ultra High Speed-I，简称：UHS-I)接口标准、超高速二代(Ultra HighSpeed-II，简称：UHS-II)接口标准、记忆棒(Memory Stick，简称：MS)接口标准、多媒体储存卡(Multi Media Card，简称：MMC)接口标准、崁入式多媒体储存卡(Embedded Multimedia Card，简称：eMMC)接口标准、通用快闪存储器(Universal Flash Storage，简称：UFS)接口标准、小型快闪(Compact Flash，简称：CF)接口标准、集成式驱动电子接口(Integrated DeviceElectronics，简称：IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元102可与存储器控制电路单元104封装在一个芯片中，或布设于一包含存储器控制电路单元104的芯片外。

存储器控制电路单元104用以执行以硬件型式或固件型式实现的多个逻辑栅或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块106是电性连接至存储器控制电路单元104，并且用以储存主机系统1000所写入的数据。可复写式非易失性存储器模块106可以是多阶存储单元(MultiLevel Cell，简称：MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个比特数据的快闪存储器模块)、多阶存储单元(Trinary Level Cell，简称：TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图6是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。

请参照图6，可复写式非易失性存储器模块106包括存储单元阵列2202、字符线控制电路2204、比特线控制电路2206、行解码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。

存储单元阵列2202包括用以储存数据的多个存储单元702、多个选择栅漏极(select gatedrain，简称：SGD)晶体管712与多个选择栅源极(select gate source，简称：SGS)晶体管714、以及连接此些存储单元的多条比特线704、多条字符线706、与共用源极线708(如图7所示)。存储单元702是以阵列方式配置在比特线704与字符线706的交叉点上。当从存储器控制电路单元104接收到写入指令或读取数据时，控制电路2212会控制字符线控制电路2204、比特线控制电路2206、行解码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字符线控制电路2204用以控制施予至字符线706的电压，比特线控制电路2206用以控制施予至比特线704的电压，行解码器2208依据指令中的解码列地址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存数据。

可复写式非易失性存储器模块106中的存储单元是以多种栅极电压来代表多比特(bits)的数据。具体来说，存储单元阵列2202的每一存储单元具有多个状态，并且此些状态是以多个读取电压来区分。

图8是根据一范例实施例所示出储存于存储单元阵列中的写入数据所对应的栅极电压的统计分配图。

请参照图8，以MLC NAND型快闪存储器为例，每一存储单元中的栅极电压可依据第一预设读取电压VA、第二预设读取电压VB与第三预设读取电压VC而区分为4种储存状态，并且此些储存状态分别地代表"11"、"10"、"00"与"01"。换言之，每一个储存状态包括最低有效比特(Least Significant Bit，简称：LSB)以及最高有效比特(Most Significant Bit，简称：MSB)。在本范例实施例中，储存状态(即，"11"、"10"、"00"与"01")中从左侧算起的第1个比特的值为LSB，而从左侧算起的第2个比特的值为MSB。因此，在一范例实施例中，每一存储单元可储存2个比特数据。必须了解的是，图8所示出的栅极电压及其储存状态的对应仅为一个范例。在另一范例实施例中，栅极电压与储存状态的对应也可是随着栅极电压越大而以"11"、"10"、"01"与"00"排列。或者，栅极电压所对应的储存状态也可为对实际储存值进行映射或反相后的值，此外，在另一范例时实例中，也可定义从左侧算起的第1个比特的值为MSB，而从左侧算起的第2个比特的值为LSB。

在每一存储单元可储存2个比特数据的例子中，同一条字符线上的存储单元会构成2个实体程序化单元(即，下实体程序化单元与上实体程序化单元)的储存空间。也就是说，每一存储单元的LSB是对应下实体程序化单元，并且每一存储单元的MSB是对应上实体程序化单元。此外，在存储单元阵列2202中数个实体程序化单元会构成一个实体区块，并且实体区块为执行抹除操作的最小单位。也即，每一实体区块含有最小数目之一并被抹除的存储单元。

存储单元阵列2202的存储单元的数据写入(或称为程序化)是利用施予一特定端点的电压，例如是控制栅极电压来改变栅极中的一电荷补捉层的电子量，因而改变了存储单元的通道的导通状态，以呈现不同的储存状态。例如，当下页面(或下实体程序化单元)数据为1且上页面(或上实体程序化单元)数据为1时，控制电路2212会控制字符线控制电路2204不改变存储单元中的栅极电压，而将存储单元的储存状态保持为"11"。当下页面数据为1且上页面数据为0时，字符线控制电路2204会在控制电路2212的控制下改变存储单元中的栅极电压，而将存储单元的储存状态改变为"10"。当下页面数据为0且上页面数据为0时，字符线控制电路2204会在控制电路2212的控制下改变存储单元中的栅极电压，而将存储单元的储存状态改变为"00"。并且，当下页面数据为0且上页面数据为1时，字符线控制电路2204会在控制电路2212的控制下改变存储单元中的栅极电压，而将存储单元的储存状态改变为"01"。

图9是根据一范例实施例所示出的程序化存储单元的示意图。

请参照图9，在本范例实施例中，存储单元的程序化是通过脉冲写入/验证临界电压方法来完成。具体来说，欲将数据写入至存储单元时，存储器控制电路单元104会设定初始写入电压以及写入电压脉冲时间，并且指示可复写式非易失性存储器模块106的控制电路2212使用所设定的初始写入电压以及写入电压脉冲时间来程序化存储单元，以进行数据的写入。之后，存储器控制电路单元104会使用验证电压来对存储单元进行验证，以判断存储单元是否已处于正确的储存状态。倘若存储单元未被程序化至正确的储存状态时，存储器控制电路单元104指示控制电路2212以目前施予的写入电压加上一增量阶跃脉冲程序(Incremental-step-pulse programming，简称：ISPP)调整值作为新的写入电压(也称为重复写入电压)并且依据新的写入电压与写入电压脉冲时间再次来程序化存储单元。反之，倘若存储单元已被程序化至正确的储存状态时，则表示数据已被正确地写入至存储单元。例如，初始写入电压会被设定为16伏特(Voltage，简称：V)，写入电压脉冲时间会被设定为18微秒(microseconds，简称：μs)并且增量阶跃脉冲程序调整值被设定为0.6V，但本发明不限于此。

图10是根据一范例实施例所示出的从存储单元中读取数据的示意图，其是以MLC NAND型快闪存储器为例。

请参照图10，存储单元阵列2202的存储单元的读取操作是通过施予读取电压于控制栅(control gate)，通过存储单元的通道(存储单元用以电连接比特线与源极线的路径，例如是存储单元源极至汲极间的路径)的导通状态，来识别存储单元储存的数据。在读取下页数据的操作中，字符线控制电路2204会使用第一预设读取电压VA作为读取电压来施予至存储单元并且依据存储单元的通道是否导通和对应的运算式(1)来判断下页数据的值：

LSB＝(VA)Lower_pre1 (1)

其中(VA)Lower_pre1表示通过施予第一预设读取电压VA而获得的第1下页验证值。

例如，当第一预设读取电压VA小于存储单元的栅极电压时，存储单元的通道不会导通并输出值'0'的第1下页验证值，由此LSB会被识别处于第一状态为0。例如，当第一预设读取电压VA大于存储单元的栅极电压时，存储单元的通道会导通并输出值'1'的第1下页验证值，由此，此LSB会被识别处于第二状态。在此，第一状态被识别为’0’并且第二状态被识别为’1’。也就是说，用以呈现LSB为1的栅极电压与用以呈现LSB为0的栅极电压可通过第一预设读取电压VA而被区分。

在读取上页数据的操作中，字符线控制电路2204会分别地使用第二预设读取电压VB与第三预设读取电压VC作为读取电压来施予至存储单元并且依据存储单元的通道是否导通和对应的运算式(2)来判断上页数据的值：

MSB＝((VB)Upper_pre2)xor(～(VC)Upper_pre1) (2)

其中(VC)Upper_pre1表示通过施予第三预设读取电压VC而获得的第1上页验证值，并且(VB)Upper_pre2表示通过施予第二预设读取电压VB而获得的第2上页验证值，其中符号”～”代表反相。此外，在本范例实施例中，当第三预设读取电压VC小于存储单元的栅极电压时，存储单元的通道不会导通并输出值'0'的第1上页验证值((VC)Upper_pre1)，当第二预设读取电压VB小于存储单元的栅极电压时，存储单元的通道不会导通并输出值'0'的第2上页验证值((VB)Upper_pre2)。

因此，依照运算式(2)，当第三预设读取电压VC与第二预设读取电压VB都小于存储单元的栅极电压时，在施予第三预设读取电压VC下存储单元的通道不会导通并输出值'0'的第1上页验证值并且在施予第二预设读取电压VB下存储单元的通道不会导通并输出值'0'的第2上页验证值。此时，MSB会被识别为处于第二状态，即，’1’。

例如，当第三预设读取电压VC大于存储单元的栅极电压且第二预设读取电压VB小于存储单元的栅极电压时，在施予第三预设读取电压VC下存储单元的通道会导通并输出值'1'的第1上页验证值，并且在施予第二预设读取电压VB下存储单元的通道不会导通并输出值'0'的第2上页验证值。此时，MSB会被识别为处于第一状态，即，’0’。

例如，当第三预设读取电压VC与第二预设读取电压VB都大于存储单元的栅极电压时，在施予第三预设读取电压VC下，存储单元的通道会导通并输出值'1'的第1上页验证值，并且在施予第二预设读取电压VB下存储单元的通道会导通并输出值'1'的第2上页验证值。此时，MSB会被识别为处于第二状态，即，’1’。

必须了解的是，尽管本发明是以MLC NAND型快闪存储器来作说明。然而，本发明不限于此，其他多层存储单元NAND型快闪存储器也可依据上述原理进行数据的读取。

例如，以TLC NAND型快闪存储器为例(如图11所示)，每一个储存状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(Center SignificantBit，简称：CSB)以及从左侧算起的第3个比特的最高有效比特MSB，其中LSB对应下页面(或下实体程序化单元)，CSB对应中页面(或中实体程序化单元)，MSB对应上页面(或上实体程序化单元)。在此范例中，每一存储单元中的栅极电压可依据第一预设读取电压VA、第二预设读取电压VB、第三预设读取电压VC、第四预设读取电压VD、第五预设读取电压VE、第六预设读取电压VF与第七预设读取电压VG而区分为8种储存状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。

图12是根据一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图12，存储器控制电路单元104会以实体程序化单元为单位来对可复写式非易失性存储器模块106的存储单元702进行写入操作并且以实体区块为单位来对可复写式非易失性存储器模块106的存储单元702进行抹除操作。具体来说，可复写式非易失性存储器模块106的存储单元702会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体区块410(0)～410(N)。实体区块为抹除的最小单位。也即，每一实体区块含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，一个实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以储存使用者的数据，而冗余比特区用以储存系统的数据(例如，控制信息与错误更正码)。例如，以TLC NAND快闪存储器为例，位于同一条字符线上的存储单元的LSB会构成一个下实体程序化单元；位于同一条字符线上的存储单元的CSB会构成一个中实体程序化单元；并且位于同一条字符线上的存储单元的MSB会构成一个上实体程序化单元。

请参照图13，存储器控制电路单元104包括存储器管理电路202、主机接口204、存储器接口206与错误检查与校正电路208。

存储器管理电路202用以控制存储器控制电路单元104的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器储存装置100操作时，此些控制指令会被执行以进行数据的写入、读取与抹除等操作。

在本范例实施例中，存储器管理电路202的控制指令是以固件型式来实现。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器储存装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等操作。

在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码型式储存于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元104被致能时，微处理器单元会先执行此驱动码段来将储存于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等操作。

此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件型式来实现。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块106的实体区块；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是兼容于USB标准。然而，必须了解的是本发明不限于此，主机接口204也可以是兼容于PATA标准、IEEE 1394标准、PCIExpress标准、SD标准、SATA标准、UHS-I接口标准、UHS-II接口标准、MS标准、MMC标准、eMMC接口标准、UFS接口标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。

错误检查与校正电路208是电性连接至存储器管理电路202并且用以执行一错误校正程序以确保数据的正确性。具体来说，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时，错误检查与校正电路208会对所读取的数据执行错误校正程序。例如，在本范例实施例中，错误检查与校正电路208为低密度奇偶校正(Low Density Parity Check，简称：LDPC)电路，并且会储存记录对数可能性比(Log Likelihood Ratio，简称：LLR)值查询表。当存储器管理电路202从可复写式非易失性存储器模块106读取数据时，错误检查与校正电路208会依据所读取的数据以及查询表中对应的LLR值来执行错误校正程序。其中，值得说明的是在另一范例实施例中，错误检查与校正电路208也可为涡轮码(Turbo Code)电路或其他用以进行错误校正演算法的电路。

在本发明一范例实施例中，存储器控制电路单元104还包括缓冲存储器210与电源管理电路212。

缓冲存储器210是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。

电源管理电路212是电性连接至存储器管理电路202并且用以控制存储器储存装置100的电源。

图14与图15是根据一范例实施例所示出的管理实体区块的范例示意图。

请参照图14，在本发明一范例实施例中，存储器控制电路单元104(或存储器管理电路202)可将实体区块410(0)～410-(N)逻辑地分组为数据区502、闲置区504、系统区506与取代区508。

逻辑上属于数据区502与闲置区504的实体区块是用以储存来自于主机系统1000的数据。具体来说，数据区502的实体区块是被视为已储存数据的实体区块，而闲置区504的实体区块是用以替换数据区502的实体区块。也就是说，当从主机系统1000接收到写入指令与欲写入的数据时，存储器管理电路202会从闲置区504中提取实体区块，并且将数据写入至所提取的实体区块中，以替换数据区502的实体区块。

逻辑上属于系统区506的实体区块是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体区块数、每一实体区块的实体程序化单元数等。

逻辑上属于取代区508中的实体区块是用于坏实体区块取代程序，以取代损坏的实体区块。具体来说，倘若取代区508中仍存有正常的实体区块并且数据区502的实体区块损坏时，存储器管理电路202会从取代区508中提取正常的实体区块来更换损坏的实体区块。

特别是，数据区502、闲置区504、系统区506与取代区508的实体区块的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器储存装置100的操作中，实体区块关联至数据区502、闲置区504、系统区506与取代区508的分组关系会动态地变动。例如，当闲置区504中的实体区块损坏而被取代区508的实体区块取代时，则原本取代区508的实体区块会被关联至闲置区504。

请参照图15，存储器控制电路单元104(或存储器管理电路202)会配置逻辑页面LA(0)～LA(H)以映射数据区502的实体程序化单元。并且，当主机系统100欲写入数据至逻辑页面或更新储存于逻辑页面中的数据时，存储器控制电路单元104(或存储器管理电路202)会从闲置区504中提取一个实体区块来写入数据，以轮替数据区502的实体区块。

为了识别数据每个逻辑页面的数据被储存在那个实体区块，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会记录逻辑页面与实体程序化单元之间的映射。并且，当主机系统1000欲在逻辑页面中存取数据时，存储器控制电路单元104(或存储器管理电路202)会确认此逻辑页面所映射的实体程序化单元，并且在此实体程序化单元中来存取数据。例如，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会在可复写式非易失性存储器模块106中储存逻辑地址转实体地址映射表来记录每一逻辑页面所映射的实体程序化单元，并且当欲存取数据时存储器控制电路单元104(或存储器管理电路202)会将逻辑地址转实体地址映射表载入至缓冲存储器208来维护。

值得一提的是，由于缓冲存储器208的容量有限无法储存记录所有逻辑页面的映射关系的映射表，因此，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会将逻辑页面LA(0)～LA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑地址转实体地址映射表。特别是，当存储器控制电路单元104(或存储器管理电路202)欲更新某个逻辑页面的映射时，对应此逻辑页面所属的逻辑区域的逻辑地址转实体地址映射表会被载入至缓冲存储器208来被更新。

如上所述，在执行写入指令时，不管目前数据是要写入至那个逻辑页面，存储器控制电路单元104(或存储器管理电路202)都会以一个实体程序化单元接续一个实体程序化单元的方式来写入数据(以下也称为随机写入机制)。具体来说，存储器控制电路单元104(或存储器管理电路202)会从闲置区504中提取一个空的实体区块作为目前使用或活跃(active)实体区块来写入数据。并且，当此作动实体区块已被写满时，存储器控制电路单元104(或存储器管理电路202)会再从闲置区504中提取另一个空的实体区块作为活跃实体区块，以继续写入对应来自于主机系统1000的写入指令的随机数据。特别是，为了避免闲置区504的实体区块被耗尽，当闲置区504的实体区块的数目下降到所设定的垃圾回收门槛值时，存储器控制电路单元104(或存储器管理电路202)会执行数据合并程序，以使数据区502的至少一个实体区块中的数据成为无效数据，并且之后将数据区502中所储存的数据都为无效数据的实体区块关联回闲置区504。例如，在执行数据合并程序时，存储器控制电路单元104(或存储器管理电路202)至少需使用一个空的实体区块，因此，垃圾回收门槛值至少会被设定大于最低门槛值(即，1)。

在本范例实施例中，每当存储器储存装置100上电时，存储器控制电路单元104(或存储器管理电路202)会识别出在活跃实体区块中最后一个被程序化的实体程序化单元，并且比较最后一个被程序化的实体程序化单元的状态数据与其前面的实体程序化单元的状态数据是否有明显地差异，由此识别上次存储器储存装置100断电时是否发生程序化失败。

具体来说，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会依序扫瞄作动实体区块中的每个实体程序化单元，找出第一个处于完全抹除状态的实体程序化单元(以下称为第一实体程序化单元)，由此将所找到的实体程序化单元的前一个实体程序化单元(以下称为第二实体程序化单元)识别为最后一个被程序化的实体程序化单元。特别是，存储器控制电路单元104(或存储器管理电路202)会识别第二实体程序化单元的存储单元的门槛电压分布数据以及排列在第二实体程序化单元之前的实体程序化单元(以下称为第三实体程序化单元)的存储单元的门槛电压分布数据，然后，判断第二实体程序化单元的存储单元的门槛电压分布数据和第三实体程序化单元的存储单元的门槛电压分布数据之间的差异量是否大于一个门槛值。若第二实体程序化单元的存储单元的门槛电压分布数据和第三实体程序化单元的存储单元的门槛电压分布数据之间的差异量大于此门槛值时，存储器控制电路单元104(或存储器管理电路202)会识别第二实体程序化单元发生程序化失败(即，处于程序化失败状态)。若第二实体程序化单元的存储单元的门槛电压分布数据和第三实体程序化单元的存储单元的门槛电压分布数据之间的差异量不大于门槛值，且该第二实体程序化单元的错误比特数目大于一错误比特门槛值时，存储器控制电路单元104(或存储器管理电路202)通过错误检查校正码修正第二实体程序化单元的错误比特。

图16是根据一范例实施例所示出的存储器管理方法的流程图。

请同时参照图16及图12，在此假设连接第一实体程序化单元411(0)的所有存储单元是完全抹除状态(也就是说，第一实体程序化单元411(0)上的所有比特为第一储存状态(例如，1))，且第三实体程序化单元415(0)、第三实体程序化单元414(0)、第三实体程序化单元413(0)、第二实体程序化单元412(0)是依序地被程序化。

在步骤S1602中，存储器控制电路单元104(或存储器管理电路202)会在存储器储存装置100的上电(power on)时，利用存储器储存装置100出厂时的预设读取电压识别出第一实体程序化单元411(0)，其中第一实体程序化单元411(0)的所有比特是处于完全抹除状态且第一实体程序化单元411(0)的前一个实体程序化单元(即，第二实体程序化单元)已被程序化过(即，非处于完全抹除状态)。

接着，存储器控制电路单元104(或存储器管理电路202)会在步骤S1604中识别在第一实体程序化单元411(0)之前依序被程序化的第三实体程序化单元413(0)及第二实体程序化单元412(0)，并且在步骤S1606中获取第二实体程序化单元412(0)及第三实体程序化单元413(0)的存储单元的门槛电压分布数据。

在步骤S1608中，存储器控制电路单元104(或存储器管理电路202)会比较第二实体程序化单元412(0)及第三实体程序化单元413(0)的存储单元的门槛电压分布数据，并且计算第二实体程序化单元412(0)及第三实体程序化单元413(0)的存储单元的门槛电压分布数据的差异量。接着在步骤S1610中，存储器控制电路单元104(或存储器管理电路202)会判断第二实体程序化单元412(0)及第三实体程序化单元413(0)的存储单元的门槛电压分布数据的差异量是否大于一门槛值。

若第二实体程序化单元412(0)及第三实体程序化单元413(0)的存储单元的门槛电压分布数据的差异量大于门槛值时，在步骤S1612中，存储器控制电路单元104(或存储器管理电路202)会识别第二实体程序化单元412(0)处于程序化失败状态。若第二实体程序化单元412(0)及第三实体程序化单元413(0)门槛电压分布数据的差异量非大于门槛值时，在步骤S1614中，存储器控制电路单元104(或存储器管理电路202)会将第二实体程序化单元412(0)的数据识别为有效数据。

例如，如图17所示，若第二实体程序化单元412(0)的存储单元的门槛电压数据分布为右偏移(峰值P1的门槛电压大于门槛电压基准值M超过一预设值)而第三实体程序化单元413(0)的门槛电压分布数据为左偏移(峰值P2的门槛电压小于门槛电压基准值M超过一预设值)时，则第二实体程序化单元412(0)及第三实体程序化单元413(0)的存储单元的门槛电压分布数据的差异量会被视为大于门槛值。再例如，如图18所示，若第二实体程序化单元412(0)及第三实体程序化单元413(0)的门槛电压分布数据仅有小部分的偏移(峰值P1与P2的门槛电压与门槛电压基准值M差异量不大)，则第二实体程序化单元412(0)及第三实体程序化单元413(0)的存储单元的门槛电压分布数据的差异量会被视为小于门槛值。

值得注意的是，虽然以上说明了比较第二实体程序化单元412(0)及一个第三实体程序化单元413(0)的存储单元的门槛电压分布数据，但本发明并不以此为限。在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出在第二实体程序化单元412(0)之前程序化的两个实体程序化单元(例如，第三实体程序化单元413(0)及第三实体程序化单元414(0))的存储单元的门槛电压分布数据，并且求出第三实体程序化单元413(0)及第三实体程序化单元414(0)的存储单元的门槛电压分布数据的平均值，接着再计算此平均值与第二实体程序化单元412(0)的存储单元的门槛电压分布数据的差异。在又一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出在第二实体程序化单元412(0)之前程序化的三个实体程序化单元(例如，第三实体程序化单元413(0)、第三实体程序化单元414(0)及第三实体程序化单元415(0))或更多个实体程序化单元的存储单元的门槛电压分布数据，并且求出此些实体程序化单元的存储单元的门槛电压分布数据的平均值，再计算此平均值与第二实体程序化单元412(0)的存储单元的门槛电压分布数据的差异。在此，以图10的MLC型快闪存储器为例，下页的门槛电压分布数据为第一读取电压VA，而下页的门槛电压分布数据为第一读取电压VA、第二读取电压VB及第三读取电压VC。又以图11的TLC型快闪存储器为例，下页面的门槛电压分布数据为第一读取电压VA，中页面的门槛电压分布数据为第一读取电压VA、第二读取电压VB及第三读取电压VC，而上页面的门槛电压分布数据为第一读取电压VA到第七读取电压VG。

值得一提的是，尽管在上述范例实施例中，存储器控制电路单元104(或存储器管理电路202)是识别实体程序化单元的存储单元的门槛电压分布数据作为状态数据来识别是否发生程序化失败，但本发明不限于此。例如，在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以实体程序化单元的存储单元的最佳读取电压值作为状态数据来识别是否发生程序化失败。

图19是根据另一范例实施例所示出的存储器管理方法的流程图。

请同时参照图19及图12，在步骤S1902中，存储器控制电路单元104(或存储器管理电路202)会在存储器储存装置100的上电时，利用一个出厂时的预设读取电压识别出第一实体程序化单元411(0)，其中第一实体程序化单元411(0)的所有存储单元是完全抹除状态且第一实体程序化单元411(0)的前一个实体程序化单元(即，第二实体程序化单元)已被程序化过(即，非处于完全抹除状态)。

接着，在步骤S1904中，存储器控制电路单元104(或存储器管理电路202)会识别在第一实体程序化单元411(0)之前依序被程序化的第三实体程序化单元413(0)及第二实体程序化单元412(0)，并且在步骤S1906中获取施加于第二实体程序化单元412(0)及第三实体程序化单元413(0)的字符线的最佳化读取电压数据。例如，在获取最佳化读取电压数据的过程中，存储器控制电路单元104(或存储器管理电路202)会在字符线上施加一个初始读取电压，并且利用错误检查与校正电路208计算出此字符线对应页面的错误比特数量，若错误比特数量大于错误检查与校正电路208能校正的上限，则依照预设演算法调整初始读取电压并计算错误比特数量，直到此字符线对应页面的错误比特数量小于错误检查与校正电路208能校正的上限，存储器控制电路单元104(或存储器管理电路202)便把此时施加于字符线的读取电压设定为最佳化读取电压。

在步骤S1908中，存储器控制电路单元104(或存储器管理电路202)会比较施加于第二实体程序化单元412(0)及第三实体程序化单元413(0)的字符线的最佳化读取电压数据，并且计算施加于第二实体程序化单元412(0)及第三实体程序化单元413(0)的字符线的最佳化读取电压数据的差异量。接着在步骤S1910中，存储器控制电路单元104(或存储器管理电路202)会判断施加于第二实体程序化单元412(0)及第三实体程序化单元413(0)的字符线的最佳化读取电压数据的差异量是否大于一个门槛值。

若第二实体程序化单元412(0)及第三实体程序化单元413(0)的字符线的最佳化读取电压数据的差异量大于此门槛值时，在步骤S1912中，存储器控制电路单元104(或存储器管理电路202)会识别第二实体程序化单元412(0)处于程序化失败状态。若第二实体程序化单元412(0)的字符线的最佳化读取电压数据(如图20所示的V1)及第三实体程序化单元413(0)的字符线的最佳化读取电压数据(如图20所示的V2)之间的差异量小于门槛值时，在步骤S1914中，存储器控制电路单元104(或存储器管理电路202)会将第二实体程序化单元412(0)上的数据识别为有效数据。

值得注意的是，虽然以上说明了比较施加于第二实体程序化单元412(0)及一个第三实体程序化单元413(0)的字符线的最佳化读取电压数据，但本发明并不以此为限。在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出在施加于第二实体程序化单元412(0)之前程序化的两个实体程序化单元(例如，第三实体程序化单元413(0)及第三实体程序化单元414(0))的字符线的最佳化读取电压数据的平均值，并且比较此平均值与施加于第二实体程序化单元412(0)的字符线的最佳化读取电压。在又一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出施加于第二实体程序化单元412(0)之前程序化的三个实体程序化单元(例如，第三实体程序化单元413(0)、第三实体程序化单元414(0)及第三实体程序化单元415(0))或更多个实体程序化单元字符线的最佳化读取电压数据的平均值，并且比较此平均值与施加于第二实体程序化单元412(0)的最佳化读取电压。

在此，以图10的MLC型快闪存储器为例，下页的最佳化读取电压数据为对应第一读取电压VA的最佳化读取电压，而下页的最佳化读取电压数据为对应第一读取电压VA、第二读取电压VB及第三读取电压VC的最佳化读取电压。又以图11的TLC型快闪存储器为例，下页面的最佳化读取电压数据为对应第一读取电压VA的最佳化读取电压，中页面的最佳化读取电压数据为第一读取电压VA、第二读取电压VB及第三读取电压VC的最佳化读取电压，而上页面的最佳化读取电压数据为对应第一读取电压VA到第七读取电压VG的最佳化读取电压。

此外，除了以上述门槛电压分布数据和最佳化读取电压数据作为状态数据来识别是否发生程序化失败之外，在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以实体程序化单元中的数据的错误比特数作为状态数据来识别是否发生程序化失败。

图21是根据另一范例实施例所示出的存储器管理方法的流程图。

请同时参照图21及图12，在步骤S2102中，存储器控制电路单元104(或存储器管理电路202)会在存储器储存装置100的上电时，利用一个出厂时的预设读取电压识别出第一实体程序化单元411(0)，其中第一实体程序化单元411(0)的所有存储单元是完全抹除状态且第一实体程序化单元411(0)的前一个实体程序化单元(即，第二实体程序化单元)已被程序化过(即，非处于完全抹除状态)。

接着，存储器控制电路单元104(或存储器管理电路202)会在步骤S2104中识别在第一实体程序化单元411(0)之前依序被程序化的第三实体程序化单元413(0)及第二实体程序化单元412(0)，并且在步骤S2106中获取于第二实体程序化单元412(0)及第三实体程序化单元413(0)的错误比特的数目(以下称为错误比特数目)。

在步骤S2108中，存储器控制电路单元104(或存储器管理电路202)会计算第二实体程序化单元412(0)的错误比特数目及第三实体程序化单元413(0)的错误比特数目的差异量。接着在步骤S2110中，存储器控制电路单元104(或存储器管理电路202)会判断第二实体程序化单元412(0)的错误比特数目及第三实体程序化单元413(0)的错误比特数目之间的差异量是否大于一个门槛值。

若第二实体程序化单元412(0)的错误比特数目及第三实体程序化单元413(0)的错误比特数目之间的差异量大于此门槛值时，在步骤S2112中，存储器控制电路单元104(或存储器管理电路202)会识别第二实体程序化单元412(0)处于程序化失败状态。若第二实体程序化单元412(0)的错误比特数目及第三实体程序化单元413(0)的错误比特数目之间的差异量小于此门槛值时，在步骤S2114中，存储器控制电路单元104(或存储器管理电路202)会将第二实体程序化单元412(0)上的数据识别为有效数据。

值得注意的是，虽然以上说明了比较了第二实体程序化单元412(0)及一个第三实体程序化单元413(0)上的数据的错误比特数目，但本发明并不以此为限。在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出在第二实体程序化单元412(0)之前程序化的两个实体程序化单元(例如，第三实体程序化单元413(0)及第三实体程序化单元414(0))上所读出的数据上的错误比特的数目的平均值，并且比较此平均值与第二实体程序化单元412(0)的错误比特数目。在又一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出在第二实体程序化单元412(0)之前程序化的三个实体程序化单元(例如，第三实体程序化单元413(0)、第三实体程序化单元414(0)及第三实体程序化单元415(0))或更多个实体程序化单元上读出的数据上的错误比特的数目的平均值，并且比较此平均值与对应第二实体程序化单元412(0)的错误比特数目。

此外，除了以上述门槛电压分布数据、最佳化读取电压数据与错误比特数目作为状态数据来识别是否发生程序化失败之外，在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以执行重读的次数(以下称为重读次数)作为状态数据来识别是否发生程序化失败。

图22是根据另一范例实施例所示出的存储器管理方法的流程图。

请同时参照图22及图12，在步骤S2202中，存储器控制电路单元104(或存储器管理电路202)会在存储器储存装置100的上电时，利用一个出厂时的预设读取电压识别出第一实体程序化单元411(0)，其中第一实体程序化单元411(0)的所有存储单元是完全抹除状态且第一实体程序化单元411(0)的前一个实体程序化单元(即，第二实体程序化单元)已被程序化过(即，非处于完全抹除状态)。

接着，在步骤S2204中，存储器控制电路单元104(或存储器管理电路202)会识别在第一实体程序化单元411(0)之前依序被程序化的第三实体程序化单元413(0)及第二实体程序化单元412(0)，并且在步骤S2206中获取从第二实体程序化单元412(0)及第三实体程序化单元413(0)的重读次数。

图23是根据一范例实施例所示出的确认实体程序化单元的最佳化读取电压的示意图。在图23中，存储器控制电路单元104(或存储器管理电路202)会施加以第一预设读取电压VA为基础调整的第一检测读取电压VTEST1以读取实体程序化单元的数据，并且依据检测数据计算以第一检测读取电压VTEST1所读取的实体程序化单元的数据中的错误比特数。若以第一检测读取电压VTEST1所读取的实体程序化单元的数据中的错误比特数是不可被校正的，也就是实体程序化单元上的数据中的错误比特的数目大于错误检查与校正码所能校正的错误比特数时，存储器控制电路单元104(或存储器管理电路202)会施加第二检测读取电压VTEST2来读取数据，并且再次判断所读取的数据是否能够被校正。若以第二检测读取电压VTEST2所读取的数据仍无法被校正时，存储器控制电路单元104(或存储器管理电路202)会施加第三检测读取电压VTEST3来读取数据。以此类推，直到所读取的数据可以被错误校正或者重新读取的次数超过预设值为止。在此，重读次数是指存储器控制电路单元104(或存储器管理电路202)会施加检测读取电压读取数据的次数。

请再参照图22，在步骤S2208中，存储器控制电路单元104(或存储器管理电路202)会比较第二实体程序化单元412(0)及第三实体程序化单元413(0)的重读次数，并且计算第二实体程序化单元412(0)及第三实体程序化单元413(0)的重读次数之间的差异量。接着在步骤S2210中，存储器控制电路单元104(或存储器管理电路202)会判断第二实体程序化单元412(0)及第三实体程序化单元413(0)的重读次数之间的差异量是否大于一个门槛值。

若第二实体程序化单元412(0)及第三实体程序化单元413(0)的重读次数之间的差异量大于门槛值，在步骤S2212中，存储器控制电路单元104(或存储器管理电路202)会识别第二实体程序化单元412(0)处于程序化失败状态。若第二实体程序化单元412(0)及第三实体程序化单元413(0)的重读次数之间的差异量小于门槛值，在步骤S2214中，存储器控制电路单元104(或存储器管理电路202)会将第二实体程序化单元412(0)上的数据识别为有效数据。

值得注意的是，虽然以上说明了比较了第二实体程序化单元412(0)及一个第三实体程序化单元413(0)的重读次数，但本发明并不以此为限。在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出在第二实体程序化单元412(0)之前程序化的两个实体程序化单元(例如，第三实体程序化单元413(0)及第三实体程序化单元414(0))的重读次数的平均值，并且比较此平均值与从第二实体程序化单元412(0)的重读次数。在又一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可以先计算出在第二实体程序化单元412(0)之前程序化的三个实体程序化单元(例如，第三实体程序化单元413(0)、第三实体程序化单元414(0)及第三实体程序化单元415(0))或更多个实体程序化单元的重读次数的平均值，并且比较此平均值与第二实体程序化单元412(0)的重读次数。

综上所述，本发明的存储器管理方法及使用此方法的存储器控制电路单元及存储器储存装置会在存储器储存装置上电时找出完全抹除的实体程序化单元及在此实体程序化单元之前被程序化的多个页面，并且比较此些页面的门槛电压分布数据、最佳化读取电压数据、错误比特数目或重读次数等状态数据，以判断此些实体程序化单元中最后被程序化的实体程序化单元是否为异常断电时正在被程序化的页面。由于异常断电时正在被程序化的实体程序化单元的上述状态数据通常会与其他页面有较大的差异量，因此，若最后被程序化的实体程序化单元的状态数据与其他页面具有较大差异量时，则可判断此实体程序化单元在异常断电时正在被程序化并将此实体程序化单元识别为处于程序化失败状态。经由本发明的方法，可以避免存储器管理电路任意地将错误比特数目超过预设值的有效页面数据判断为无效数据，而导致存取存储器储存装置时发生错误。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种存储器管理方法，用于可复写式非易失性存储器模块，其特征在于，所述可复写式非易失性存储器模块具有多个实体程序化单元，每一该些实体程序化单元包括多个比特，所述存储器管理方法包括：

利用预设读取电压识别出该些实体程序化单元中的第一实体程序化单元，其中所述第一实体程序化单元被识别为完全抹除状态；

识别第二实体程序化单元与至少一第三实体程序化单元，其中所述第二实体程序化单元在所述第一实体程序化单元之前被程序化且所述至少一第三实体程序化单元在所述第二实体程序化单元之前被程序化；

获取所述第二实体程序化单元的状态数据与所述至少一第三实体程序化单元的至少一状态数据；

计算所述第二实体程序化单元的所述状态数据与所述至少一第三实体程序化单元的所述至少一状态数据之间的差异量；以及

若所述差异量大于门槛值时，将所述第二实体程序化单元的状态识别为程序化失败状态。

2.根据权利要求1所述的存储器管理方法，其特征在于，当所述第一实体程序化单元中的每一比特都处于第一储存状态时，所述第一实体程序化单元被识别为所述完全抹除状态。

3.根据权利要求1所述的存储器管理方法，其特征在于，还包括：

若所述差异量不大于所述门槛值且所述第二实体程序化单元的错误比特数目大于错误比特门槛值时，通过错误检查校正码修正所述第二实体程序化单元的错误比特。

4.根据权利要求1所述的存储器管理方法，其特征在于，所述至少第三实体程序化单元为多个第三实体程序化单元，

其中计算所述第二实体程序化单元的所述状态数据与所述至少一第三实体程序化单元的所述至少状态数据之间的差异量的步骤包括：

计算所述多个第三实体程序化单元的状态数据的平均值，并计算所述第二实体程序化单元的所述状态数据与所述平均值之间的差异作为所述差异量。

5.根据权利要求1所述的存储器管理方法，其特征在于，所述第二实体程序化单元所述状态数据为所述第二实体程序化单元的存储单元的门槛电压分布数据，且所述至少一第三实体程序化单元的所述至少一状态数据为所述至少一第三实体程序化单元的存储单元的至少一门槛电压分布数据。

6.根据权利要求1所述的存储器管理方法，其特征在于，所述第二实体程序化单元的所述状态数据为施加于所述第二实体程序化单元的字符线的最佳化读取电压数据，且所述至少一第三实体程序化单元的所述至少一状态数据为施加于所述至少一第三实体程序化单元的字符线的至少一最佳化读取电压数据。

7.根据权利要求1所述的存储器管理方法，其特征在于，所述第二实体程序化单元的所述状态数据为从所述第二实体程序化单元读出的数据上的错误比特的数目，且所述至少一第三实体程序化单元的所述至少一状态数据为从所述至少一第三实体程序化单元读出的数据上的错误比特的数目。

8.根据权利要求1所述的存储器管理方法，其特征在于，所述第二实体程序化单元的所述状态数据为从所述第二实体程序化单元上读取到可校正的数据所需的重读次数，且所述至少一第三实体程序化单元的所述至少一状态数据为从所述至少一第三实体程序化单元上读取到可校正的数据所需的至少一重读次数。

9.一种存储器控制电路单元，用于存取可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体程序化单元，每一该些实体程序化单元包括多个比特；以及

存储器管理电路，电性连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路利用预设读取电压识别出该些实体程序化单元中的第一实体程序化单元，其中所述第一实体程序化单元被识别为完全抹除状态；

其中所述存储器管理电路识别第二实体程序化单元与至少一第三实体程序化单元，其中所述第二实体程序化单元在所述第一实体程序化单元之前被程序化且所述至少一第三实体程序化单元在所述第二实体程序化单元之前被程序化；

其中所述存储器管理电路获取所述第二实体程序化单元的状态数据与所述至少一第三实体程序化单元的至少一状态数据；

其中所述存储器管理电路计算所述第二实体程序化单元的所述状态数据与所述至少一第三实体程序化单元的所述至少一状态数据之间的差异量；以及

其中若所述差异量大于门槛值时，所述存储器管理电路将所述第二实体程序化单元的状态识别为程序化失败状态。

10.根据权利要求9所述的存储器控制电路单元，其特征在于，当所述第一实体程序化单元中的每一比特都处于第一储存状态时，所述第一实体程序化单元被识别为所述完全抹除状态。

11.根据权利要求9所述的存储器控制电路单元，其特征在于，若所述差异量不大于所述门槛值且所述第二实体程序化单元的错误比特数目大于错误比特门槛值时，所述存储器管理电路通过错误检查校正码修正所述第二实体程序化单元的错误比特。

12.根据权利要求9所述的存储器控制电路单元，其特征在于，所述至少一第三实体程序化单元为多个第三实体程序化单元，其中所述存储器管理电路计算所述多个第三实体程序化单元的状态数据的平均值，并计算所述第二实体程序化单元的所述状态数据与所述平均值之间的差异作为所述差异量。

13.根据权利要求9所述的存储器控制电路单元，其特征在于，所述第二实体程序化单元的所述状态数据为所述第二实体程序化单元的存储单元的门槛电压分布数据，且所述至少一第三实体程序化单元的所述至少一状态数据为所述至少一第三实体程序化单元的存储单元的至少一门槛电压分布数据。

14.根据权利要求9所述的存储器控制电路单元，其特征在于，所述第二实体程序化单元的所述状态数据为所述存储器管理电路施加于所述第二实体程序化单元的字符线的最佳化读取电压数据，且所述至少一第三实体程序化单元的所述至少一状态数据为所述存储器管理电路施加于所述至少一第三实体程序化单元的字符线的至少一最佳化读取电压数据。

15.根据权利要求9所述的存储器控制电路单元，其特征在于，所述第二实体程序化单元的所述状态数据为所述存储器管理电路从所述第二实体程序化单元读出的数据上的错误比特的数目，且所述至少一第三实体程序化单元的所述至少一状态数据为所述存储器管理电路从所述至少一第三实体程序化单元读出的数据上的错误比特的数目。

16.根据权利要求9所述的存储器控制电路单元，其特征在于，所述第二实体程序化单元的所述状态数据为所述存储器管理电路从所述第二实体程序化单元上读取到可校正的数据所需的重读次数，且所述至少一第三实体程序化单元的所述至少一状态数据为所述存储器管理电路从所述至少一第三实体程序化单元上读取到可校正的数据所需的至少重读次数。

17.一种存储器储存装置，其特征在于，包括：

连接接口单元，用以电性连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体程序化单元，每一该些实体程序化单元包括多个比特；以及

存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元利用预设读取电压识别出该些实体程序化单元中的第一实体程序化单元，其中所述第一实体程序化单元被识别为完全抹除状态；

其中所述存储器控制电路单元识别第二实体程序化单元与至少一第三实体程序化单元，其中所述第二实体程序化单元在所述第一实体程序化单元之前被程序化且所述至少一第三实体程序化单元在所述第二实体程序化单元之前被程序化；

其中所述存储器控制电路单元获取所述第二实体程序化单元的状态数据与所述至少一第三实体程序化单元的至少一状态数据；

其中所述存储器控制电路单元计算所述第二实体程序化单元的所述状态数据与所述至少一第三实体程序化单元的所述至少一状态数据之间的差异量；以及

其中若所述差异量大于门槛值时，所述存储器控制电路单元将所述第二实体程序化单元的状态识别为程序化失败状态。

18.根据权利要求17所述的存储器储存装置，其特征在于，当所述第一实体程序化单元中的每一比特都处于第一储存状态时，所述第一实体程序化单元被识别为所述完全抹除状态。

19.根据权利要求17所述的存储器储存装置，其特征在于，若所述差异量不大于所述门槛值且所述第二实体程序化单元的错误比特数目大于错误比特门槛值时，所述存储器控制电路单元通过错误检查校正码修正所述第二实体程序化单元的错误比特。

20.根据权利要求17所述的存储器储存装置，其特征在于，所述至少一第三实体程序化单元为多个第三实体程序化单元，其中所述存储器控制电路单元计算所述多个第三实体程序化单元的状态数据的平均值，并计算所述第二实体程序化单元的所述状态数据与所述平均值之间的差异作为所述差异量。

21.根据权利要求17所述的存储器储存装置，其特征在于，所述第二实体程序化单元的所述状态数据为所述第二实体程序化单元的存储单元的门槛电压分布数据，且所述至少一第三实体程序化单元的所述至少一状态数据为所述至少一第三实体程序化单元的存储单元的至少一门槛电压分布数据。

22.根据权利要求17所述的存储器储存装置，其特征在于，所述第二实体程序化单元的所述状态数据为所述存储器控制电路单元施加于所述第二实体程序化单元的字符线的最佳化读取电压数据，且所述至少一第三实体程序化单元的所述至少一状态数据为所述存储器控制电路单元施加于所述至少一第三实体程序化单元的字符线的至少一最佳化读取电压数据。

23.根据权利要求17所述的存储器储存装置，其特征在于，所述第二实体程序化单元的所述状态数据为所述存储器控制电路单元从所述第二实体程序化单元读出的数据上的错误比特的数目，且所述至少一第三实体程序化单元的所述至少一状态数据为所述存储器控制电路单元从所述至少一第三实体程序化单元读出的数据上的错误比特的数目。

24.根据权利要求17所述的存储器储存装置，其特征在于，所述第二实体程序化单元的所述状态数据为所述存储器控制电路单元从所述第二实体程序化单元上读取到可校正的数据所需的重读次数，且所述至少一第三实体程序化单元的所述至少一状态数据为所述存储器控制电路单元从所述至少一第三实体程序化单元上读取到可校正的数据所需的至少重读次数。