CN105989887A - 抹除操作配置方法、存储器控制电路单元与存储器 - Google Patents

Abstract

本发明提供一种抹除操作配置方法、存储器控制电路单元与存储器。所述方法包括：检测第一实体单元的第一使用状态；判断第一使用状态是否符合第一预设状态；若第一使用状态符合第一预设状态，将对应第一实体单元的第一抹除操作从使用第一模式调整为使用第二模式。由此，可将处于抹除状态的存储单元的临界电压分布范围调整到适当的范围。

Description

抹除操作配置方法、存储器控制电路单元与存储器

技术领域

本发明是有关于一种存储器管理方法，且特别是有关于一种抹除操作配置方法、存储器控制电路单元与存储器。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种便携式多媒体装置中。

然而，随着可复写式非易失性存储器模块的使用时间增加，可复写式非易失性存储器模块中存储单元的损耗程度也会对应增加。在这样的情况下，若持续使用此可复写式非易失性存储器模块可能会导致此可复写式非易失性存储器模块的使用效率降低，特别是可能会对存储单元的抹除操作产生不良的影响。

发明内容

本发明提供一种抹除操作配置方法、存储器控制电路单元与存储器，可降低因存储单元的磨损而对抹除操作造成的影响。

本发明的一范例实施例提供一种抹除操作配置方法，其用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体单元，所述抹除操作配置方法包括：检测所述实体单元中的第一实体单元的第一使用状态；判断所述第一使用状态是否符合第一预设状态；若所述第一使用状态符合所述第一预设状态，将对应所述第一实体单元的第一抹除操作从使用第一模式调整为使用第二模式，其中所述第一模式与所述第二模式不同；以及若所述第一使用状态不符合所述第一预设状态，维持所述第一抹除操作在使用所述第一模式。

在本发明的一范例实施例中，所述判断所述实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的步骤包括：判断所述第一实体单元的所述第一磨损程度值是否符合一预设磨损程度值，其中所述第一磨损程度值与所述第一实体单元的抹除次数、程序化次数、读取次数、错误比特数及错误比特率的至少其中之一有关。

在本发明的一范例实施例中，所述判断所述实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的步骤包括：判断所述第一实体单元是否从使用第一程序化模式被切换为使用第二程序化模式，其中在所述第一程序化模式中，所述第一实体单元中的第一存储单元储存第一数量的第一比特数据，而在所述第二程序化模式中，所述第一实体单元中的所述第一存储单元储存第二数量的第二比特数据，其中所述第一数量大于所述第二数量。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而上述根据所述第一实体单元的所述第一磨损程度值来将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：将所述增量步脉冲抹除模型的增量步脉冲抹除递增值从第一递增值调整为第二递增值，其中所述第二递增值小于所述第一递增值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：将所述增量步脉冲抹除模型的初始抹除脉冲电压值从第一初始抹除电压值调整为第二初始抹除电压值，其中所述第二初始抹除电压值小于所述第一初始抹除电压值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：将所述增量步脉冲抹除模型的抹除脉冲宽度值从第一脉冲宽度值调整为第二脉冲宽度值，其中所述第二脉冲宽度值小于所述第一脉冲宽度值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，所述增量步脉冲抹除模型包括多个抹除-验证循环，每一所述抹除-验证循环包括抹除脉冲与验证脉冲，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：将所述抹除-验证循环的最大循环次数从第一循环次数调整为第二循环次数，其中所述第二循环次数大于所述第一循环次数。

在本发明的一范例实施例中，所述第一实体单元包括基底、多个第一存储单元、多条比特线、多条字符线及源极线，每一所述比特线电性连接至所述源极线，所述源极线用以在所述第一抹除操作中提供源极电压，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：将所述源极线在所述第一抹除操作中提供的所述源极电压从第一源极电压值调整为第二源极电压值，其中所述第二源极电压值与所述第一源极电压值不同。

在本发明的一范例实施例中，所述将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤还包括：将所述第一抹除操作的抹除验证电压值从第一抹除验证电压值调整为第二抹除验证电压值，其中所述第二抹除验证电压值与所述第一抹除验证电压值不同。

本发明的一范例实施例提供一种存储器，其包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块具有多个实体单元。存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以判断所述实体单元中的第一实体单元的第一使用状态是否符合第一预设状态。若所述第一使用状态符合所述第一预设状态，所述存储器控制电路单元还用以发送抹除模式调整指令，其中所述抹除模式调整指令指示将对应所述第一实体单元的第一抹除操作从使用第一模式调整为使用第二模式，其中所述第一模式与所述第二模式不同。以及，若所述第一使用状态不符合所述第一预设状态，所述存储器控制电路单元还用以维持所述第一抹除操作在使用所述第一模式。

在本发明的一范例实施例中，在上述所述存储器控制电路单元判断所述实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的运作中，所述存储器控制电路单元判断所述第一实体单元的第一磨损程度值是否符合一预设磨损程度值，其中所述第一磨损程度值与所述第一实体单元的抹除次数、程序化次数、读取次数、错误比特数及错误比特率的至少其中之一有关。

在本发明的一范例实施例中，所述存储器控制电路单元判断所述实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的操作包括：判断所述第一实体单元是否从使用第一程序化模式被切换为使用第二程序化模式，其中在所述第一程序化模式中，所述第一实体单元中的第一存储单元储存第一数量的第一比特数据，而在所述第二程序化模式中，所述第一实体单元中的所述第一存储单元储存第二数量的第二比特数据，其中所述第一数量大于所述第二数量。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述增量步脉冲抹除模型的一增量步脉冲抹除递增值从第一递增值调整为第二递增值，其中所述第二递增值小于所述第一递增值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述增量步脉冲抹除模型的一初始抹除脉冲电压值从第一初始抹除电压值调整为第二初始抹除电压值，其中所述第二初始抹除电压值小于所述第一初始抹除电压值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述增量步脉冲抹除模型的一抹除脉冲宽度值从第一脉冲宽度值调整为第二脉冲宽度值，其中所述第二脉冲宽度值小于所述第一脉冲宽度值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，所述增量步脉冲抹除模型包括多个抹除-验证循环，每一所述抹除-验证循环包括一抹除脉冲与一验证脉冲，而所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述抹除-验证循环的一最大循环次数从一第一循环次数调整为一第二循环次数，其中所述第二循环次数大于所述第一循环次数。

在本发明的一范例实施例中，所述第一实体单元包括基底、多个第一存储单元、多条比特线、多条字符线及源极线。每一所述比特线电性连接至所述源极线，所述源极线用以在所述第一抹除操作中提供源极电压，而所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述源极线在所述第一抹除操作中提供的所述源极电压从第一源极电压值调整为第二源极电压值，其中所述第二源极电压值与所述第一源极电压值不同。

在本发明的一范例实施例中，所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作还包括：将所述第一抹除操作的抹除电压验证值从第一抹除验证电压值调整为第二抹除验证电压值，其中所述第二抹除验证电压值与所述第一抹除验证电压值不同。

本发明的一范例实施例提供用于控制可复写式非易失性存储器模块的一种存储器控制电路单元。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至所述可复写式非易失性存储器模块。存储器管理电路电性连接至所述主机接口与所述存储器接口，其中所述存储器管理电路用以判断所述实体单元中的第一实体单元的第一使用状态是否符合第一预设状态。若所述第一使用状态符合所述第一预设状态，所述存储器管理电路还用以发送抹除模式调整指令，其中所述抹除模式调整指令指示将对应所述第一实体单元的第一抹除操作从使用第一模式调整为使用第二模式，其中所述第一模式与所述第二模式不同。若所述第一使用状态不符合所述第一预设状态，所述存储器管理电路还用以维持所述第一抹除操作在使用所述第一模式。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述增量步脉冲抹除模型的增量步脉冲抹除递增值从第一递增值调整为第二递增值，其中所述第二递增值小于所述第一递增值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述增量步脉冲抹除模型的初始抹除脉冲电压值从第一初始抹除电压值调整为第二初始抹除电压值，其中所述第二初始抹除电压值小于所述第一初始抹除电压值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述增量步脉冲抹除模型的一抹除脉冲宽度值从第一脉冲宽度值调整为第二脉冲宽度值，其中所述第二脉冲宽度值小于所述第一脉冲宽度值。

在本发明的一范例实施例中，所述第一抹除操作是基于增量步脉冲抹除模型而执行，而所述增量步脉冲抹除模型包括多个抹除-验证循环，每一所述抹除-验证循环包括抹除脉冲与验证脉冲，而所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述抹除-验证循环的最大循环次数从第一循环次数调整为第二循环次数，其中所述第二循环次数大于所述第一循环次数。

在本发明的一范例实施例中，所述第一实体单元包括基底、多个第一存储单元、多条比特线、多条字符线及源极线。每一所述比特线电性连接至所述源极线。所述源极线用以在所述第一抹除操作中提供一源极电压。所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：将所述源极线在所述第一抹除操作中提供的所述源极电压从第一源极电压值调整为第二源极电压值，其中所述第二源极电压值与所述第一源极电压值不同。

在本发明的一范例实施例中，所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作还包括：将所述第一抹除操作的一抹除验证电压值从第一抹除验证电压值调整为第二抹除验证电压值，其中所述第二抹除验证电压值与所述第一抹除验证电压值不同。

基于上述，本发明可根据可复写式非易失性存储器模块中实体单元的磨损程度来调整对应的抹除操作的操作模式。由此，本发明可尽量地将处于抹除状态的存储单元的临界电压分布范围调整到适当的范围，减少此后从这些存储单元读取数据时读取到错误数据的机率增加及/或程序化这些存储单元的时间较长等情形发生。

为让本发明的上述特征和优点能更明显易懂，下文特举范例实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统与存储器的示意图；

图2是根据本发明的一范例实施例所示出的电脑、输入/输出装置与存储器的示意图；

图3是根据本发明的一范例实施例所示出的主机系统与存储器的示意图；

图4是示出图1所示的存储器的概要方块图；

图5是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；

图6是根据本发明的一范例实施例所示出的一个NAND串的俯视图；

图7是根据本发明的一范例实施例所示出的一个NAND串的等效电路图；

图8是根据本发明的一范例实施例所示出的NAND串的侧视图；

图9是根据本发明的一范例实施例所示出的一个实体抹除单元的示意图；

图10是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图11是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图12是根据本发明的一范例实施例所示出的增量步脉冲抹除模型的示意图；

图13是根据本发明的一范例实施例所示出的处于抹除状态的存储单元的临界电压分布的示意图；

图14是根据本发明的一范例实施例所示出的抹除操作配置方法的流程图。

附图标记说明：

10：存储器；

11：主机系统；

12：电脑；

122：微处理器；

124：随机存取存储器；

126：系统总线；

128：数据传输接口；

13：输入/输出装置；

21：鼠标；

22：键盘；

23：显示器；

24：打印机；

25：随身碟；

26：存储卡；

27：固态硬盘；

31：数码相机；

32：SD卡；

33：MMC卡；

34：记忆棒；

35：CF卡；

36：嵌入式存储器；

402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非易失性存储器模块；

502：存储单元阵列；

504：字符线控制电路；

506：比特线控制电路；

508：列解码器；

510：数据输入/输出缓冲器；

512：控制电路；

300、302、304、306、320、322、601、606：晶体管；

320CG、300CG、302CG、304CG、306CG、322CG：控制栅极；

300FG、302FG、304FG、306FG：浮动栅极；

326、328：接触点；

340：基底；

330、332、334、336、338：多晶硅层；

360、ST0～STN：NAND串；

SGD、SGS：选择线；

WL0～WL3：字符线；

BL(0)～BL(N)：比特线；

602～605：存储单元；

610：源极线；

1002：存储器管理电路；

1004：主机接口；

1006：存储器接口；

1008：缓冲存储器；

1010：电源管理电路；

1012：错误检查与校正电路；

810(0)～810(D)：逻辑单元；

408(0)～408(R)：实体抹除单元；

ΔV：增量步脉冲抹除递增值；

V_E1、V_E2、V_E3：抹除脉冲；

V_EVerify1、V_EVerify2、V_EVerify3：验证脉冲；

loop1、loop2、loop3：抹除-验证循环；

W：抹除脉冲宽度；

D1、D2、D3：分布；

S1401、S1403、S1405、S1407：步骤。

具体实施方式

一般而言，存储器(也称，存储器储存系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器是与主机系统一起使用，以使主机系统可将数据写入至存储器或从存储器中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统与存储器的示意图。图2是根据本发明的一范例实施例所示出的电脑、输入/输出装置与存储器的示意图。

请参照图1，主机系统11一般包括电脑12与输入/输出(input/output，简称：I/O)装置13。电脑12包括微处理器122、随机存取存储器(random accessmemory，简称：RAM)124、系统总线126与数据传输接口128。输入/输出装置13包括如图2的鼠标21、键盘22、显示器23与打印机24。必须了解的是，图2所示的装置非限制输入/输出装置13，输入/输出装置13可还包括其他装置。

在一范例实施例中，存储器10是通过数据传输接口128与主机系统11的其他元件电性连接。通过微处理器122、随机存取存储器124与输入/输出装置13的运作可将数据写入至存储器10或从存储器10中读取数据。例如，存储器10可以是如图2所示的随身碟25、存储卡26或固态硬盘(Solid StateDrive，简称：SSD)27等的可复写式非易失性存储器。

图3是根据本发明的一范例实施例所示出的主机系统与存储器的示意图。

一般而言，主机系统11为可实质地与存储器10配合以储存数据的任意系统。虽然在本范例实施例中，主机系统11是以电脑系统来作说明，然而，另一范例实施例中，主机系统11可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)31时，可复写式非易失性存储器则为其所使用的SD卡32、MMC卡33、记忆棒(memory stick)34、CF卡35或嵌入式存储器36(如图3所示)。嵌入式存储器36包括嵌入式多媒体卡(Embedded MMC，简称：eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图4是示出图1所示的存储器的概要方块图。

请参照图4，存储器10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment，简称：SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(ParallelAdvanced Technology Attachment，简称：PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，简称：IEEE)1394标准、高速外设组件互连(Peripheral Component Interconnect Express，简称：PCI Express)标准、通用串行总线(Universal Serial Bus，简称：USB)标准、安全数字(SecureDigital，简称：SD)接口标准、超高速一代(Ultra High Speed-I，简称：UHS-I)接口标准、超高速二代(Ultra High Speed-II，简称：UHS-II)接口标准、记忆棒(Memory Stick，简称：MS)接口标准、多媒体卡(Multi Media Card，简称：MMC)接口标准、崁入式多媒体卡(Embedded Multimedia Card，简称：eMMC)接口标准、通用快闪存储器(Universal Flash Storage，简称：UFS)接口标准、小型快闪(Compact Flash，简称：CF)接口标准、电子集成驱动器(IntegratedDevice Electronics，简称：IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件形式或固件形式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以储存主机系统11所写入的数据。可复写式非易失性存储器模块406可以是存储单元单层单元(Single Level Cell，简称：SLC)NAND型快闪存储器模块(即，一个存储单元中可储存1个比特数据的快闪存储器模块)、存储单元多层单元(Multi Level Cell，简称：MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个比特数据的快闪存储器模块)、存储单元三层单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图5是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。

请参照图5，可复写式非易失性存储器模块406包括存储单元阵列502、字符线控制电路504、比特线控制电路506、列解码器(column decoder)508、数据输入/输出缓冲器510与控制电路512。

存储单元阵列502包括用以储存数据的多个存储单元。这些存储单元是以阵列的方式配置在多条字符线与多条比特线的交叉点上。当从存储器控制电路单元404接收到写入指令或读取指令时，控制电路512会控制字符线控制电路504、比特线控制电路506、列解码器508、数据输入/输出缓冲器510来写入数据至存储单元阵列502或从存储单元阵列502中读取数据。此外，字符线控制电路504用以控制施予至字符线的电压，比特线控制电路506用以控制施予至比特线的电压，列解码器508依据指令中的解码列地址以选择对应的比特线，并且数据输入/输出缓冲器510用以暂存数据。

存储单元阵列502中的每一个存储单元是以临界电压的改变来储存一或多个比特。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序化也称为”把数据写入至存储单元”或”程序化存储单元”。随着临界电压的改变，存储单元阵列502的每一个存储单元具有多个储存状态。并且通过读取电压可以判断存储单元是属于哪一个储存状态，由此取得存储单元所储存的一或多个比特。

存储单元阵列502具有多个实体抹除单元。这些实体抹除单元可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。以NAND型快闪存储器为例，一个实体抹除单元会包括多个NAND串(NAND string)。每一个NAND串会包括多个彼此串联的晶体管。

图6是根据本发明的一范例实施例所示出的一个NAND串的俯视图。图7是根据本发明的一范例实施例所示出的一个NAND串的等效电路图。

请参照图6与图7，NAND串360包括了晶体管320、300、302、304、306与322。从接触点326至接触点328之间的线路也可称为一条比特线。晶体管320上的控制栅极320CG是电性连接至选择线SGD；晶体管300上的控制栅极300CG是电性连接至字符线WL3；晶体管302上的控制栅极302CG是电性连接至字符线WL2；晶体管304上的控制栅极304CG是电性连接至字符线WL1；晶体管306上的控制栅极306CG是电性连接至字符线WL0；晶体管322上的控制栅极322CG是电性连接至选择线SGS。每一个晶体管300、302、304与306还包括一个电荷补捉层。电荷补捉层是用以储存电子或是电洞。在此范例实施例中，电荷捕捉层被称为浮动栅极(floating gate)，其材料包括经参杂的多晶硅。然而，在另一范例实施例中，电荷捕捉层可包括一个氧化硅-氮化硅-氧化硅复合层，或是其他可用以储存电子或电洞的材料，本发明并不在此限。在图6的范例实施例中，晶体管300具有浮动栅极300FG；晶体管302具有浮动栅极302FG；晶体管304具有浮动栅极304FG；晶体管306具有浮动栅极306FG。在此，晶体管300、302、304与306也可被称为存储单元。

图8是根据本发明的一范例实施例所示出的NAND串的侧视图。请参照图6～图8，NAND串360是设置在基底340上。控制栅极300CG、302CG、304CG与306CG是分别设置在浮动栅极300FG、302FG、304FG与306FG上。控制栅极300CG、302CG、304CG、306CG与浮动栅极300FG、302FG、304FG、306FG之间设置了介电层。浮动栅极300FG、302FG、304FG、306FG与基底340之间则设置了氧化层。图8中邻近的晶体管会分享经参杂的多晶硅层330、332、334、336与338，并且一个多晶硅层会形成一个晶体管的源极或漏极。当要把数据写入(也称为程序化)至晶体管300、302、304和306时，适当的电压会被施加在控制栅极320CG与322CG上，使得晶体管320与322会被导通；并且接触点326与接触点328之间会有一电流。一个写入电压会被施加在欲被程序化的晶体管上的控制栅极，在此以控制栅极302CG为例，使得上述电流中的电子或是电洞会移动至浮动栅极302FG。当电子或是电洞被注入浮动栅极302FG以后，晶体管302的临界电压会改变，由此可以等效地储存一或多个比特。值得注意的是，在其他的范例实施例中，NAND串360也可以包括更多的存储单元，本发明并不限制一个NAND串中存储单元的数目。此外，图6～图8只是一个范例，本发明并不限制可复写式非易失性存储器模块406中存储单元的结构或是电路的电性连接关系。例如，在一范例实施例中，多个存储单元是彼此推迭，由此形成三维的快闪存储器。

图9是根据本发明的一范例实施例所示出的一个实体抹除单元的示意图。

请参照图9，假设存储单元阵列502包括实体抹除单元408(0)。实体抹除单元408(0)包括多个NAND串ST0～STN。NAND串ST0包括了晶体管601、606与存储单元602～605。NAND串ST0～STN与图7的NAND串360类似，在此不再赘述。实体抹除单元408(0)也包括了多条字符线WL0～WL3与多条比特线BL(0)～BL(N)。一般来说，每一个存储单元都会位于一条字符线与一条比特线上。同一条字符线上的多个存储单元会形成一或多个实体程序化单元。若每一个存储单元可储存x个比特，则同一条字符线上的多个存储单元至少会形成x个实体程序化单元，其中x为正整数。若正整数x大于1，则同一条字符线上的x个实体程序化单元还可被分类为下实体程序化单元与上实体程序化单元。然而，本发明并不限制正整数x的数值。一般来说，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度。在此范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以储存用户的数据，而冗余比特区用以储存系统的数据(例如，错误纠错码)。在本范例实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte，简称：B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制数据比特区与实体扇的大小以及个数。

另一方面，NAND串ST0～STN都电性连接至源极线610。当实体抹除单元408(0)要被抹除时，一个抹除电压会被施加于实体抹除单元408(0)中的基底，使得实体抹除单元408(0)中所有的浮动栅极中的电子或是电洞都会离开所属的浮动栅极。在此范例实施例中，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块。此外，在一范例实施例中，在抹除实体抹除单元408(0)时，一个源极电压会经由源极线610被施予至NAND串ST0～STN，而等效于提供一个负电压至实体抹除单元408(0)中各个晶体管的控制栅极。

图10是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图10，存储器控制电路单元404包括存储器管理电路1002、主机接口1004及存储器接口1006。

存储器管理电路1002用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路1002具有多个控制指令，并且在存储器10运作时，这些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路1002的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路1002的控制指令是以固件形式来实作。例如，存储器管理电路1002具有微处理器单元(未示出)与只读存储器(未示出)，并且这些控制指令是被烧录至此只读存储器中。当存储器10运作时，这些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路1002的控制指令也可以程序代码形式储存于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路1002具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被使能时，微处理器单元会先执行此开机码来将储存于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路1002的随机存取存储器中。之后，微处理器单元会运转这些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路1002的控制指令也可以一硬件形式来实作。例如，存储器管理电路1002包括微控制器、存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元。存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元是电性连接至微控制器。其中，存储器管理单元用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入单元用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取单元用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除单元用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理单元用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。

主机接口1004是电性连接至存储器管理电路1002并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口1004来传送至存储器管理电路1002。在本范例实施例中，主机接口1004是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口1004也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口1006是电性连接至存储器管理电路1002并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口1006转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路1002要存取可复写式非易失性存储器模块406，存储器接口1006会传送对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器1008、电源管理电路1010及错误检查与校正电路1012。

缓冲存储器1008是电性连接至存储器管理电路1002并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。

电源管理电路1010是电性连接至存储器管理电路1002并且用以控制存储器10的电源。

错误检查与校正电路1012是电性连接至存储器管理电路1002并且用以执行错误检查与校正程序化以确保数据的正确性。具体来说，当存储器管理电路1002从主机系统11中接收到写入指令时，错误检查与校正电路1008会为对应此写入指令的数据产生对应的错误纠错码(error correcting code，简称：ECC)及/或错误检查码(error detecting code，简称：EDC)，并且存储器管理电路1002会将对应此写入指令的数据与对应的错误纠错码及/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路1002从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误纠错码及/或错误检查码，并且错误检查与校正电路1008会依据此错误纠错码及/或错误检查码对所读取的数据执行错误检查与校正程序化。

图11是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。必须了解的是，在此描述可复写式非易失性存储器模块406的实体抹除单元的运作时，以“选择”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。

请参照图11，在本范例实施例中，是假设可复写式非易失性存储器模块406包括实体抹除单元408(0)～408(R)。存储器管理电路1002可将实体抹除单元408(0)～408(R)逻辑地划分为多个区域，例如为储存区802与系统区806。

储存区802的实体抹除单元是用以储存来自主机系统11的数据。储存区802中会储存有效数据与无效数据。例如，当主机系统要删除一份有效数据时，被删除的数据可能还是储存在储存区802中，但会被标记为无效数据。没有储存有效数据的实体抹除单元也被称为闲置(spare)实体抹除单元。例如，被抹除以后的实体抹除单元便会成为闲置实体抹除单元。若储存区802或系统区806中有实体抹除单元损坏时，储存区802中的实体抹除单元也可以用来替换损坏的实体抹除单元。倘若储存区802中没有可用的实体抹除单元来替换损坏的实体抹除单元时，则存储器管理电路1002会将整个存储器10宣告为写入保护(write protect)状态，而无法再写入数据。此外，有储存有效数据的实体抹除单元也被称为非闲置(non-spare)实体抹除单元。

系统区806的实体抹除单元是用以记录系统数据，其中此系统数据包括关于存储器芯片的制造商与型号、存储器芯片的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。

储存区802与系统区806的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器10的运作中，实体抹除单元关联至储存区802与系统区806的分组关系会动态地变动。例如，当系统区806中的实体抹除单元损坏而被储存区802的实体抹除单元取代时，则原本在储存区802的实体抹除单元会被关联至系统区806。

存储器管理电路1002会配置逻辑单元810(0)～810(D)以映射至储存区802中的实体抹除单元408(0)～408(A)。例如，在本范例实施例中，主机系统11是通过逻辑地址来存取储存区802中的数据，因此，每一个逻辑单元810(0)～810(D)是指一个逻辑地址。此外，在一范例实施例中，每一个逻辑单元810(0)～810(D)也可以是指一个逻辑扇、一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续的逻辑地址组成。每一个逻辑单元810(0)～810(D)是映射至一或多个实体单元。在本范例实施例中，一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元也可以是一个实体地址、一个实体扇、一个实体程序化单元或者是由多个连续的实体地址组成，本发明不加以限制。存储器管理电路1002会将逻辑单元与实体单元之间的映射关系记录于一或多个逻辑-实体映射表。当主机系统11欲从存储器10读取数据或写入数据至存储器10时，存储器管理电路1002可根据此一或多个逻辑-实体映射表来执行对于存储器10的数据存取。

在本范例实施例中，在对于可复写式非易失性存储器模块406中的存储单元执行的抹除操作中，一个增量步脉冲抹除(Incremental Step Pulse Erase，简称：ISPE)模型会被使用。一个增量步脉冲抹除模型包括多个抹除-验证循环。一个抹除-验证循环包括一个抹除脉冲与一个验证脉冲。在一个抹除-验证循环中，一个抹除脉冲会被施加于一个实体抹除单元以抹除此实体抹除单元中的存储单元，并且一个验证脉冲会接续地被施予至此实体抹除单元以验证对于这些存储单元的抹除是否已完成。若这些存储单元的抹除已完成，则结束此次的抹除操作。若这些存储单元的抹除尚未完成，则另一个抹除-验证循环会被执行。

在一次的抹除操作中，可以被执行的抹除-验证循环的次数不会超过一最大循环次数。例如，在一范例实施例中，若某一次的抹除操作中已执行的抹除-验证循环的次数已达到最大循环次数，则此次的抹除操作会被判定为失败并且对应的实体抹除单元可能会被停止使用。或者，在另一范例实施例中，若某一次的抹除操作中已执行的抹除-验证循环的次数已达到最大循环次数，则使用不同的参数的另一次抹除操作可能会被执行。然而，在另一范例实施例中，每一次的抹除操作也可以包含不同的操作细节及/或变化，本发明不加以限制。

图12是根据本发明的一范例实施例所示出的增量步脉冲抹除模型的示意图。图12中的横轴为时间，例如，微秒(μs)，而纵轴则为电压。

请参照图12，在对于某一个实体抹除单元的一个抹除操作中，一个抹除脉冲V_E1(也称为初始抹除脉冲)会被施加于此实体抹除单元中的基底。然后，一个验证脉冲V_EVerify1会被施加在此实体抹除单元中的存储单元。根据存储单元反应于此验证脉冲V_EVerify1所产生的信息，此实体抹除单元中的存储单元是否已被抹除可被决定。若此实体抹除单元中的存储单元被判定为抹除尚未完成，则另一个抹除脉冲V_E2会被施加于此实体抹除单元中的基底，并且另一个验证脉冲V_EVerify2会接续地被施加在此实体抹除单元中的存储单元。此后，根据存储单元反应于此验证脉冲V_EVerify2所产生的信息，若此实体抹除单元中的存储单元仍被判定为抹除尚未完成，则又一个抹除脉冲V_E3会被施加于此实体抹除单元中的基底，并且又一个验证脉冲V_EVerify3会接续地被施加在此实体抹除单元中的存储单元；以此类推，直到抹除完成或判定抹除失败为止。

在本范例实施例中，抹除脉冲V_E1与验证脉冲V_EVerify1是属于抹除-验证循环loop1，抹除脉冲V_E2与验证脉冲V_EVerify2是属于抹除-验证循环loop2，并且抹除脉冲V_E3与验证脉冲V_EVerify3是属于抹除-验证循环loop3，如图12所示。然而，在另一范例实施例中，更多的抹除-验证循环可以被包含在一个抹除操作中。

在本范例实施例中，一个抹除-验证循环中抹除脉冲的电压值会小于下一个抹除-验证循环中抹除脉冲的抹除脉冲电压值。例如，抹除脉冲V_E1的电压值会小于抹除脉冲V_E2的电压值，并且抹除脉冲V_E2的电压值会小于抹除脉冲V_E3的电压值。一般来说，可通过将某一个抹除-验证循环中的抹除脉冲的电压值加上一个增量步脉冲抹除递增值来获得下一个抹除-验证循环中的抹除脉冲的抹除脉冲电压值。例如，将抹除脉冲V_E1的电压值加上一个增量步脉冲抹除递增值ΔV而获得抹除脉冲V_E2的电压值；将抹除脉冲V_E2的电压值加上一个增量步脉冲抹除递增值ΔV而获得抹除脉冲V_E2的电压值。

在本范例实施例中，根据存储单元反应于某一个验证脉冲所产生的信息，若对于此实体抹除单元的抹除操作被判定已完成，则表示此实体抹除单元中的存储单元已处于抹除状态。

图13是根据本发明的一范例实施例所示出的处于抹除状态的存储单元的临界电压分布的示意图。

请参照图13，在将某一个实体抹除单元中的存储单元抹除之后，这些处于抹除状态的存储单元的临界电压分布例如是分布D1。然而，随着可复写式非易失性存储器模块406被使用的时间增加，可复写式非易失性存储器模块406中存储单元的损耗程度会增加。一个存储单元的损耗程度是与此存储单元的抹除次数、程序化次数、读取次数、错误比特数及错误比特率的至少其中之一有关。例如，若一个存储单元的抹除次数、程序化次数或读取次数增加，则此存储单元的损耗程度会增加。若某一个存储单元的错误比特数或错误比特率增加，则可能是因为此存储单元的损耗程度增加而造成的。此外，环境的温度及/或湿度等外在因素也可能会影响到一个存储单元的损耗程度。例如，若目前环境的温度太高，则可复写式非易失性存储器模块406中存储单元的错误比特数或错误比特率可能也会增加，此情形同样可视为是存储单元的损耗程度增加。

若存储单元的损耗程度增加，则这些存储单元被程序化或抹除后的临界电压分布可能会被影响。一般来说，若处于抹除状态的存储单元的临界电压分布的范围越广，表示这些存储单元的损耗程度越高。例如，在图13的另一范例实施例中，若这些存储单元的损耗程度增加，则这些存储单元被抹除之后的临界电压分布可能会从分布D1改变为分布D2或D3。然而，图13所示出的处于抹除状态的存储单元的临界电压分布仅为一个范例，实际上存储单元的临界电压分布可能有所不同。此外，处于抹除状态的存储单元的临界电压基本上会小于图12中所施予的验证电压V_EVerify1。

在本范例实施例中，是以一个实体单元作为评估存储单元的损耗程度的单位。以下描述之一个实体单元的损耗程度，等同于以此损耗程度来描述一个实体单元中一或多个存储单元的损耗程度。例如，此损耗程度可以是指某一个特定存储单元的损耗程度或者多个存储单元的平均损耗程度或最大损耗程度。例如，平均损耗程度可以是指多个存储单元的损耗程度的平均值、加权平均值或中位数值。例如，最大损耗程度可以是指多个存储单元的损耗程度中的最大者。

在本范例实施例中，是以某一个实体单元的磨损程度值来作为评估此实体单元的磨损程度的依据。例如，某一个实体单元的磨损程度值可以是依据此实体单元的抹除次数、程序化次数、读取次数、错误比特数、错误比特率、环境的温度、环境的湿度等因素的至少其中之一来决定。例如，某一个实体单元的磨损程度值可以是由存储器管理电路1002即时的更新并且记录于一查找表。

在本范例实施例中，可复写式非易失性存储器模块406中每一个实体单元的损耗程度值都是以相同属性的数值来表示，例如，每一个实体单元的损耗程度值都是根据抹除次数、程序化次数或读取次数来决定。然而，在另一范例实施例中，可复写式非易失性存储器模块406中不同的实体单元的损耗程度值也可以是以不同属性的数值来表示。例如，某些实体单元较常被读取，则可以用读取次数来表示这些实体单元的损耗程度值，而若某些实体单元的错误比特率较高，则这些实体单元的损耗程度值可以是根据错误比特率来决定。

在本范例实施例中，是以一个实体抹除单元作为实体单元的范例。然而，在另一范例实施例中，一个实体单元也可以是指一个存储单元、一个实体扇、一个实体程序化单元或者是由任意数量/分布的存储单元组成。

一般来说，若处于抹除状态的存储单元的临界电压分布范围越广，则这些存储单元被程序化(即，被储存数据)之后的临界电压分布往往也会越广，导致此后从这些存储单元读取数据时读取到错误数据的机率增加。此外，若处于抹除状态的存储单元的临界电压分布范围越广，则程序化这些存储单元所需的时间可能也会较长。本发明可根据一个实体单元的磨损程度值来决定是否要调整往后用于此实体单元的抹除操作的操作模式。由此，对于具有不同磨损程度的实体单元，本发明可尽量地窄化这些实体单元中处于抹除状态的存储单元的临界电压分布范围，减少发生上述问题的情形。

存储器管理电路1002可检测可复写式非易失性存储器模块406中某一个实体单元(也称为第一实体单元)的使用状态(也称为第一使用状态)。存储器管理电路1002会判断第一使用状态是否符合一预设状态(也称为第一预设状态)。若第一使用状态符合此第一预设状态，存储器管理电路1002会根据此第一磨损程度值来发送抹除模式调整指令至可复写式非易失性存储器模块406。抹除模式调整指令可包括一或多个程序代码或指令码。抹除模式调整指令用以指示可复写式非易失性存储器模块406将对应于第一实体单元的抹除操作(也称为第一抹除操作)从使用某一模式(也称为第一模式)调整为使用另一模式(也称为第二模式)，其中第一模式与第二模式不同。例如，存储器管理电路1002可以调整抹除参数来达到调整抹除操作的目的。例如，此抹除参数是指任何与往后用于此第一实体单元的抹除操作有关的各种参数。此外，若第一使用状态不符合此第一预设状态，则存储器管理电路1002不会改变第一抹除操作的操作模式。例如，存储器管理电路1002会将第一抹除操作维持在使用第一模式。也就是说，若第一使用状态不符合此第一预设状态，则存储器管理电路1002不会发送上述抹除模式调整指令。相对于第一模式，在第二模式下执行的抹除操作可更加地窄化处于抹除状态的存储单元的临界电压分布范围。

在本范例实施例中，此第一使用状态是指第一实体单元的磨损程度值(也称为第一磨损程度值)。存储器管理电路1002可以判断第一磨损程度值是否符合一预设磨损程度值。若第一磨损程度值符合此预设磨损程度值，则存储器管理电路1002会判定第一使用状态符合此第一预设状态。例如，若第一磨损程度值是以第一实体单元的抹除次数来表示，则此预设磨损程度值可以是3000。若第一实体单元的抹除次数达到此预设磨损程度值即表示第一实体单元的抹除次数达到3000次，则存储器管理电路1002会反应于这样的情形而调整往后对于第一实体单元的抹除操作的操作模式。此外，若第一磨损程度值不符合此预设磨损程度值，则存储器管理电路1002会判定第一使用状态不符合此第一预设状态。

在另一范例实施例中，此第一使用状态也可以是指第一实体单元的程序化模式。例如，一个实体单元的程序化模式可包括第一程序化模式与第二程序化模式。第一程序化模式也称为多层存储单元模式。若是以第一程序化模式来使用可复写式非易失性存储器模块106，则每一个存储单元储存有一第一数量的比特数据，其中此第一数量不小于2。例如，此第一数量为2或3。第二程序化模式包括单层存储单元模式(SLC mode)、下实体程序化单元程序化模式(lower physical programming unit programming mode)、混合程序化模式(mixture programming mode)及少层存储单元模式的至少其中之一。若是以单层存储单元模式来使用可复写式非易失性存储器模块106，则每一个存储单元只储存一个比特数据。若是以下实体程序化模式来使用可复写式非易失性存储器模块106，则可复写式非易失性存储器模块106中只有属于下实体程序化单元的实体程序化单元会被程序化，而下实体程序化单元所对应的上实体程序化单元可以不被程序化。若是以混合程序化模式来使用可复写式非易失性存储器模块106，则有效数据(或真实数据)会被程序化至属于下实体程序化单元的实体程序化单元中，而不会被程序化至属于上实体程序化单元的实体程序化单元中。此外，若是以混合程序化模式来使用可复写式非易失性存储器模块106，则对应于有效数据(或真实数据)的无效数据(或虚拟数据)会被程序化至属于上实体程序化单元的实体程序化单元中。若是以少层存储单元模式来使用可复写式非易失性存储器模块106，则每一个存储单元储存有一第二数量的比特数据，其中此第二数量小于第一数量。例如，此第二数量为1或2。特别是，对于使用第二程序化模式中的不同模式的多个实体程序化单元来说，被程序化的存储单元的临界电压分布可能会不相同。

一般来说，若某一个实体单元的磨损程度增加，则此实体单元的程序化模式可能会从使用第一程序化模式被切换为使用第二程序化模式，从而提升此实体单元的可靠度。提升此实体单元的可靠度也可视为是降低此实体单元的存储单元储存错误数据的机率。换言之，若某一个实体单元原先是操作在第一程序化模式此后被切换为操作在第二程序化模式，使得其中的存储单元所储存的比特数据的数量减少，则有很大的机率是因为此实体单元的磨损程度过高。

在一范例实施例中，存储器管理电路1002可以检测第一实体单元的程序化模式并且判断第一实体单元是否从使用第一程序化模式被切换为使用第二程序化模式。若第一实体单元从使用第一程序化模式被切换为使用第二程序化模式，则表示此实体单元的磨损程度可能过高，故存储器管理电路1002会判定第一使用状态符合此第一预设状态并且反应于这样的情形而执行上述调整第一实体单元的抹除操作的操作模式的操作。反之，若第一实体单元仍维持在使用第一程序化模式，则存储器管理电路1002会判定第一使用状态不符合此第一预设状态。

值得一提的是，在另一范例实施例中，第一实体单元的磨损程度值与程序化模式也可以同时被作为是否改变第一实体单元的抹除操作的操作模式的参考依据。例如，只有在第一实体单元的磨损程度值符合预设磨损程度值且第一实体单元从使用第一程序化模式切换为使用第二程序化模式时，才会将第一实体单元的抹除操作从使用第一模式切换为使用第二模式。

以下举出调整抹除操作的操作模式的数个范例实施例。其中，调整抹除操作的操作模式的调整可以是预设的调整规则或者是根据所检测的实体单元的磨损程度(或磨损程度值)来决定调整幅度，本发明不加以限制。

在一范例实施例中，存储器管理电路1002会将往后用于第一实体单元的增量步脉冲抹除模型的增量步脉冲抹除递增值减小。例如，将图12中的增量步脉冲抹除递增值ΔV从当前使用的第一递增值调整为第二递增值，其中第二递增值小于第一递增值。第一递增值与第二递增值的差距可以是预设的或者是根据第一实体单元的第一磨损程度值而动态决定的。例如，第一递增值与第二递增值的差距可以是与第一实体单元的磨损程度呈正相关。亦即，若第一实体单元的磨损程度越高，则第一递增值与第二递增值的差距越大。

在一范例实施例中，存储器管理电路1002会将往后用于第一实体单元的增量步脉冲抹除模型的初始抹除脉冲的电压值(也称为初始抹除电压值)减小。例如，将图12中的抹除脉冲V_E1的电压值从当前使用的第一初始抹除电压值调整为第二初始抹除电压值，其中第二初始抹除电压值小于第一初始抹除电压值。第一初始抹除电压值与第二初始抹除电压值的差距可以是预设的或者是根据第一实体单元的第一磨损程度值而动态决定的。例如，第一初始抹除电压值与第二初始抹除电压值的差距可以是与第一实体单元的磨损程度呈正相关。亦即，若第一实体单元的磨损程度越高，则第一初始抹除电压值与第二初始抹除电压值的差距越大。

在一范例实施例中，存储器管理电路1002会将往后用于第一实体单元的增量步脉冲抹除模型的抹除脉冲的宽度(也称为抹除脉冲宽度值)减小。例如，将图12中的抹除脉冲宽度W从当前使用的第一脉冲宽度值调整为第二脉冲宽度值，其中第二脉冲宽度值小于第一脉冲宽度值。第一脉冲宽度值与第二脉冲宽度值的差距可以是预设的或者是根据第一实体单元的第一磨损程度值而动态决定的。例如，第一脉冲宽度值与第二脉冲宽度值的差距可以是与第一实体单元的磨损程度呈正相关。亦即，若第一实体单元的磨损程度越高，则第一脉冲宽度值与第二脉冲宽度值的差距越大。

在一范例实施例中，存储器管理电路1002会增加往后用于第一实体单元的增量步脉冲抹除模型中抹除-验证循环的上限。例如，将图12中包含抹除-验证循环loop1～loop3的抹除-验证循环的最大循环次数从当前使用的第一循环次数调整为第二循环次数，其中第二循环次数大于第一循环次数。第一循环次数与第二循环次数的差距可以是预设的或者是根据第一实体单元的第一磨损程度值而动态决定的。例如，第一循环次数与第二循环次数的差距可以是与第一实体单元的磨损程度呈正相关。亦即，若第一实体单元的磨损程度越高，则第一循环次数与第二循环次数的差距越大。

在一范例实施例中，存储器管理电路1002会将电性连接至第一实体单元的源极线在往后对于第一实体单元的抹除操作中提供的源极电压的电压值(也称为源极电压值)提高。例如，在图9的范例实施例中，经由源极线610提供至实体抹除单元408(0)的源极电压的源极电压值可被从当前使用的第一源极电压值调整为第二源极电压值，其中第二源极电压值大于第一源极电压值。第一源极电压值与第二源极电压值的差距可以是预设的或者是根据第一实体单元的第一磨损程度值而动态决定的。例如，第一源极电压值与第二源极电压值的差距可以是与第一实体单元的磨损程度呈正相关。亦即，若第一实体单元的磨损程度越高，则第一源极电压值与第二源极电压值的差距越大。但应注意的是，在另一范例实施例中，根据不同的用途/情况，存储器管理电路1002也可将电性连接至第一实体单元的源极线在往后对于第一实体单元的抹除操作中提供的源极电压值降低(亦即，第二源极电压值小于第一源极电压值)。

在一范例实施例中，存储器管理电路1002会降低往后用于第一实体单元的增量步脉冲抹除模型的验证脉冲的电压值(也称为抹除验证电压值)。例如，将图12与图13中验证脉冲V_EVerify1的抹除验证电压值从当前使用的第一抹除验证电压值调整为第二抹除验证电压值，其中第二抹除验证电压值小于第一抹除验证电压值。第一抹除验证电压值与第二抹除验证电压值的差距可以是预设的或者是根据第一实体单元的第一磨损程度值而动态决定的。例如，第一抹除验证电压值与第二抹除验证电压值的差距可以是与第一实体单元的磨损程度呈正相关。亦即，若第一实体单元的磨损程度越高，则第一抹除验证电压值与第二抹除验证电压值的差距越大。在本范例实施例中，源极电压值是与抹除验证电压值呈负相关。例如，反应于使用的源极电压值提高，则使用的抹除验证电压值会相应地降低；反应于使用的源极电压值降低，则使用的抹除验证电压值则会相应地提高；反应于使用的抹除验证电压值提高，则使用的源极电压值会相应地降低；反应于使用的抹除验证电压值降低，则使用的源极电压值则会相应地提高。亦即，根据不同的用途/情况，第二抹除验证电压值可能会大于第一抹除验证电压值。此外，在另一范例实施例中，源极电压值的设定也可以是与抹除验证电压值的设定无关。

值得一提的是，上述各范例实施例所指示调整的抹除参数可以被单独使用或至少部分被合并使用，本发明不加以限制。此外，需明了的是，本发明并不以上述范例实施例为限。在其他的范例实施例中，任何在抹除操作中可用以窄化存储单元的临界电压分布范围的设定参数都可以是被调整的对象。此外，在某些特殊的应用中，部分的抹除参数的调整方式也可能与上述范例实施例中的介绍不同或者相反。例如，在一范例实施例中，反应于某一实体单元的特殊使用状态，对于此实体单元的抹除操作中提供的源极电压的电压值可能会被降低等等。

根据上述范例实施例，可复写式非易失性存储器模块406中用于不同实体单元的抹除操作的操作模式可能不同。例如，某些实体单元是使用抹除操作的预设操作模式，而某些实体单元则是使用调整后的抹除操作的操作模式。此外，由于不同实体单元的抹除操作被调整过的次数及/或损耗程度不同，也可能会导致用于这些实体单元的抹除操作的操作模式不同。关于如何调整抹除操作的操作模式已详述于上，在此便不赘述。

图14是根据本发明的一范例实施例所示出的抹除操作配置方法的流程图。

请参照图14，在步骤S1401中，第一实体单元的第一使用状态可被检测。在步骤S1403中，第一使用状态是否符合第一预设状态会被判断。若第一使用状态符合第一预设状态，在步骤S1405中，对应第一实体单元的第一抹除操作会被从使用第一模式调整为使用第二模式。若第一使用状态不符合第一预设状态，在步骤S1407中，第一抹除操作会被维持在使用第一模式。

然而，图14中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图14中各步骤可以实作为多个程序代码或是电路，本发明不加以限制。此外，图14的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明所提供的抹除操作配置方法以及使用此方法的存储器控制电路单元与存储器，可根据可复写式非易失性存储器模块中实体单元的磨损程度来调整对应的抹除操作的操作模式。由此，本发明可尽量地将处于抹除状态的存储单元的临界电压分布范围调整到适当的范围，减少此后从这些存储单元读取数据时读取到错误数据的机率增加及/或程序化这些存储单元的时间较长等情形发生。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (25)

1.一种抹除操作配置方法，用于一可复写式非易失性存储器模块，其特征在于，所述可复写式非易失性存储器模块具有多个实体单元，所述抹除操作配置方法包括：

判断该些实体单元中的一第一实体单元的一第一使用状态是否符合一第一预设状态；

若所述第一使用状态符合所述第一预设状态，将对应所述第一实体单元的一第一抹除操作从使用一第一模式调整为使用一第二模式，其中所述第一模式与所述第二模式不同；以及

若所述第一使用状态不符合所述第一预设状态，维持所述第一抹除操作在使用所述第一模式。

2.根据权利要求1所述的抹除操作配置方法，其特征在于，判断该些实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的步骤包括：

判断所述第一实体单元的一第一磨损程度值是否符合一预设磨损程度值，

其中所述第一磨损程度值与所述第一实体单元的一抹除次数、一程序化次数、一读取次数、一错误比特数及一错误比特率的至少其中之一有关。

3.根据权利要求1所述的抹除操作配置方法，其特征在于，判断该些实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的步骤包括：

判断所述第一实体单元是否从使用一第一程序化模式被切换为使用一第二程序化模式，其中在所述第一程序化模式中，所述第一实体单元中的一第一存储单元储存一第一数量的第一比特数据，而在所述第二程序化模式中，所述第一实体单元中的所述第一存储单元储存一第二数量的第二比特数据，其中所述第一数量大于所述第二数量。

4.根据权利要求1所述的抹除操作配置方法，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：

将所述增量步脉冲抹除模型的一增量步脉冲抹除递增值从一第一递增值调整为一第二递增值，其中所述第二递增值小于所述第一递增值。

5.根据权利要求1所述的抹除操作配置方法，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：

将所述增量步脉冲抹除模型的一初始抹除脉冲电压值从一第一初始抹除电压值调整为一第二初始抹除电压值，其中所述第二初始抹除电压值小于所述第一初始抹除电压值。

6.根据权利要求1所述的抹除操作配置方法，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：

将所述增量步脉冲抹除模型的一抹除脉冲宽度值从一第一脉冲宽度值调整为一第二脉冲宽度值，其中所述第二脉冲宽度值小于所述第一脉冲宽度值。

7.根据权利要求1所述的抹除操作配置方法，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，所述增量步脉冲抹除模型包括多个抹除-验证循环，每一该些抹除-验证循环包括一抹除脉冲与一验证脉冲，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：

将该些抹除-验证循环的一最大循环次数从一第一循环次数调整为一第二循环次数，其中所述第二循环次数大于所述第一循环次数。

8.根据权利要求1所述的抹除操作配置方法，其特征在于，所述第一实体单元包括一基底、多个第一存储单元、多条比特线、多条字符线及一源极线，每一该些比特线电性连接至所述源极线，所述源极线用以在所述第一抹除操作中提供一源极电压，而将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤包括：

将所述源极线在所述第一抹除操作中提供的所述源极电压从一第一源极电压值调整为一第二源极电压值，其中所述第二源极电压值与所述第一源极电压值不同。

9.根据权利要求8所述的抹除操作配置方法，其特征在于，将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的步骤还包括：

将所述第一抹除操作的一抹除验证电压值从一第一抹除验证电压值调整为一第二抹除验证电压值，其中所述第二抹除验证电压值与所述第一抹除验证电压值不同。

10.一种存储器，其特征在于，包括：

一连接接口单元，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，具有多个实体单元；以及

一存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以判断该些实体单元中的一第一实体单元的一第一使用状态是否符合一第一预设状态，

其中若所述第一使用状态符合所述第一预设状态，所述存储器控制电路单元还用以发送一抹除模式调整指令，其中所述抹除模式调整指令指示将对应所述第一实体单元的一第一抹除操作从使用一第一模式调整为使用一第二模式，其中所述第一模式与所述第二模式不同，

其中若所述第一使用状态不符合所述第一预设状态，所述存储器控制电路单元还用以维持所述第一抹除操作在使用所述第一模式。

11.根据权利要求10所述的存储器，其特征在于，所述存储器控制电路单元判断该些实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的操作包括：

判断所述第一实体单元的一第一磨损程度值是否符合一预设磨损程度值，

其中所述第一磨损程度值与所述第一实体单元的一抹除次数、一程序化次数、一读取次数、一错误比特数及一错误比特率的至少其中之一有关。

12.根据权利要求10所述的存储器，其特征在于，所述存储器控制电路单元判断该些实体单元中的所述第一实体单元的所述第一使用状态是否符合所述第一预设状态的操作包括：

判断所述第一实体单元是否从使用一第一程序化模式被切换为使用一第二程序化模式，其中在所述第一程序化模式中，所述第一实体单元中的一第一存储单元储存一第一数量的第一比特数据，而在所述第二程序化模式中，所述第一实体单元中的所述第一存储单元储存一第二数量的第二比特数据，其中所述第一数量大于所述第二数量。

13.根据权利要求10所述的存储器，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，而所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述增量步脉冲抹除模型的一增量步脉冲抹除递增值从一第一递增值调整为一第二递增值，其中所述第二递增值小于所述第一递增值。

14.根据权利要求10所述的存储器，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，而所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述增量步脉冲抹除模型的一初始抹除脉冲电压值从一第一初始抹除电压值调整为一第二初始抹除电压值，其中所述第二初始抹除电压值小于所述第一初始抹除电压值。

15.根据权利要求10所述的存储器，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述增量步脉冲抹除模型的一抹除脉冲宽度值从一第一脉冲宽度值调整为一第二脉冲宽度值，其中所述第二脉冲宽度值小于所述第一脉冲宽度值。

16.根据权利要求10所述的存储器，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，所述增量步脉冲抹除模型包括多个抹除-验证循环，每一该些抹除-验证循环包括一抹除脉冲与一验证脉冲，所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将该些抹除-验证循环的一最大循环次数从一第一循环次数调整为一第二循环次数，其中所述第二循环次数大于所述第一循环次数。

17.根据权利要求10所述的存储器，其特征在于，所述第一实体单元包括一基底、多个第一存储单元、多条比特线、多条字符线及一源极线，每一该些比特线电性连接至所述源极线，所述源极线用以在所述第一抹除操作中提供一源极电压，所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述源极线在所述第一抹除操作中提供的所述源极电压从一第一源极电压值调整为一第二源极电压值，其中所述第二源极电压值与所述第一源极电压值不同。

18.根据权利要求17所述的存储器，其特征在于，所述存储器控制电路单元将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作还包括：

将所述第一抹除操作的一抹除电压验证值从一第一抹除验证电压值调整为一第二抹除验证电压值，其中所述第二抹除验证电压值与所述第一抹除验证电压值不同。

19.一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，其特征在于，所述可复写式非易失性存储器模块包括多个实体单元，所述存储器控制电路单元包括：

一主机接口，用以电性连接至一主机系统；

一存储器接口，用以电性连接至所述可复写式非易失性存储器模块；以及

一存储器管理电路，电性连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以判断该些实体单元中的一第一实体单元的一第一使用状态是否符合一第一预设状态，

其中若所述第一使用状态符合所述第一预设状态，所述存储器管理电路还用以发送一抹除模式调整指令，其中所述抹除模式调整指令指示将对应所述第一实体单元的一第一抹除操作从使用一第一模式调整为使用一第二模式，其中所述第一模式与所述第二模式不同，

其中若所述第一使用状态不符合所述第一预设状态，所述存储器管理电路还用以维持所述第一抹除操作在使用所述第一模式。

20.根据权利要求19所述的存储器控制电路单元，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述增量步脉冲抹除模型的一增量步脉冲抹除递增值从一第一递增值调整为一第二递增值，其中所述第二递增值小于所述第一递增值。

21.根据权利要求19所述的存储器控制电路单元，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述增量步脉冲抹除模型的一初始抹除脉冲电压值从一第一初始抹除电压值调整为一第二初始抹除电压值，其中所述第二初始抹除电压值小于所述第一初始抹除电压值。

22.根据权利要求19所述的存储器控制电路单元，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述增量步脉冲抹除模型的一抹除脉冲宽度值从一第一脉冲宽度值调整为一第二脉冲宽度值，其中所述第二脉冲宽度值小于所述第一脉冲宽度值。

23.根据权利要求19所述的存储器控制电路单元，其特征在于，所述第一抹除操作是基于一增量步脉冲抹除模型而执行，所述增量步脉冲抹除模型包括多个抹除-验证循环，每一该些抹除-验证循环包括一抹除脉冲与一验证脉冲，所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将该些抹除-验证循环的一最大循环次数从一第一循环次数调整为一第二循环次数，其中所述第二循环次数大于所述第一循环次数。

24.根据权利要求19所述的存储器控制电路单元，其特征在于，所述第一实体单元包括一基底、多个第一存储单元、多条比特线、多条字符线及一源极线，每一该些比特线电性连接至所述源极线，所述源极线用以在所述第一抹除操作中提供一源极电压，所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作包括：

将所述源极线在所述第一抹除操作中提供的所述源极电压从一第一源极电压值调整为一第二源极电压值，其中所述第二源极电压值与所述第一源极电压值不同。

25.根据权利要求24所述的存储器控制电路单元，其特征在于，所述存储器管理电路将对应所述第一实体单元的所述第一抹除操作从使用所述第一模式调整为使用所述第二模式的操作还包括：

将所述第一抹除操作的一抹除验证电压值从一第一抹除验证电压值调整为一第二抹除验证电压值，其中所述第二抹除验证电压值与所述第一抹除验证电压值不同。