CN111143253A - 数据储存方法、存储器控制电路单元以及存储器储存装置 - Google Patents

数据储存方法、存储器控制电路单元以及存储器储存装置 Download PDF

Info

Publication number
CN111143253A
CN111143253A CN201811300272.8A CN201811300272A CN111143253A CN 111143253 A CN111143253 A CN 111143253A CN 201811300272 A CN201811300272 A CN 201811300272A CN 111143253 A CN111143253 A CN 111143253A
Authority
CN
China
Prior art keywords
data
memory module
mode
volatile memory
rewritable non
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811300272.8A
Other languages
English (en)
Inventor
叶志刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Phison Electronics Corp
Original Assignee
Phison Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
Priority to CN201811300272.8A priority Critical patent/CN111143253A/zh
Publication of CN111143253A publication Critical patent/CN111143253A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Abstract

本发明提供一种数据储存方法、存储器控制电路单元以及存储器储存装置。所述方法包括：接收第一数据；判断可复写式非易失性存储器模块的磨损程度值是否小于门槛值；当可复写式非易失性存储器模块的磨损程度值小于门槛值时，使用第一模式将第一数据储存至可复写式非易失性存储器模块中；以及当可复写式非易失性存储器模块的磨损程度值不小于门槛值时，使用第二模式将第一数据储存至可复写式非易失性存储器模块中。其中使用第一模式储存的第一数据的可靠度高于使用第二模式储存的第一数据的可靠度。

Description

数据储存方法、存储器控制电路单元以及存储器储存装置
技术领域
本发明涉及一种数据储存方法、存储器控制电路单元以及存储器储存装置。
背景技术
数字相机、手机与MP3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为储存媒体的存储器储存装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。
依据每个存储单元可储存的比特数，反及(NAND)型快闪存储器可区分为单阶储存单元(Single Level Cell,SLC)NAND型快闪存储器、多阶储存单元(Multi Level Cell,MLC)NAND型快闪存储器与三阶储存单元(Trinary Level Cell,TLC)NAND型快闪存储器，其中SLC NAND型快闪存储器的每个存储单元可储存1个比特的数据(即，“1”与“0”)，MLC NAND型快闪存储器的每个存储单元可储存2个比特的数据并且TLC NAND型快闪存储器的每个存储单元可储存3个比特的数据。
在NAND型快闪存储器中，实体程序化单元是由排列在同一条字线上的数个存储单元所组成。由于SLC NAND型快闪存储器的每个存储单元可储存1个比特的数据，因此，在SLCNAND型快闪存储器中，排列在同一条字线上的数个存储单元是对应一个实体程序化单元。
相对于SLC NAND型快闪存储器来说，MLC NAND型快闪存储器的每个存储单元的浮动栅储存层可储存2个比特的数据，其中每一个储存状态(即，“11”、“10”、“01”与“00”)包括最低有效位(Least Significant Bit,LSB)以及最高有效位(Most Significant Bit,MSB)。例如，储存状态中从左侧算起的第1个比特的值为LSB，而从左侧算起的第2个比特的值为MSB。因此，排列在同一条字线上的数个存储单元可组成2个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元(low physicalprogramming unit)，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元(upper physical programming unit)。特别是，下实体程序化单元的写入速度会快于上实体程序化单元的写入速度，并且当程序化上实体程序化单元发生错误时，下实体程序化单元所储存的数据也可能因此遗失。
类似地，在TLC NAND型快闪存储器中的每个存储单元可储存3个比特的数据，其中每一个储存状态(即，“111”、“110”、“101”、“100”、“011”、“010”、“001”与“000”)包括从左侧算起的第1个比特的LSB、从左侧算起的第2个比特的中间有效位(Center SignificantBit,CSB)以及从左侧算起的第3个比特的MSB。因此，排列在同一条字线上的数个存储单元可组成3个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元，由此些存储单元的CSB所组成的实体程序化单元称为中实体程序化单元，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元。特别是，对排列在同一条字线上的数个存储单元进行程序化时，仅能选择仅程序化下实体程序化单元或者同时程序化下实体程序化单元、中实体程序化单元与上实体程序化单元，否则所储存的数据可能会遗失。
一般来说，一个可复写式非易失性存储器会具有多个实体抹除单元，而此些实体抹除单元中的每一个实体抹除单元是由多个实体程序化单元所组成。在生产具有可复写式非易失性存储器的存储器储存装置之前，存储器储存装置的制造商(或可复写式非易失性存储器的供应商)需对可复写式非易失性存储器进行测试以将可复写式非易失性存储器中有问题(例如，损坏或错误率高)的实体抹除单元去除。需注意的是，在测试的过程中，需反复地对可复写式非易失性存储器进行程序化或抹除的操作。然而，由于一个可复写式非易失性存储器的程序化与抹除的次数是有限的，若反复地对可复写式非易失性存储器进行测试，则可能会造成可复写式非易失性存储器的寿命下降。
发明内容
本发明提供一种数据储存方法、存储器控制电路单元以及存储器储存装置，可以在不对可复写式非易失性存储器模块进行大量的测试的情况下，直接地使用可复写式非易失性存储器模块并且可以确保可复写式非易失性存储器模块中所储存的数据的正确性。
本发明提出一种数据储存方法，用于一可复写式非易失性存储器模块，所述数据储存方法包括：接收一第一数据；判断所述可复写式非易失性存储器模块的一磨损程度值是否小于一门槛值；当所述可复写式非易失性存储器模块的所述磨损程度值小于所述门槛值时，使用一第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中；以及当所述可复写式非易失性存储器模块的所述磨损程度值不小于所述门槛值时，使用一第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中。其中使用所述第一模式储存的所述第一数据的可靠度高于使用所述第二模式储存的所述第一数据的可靠度。
在本发明的一实施例中，所述可复写式非易失性存储器模块具有一最小磨损程度值与一最大磨损程度值。所述最小磨损程度值与所述最大磨损程度值相差一第一数值。所述门槛值与所述最小磨损程度值相差一第二数值。所述第二数值为所述第一数值的十分之一。
在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元包括多个实体程序化单元。其中使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：使用一第一程序化模式将所述第一数据写入至所述多个实体抹除单元中的一第一实体抹除单元；以及使用一第二程序化模式将储存在所述第一实体抹除单元中的所述第一数据写入至所述多个实体抹除单元中的一第二实体抹除单元。
在本发明的一实施例中，所述方法还包括：判断所述第二实体抹除单元中的所述第一数据是否存在无法更正的错误比特；以及当所述第二实体抹除单元中的所述第一数据存在无法更正的错误比特时，读取储存在所述第一实体抹除单元中的所述第一数据。
在本发明的一实施例中，使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：使用所述第二程序化模式将所述第一数据写入至所述多个实体抹除单元中的一第三实体抹除单元；判断所述第三实体抹除单元中的所述第一数据是否存在无法更正的错误比特；以及当所述第三实体抹除单元中的所述第一数据存在无法更正的错误比特时，不读取使用所述第一程序化模式写入的所述第一数据。
在本发明的一实施例中，使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：执行一第一编码操作以产生对应于所述第一数据的一第一编码数据，并将所述第一数据与所述第一编码数据储存至所述可复写式非易失性存储器模块中。使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：执行一第二编码操作以产生对应于所述第一数据的一第二编码数据，并将所述第一数据与所述第二编码数据储存至所述可复写式非易失性存储器模块中。其中所述第一编码数据与所述第二编码数据分别用于更正储存在所述可复写式非易失性存储器模块中的所述第一数据的错误比特，且所述第一编码数据所能更正的错误比特的一第一数量高于所述第二编码数据所能更正的错误比特的一第二数量。
在本发明的一实施例中，使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：执行一第一压缩操作以产生对应于所述第一数据的一第一压缩数据，并将所述第一压缩数据储存至所述可复写式非易失性存储器模块中。使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：执行一第二压缩操作以产生对应于所述第一数据的一第二压缩数据，并将所述第二压缩数据储存至所述可复写式非易失性存储器模块中。其中所述第一压缩数据的大小小于所述第二压缩数据的大小。
本发明提出一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块。所述存储器控制电路单元包括：主机接口、存储器接口与存储器管理电路。所述主机接口用以电性连接至一主机系统。所述存储器接口用以电性连接至所述可复写式非易失性存储器模块。所述存储器管理电路电性连接至所述主机接口以及所述存储器接口。所述存储器管理电路用以执行下述运作：接收一第一数据；判断所述可复写式非易失性存储器模块的一磨损程度值是否小于一门槛值；当所述可复写式非易失性存储器模块的所述磨损程度值小于所述门槛值时，使用一第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中；以及当所述可复写式非易失性存储器模块的所述磨损程度值不小于所述门槛值时，使用一第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中。其中使用所述第一模式储存的所述第一数据的可靠度高于使用所述第二模式储存的所述第一数据的可靠度。
在本发明的一实施例中，所述可复写式非易失性存储器模块具有一最小磨损程度值与一最大磨损程度值。所述最小磨损程度值与所述最大磨损程度值相差一第一数值。所述门槛值与所述最小磨损程度值相差一第二数值。所述第二数值为所述第一数值的十分之一。
在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元包括多个实体程序化单元。其中在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器管理电路还用以使用一第一程序化模式将所述第一数据写入至所述多个实体抹除单元中的一第一实体抹除单元，以及使用一第二程序化模式将储存在所述第一实体抹除单元中的所述第一数据写入至所述多个实体抹除单元中的一第二实体抹除单元。
在本发明的一实施例中，所述存储器管理电路还用以判断所述第二实体抹除单元中的所述第一数据是否存在无法更正的错误比特。当所述第二实体抹除单元中的所述第一数据存在无法更正的错误比特时，所述存储器管理电路还用以读取储存在所述第一实体抹除单元中的所述第一数据。
在本发明的一实施例中，在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器管理电路还用以执行下述运作：使用所述第二程序化模式将所述第一数据写入至所述多个实体抹除单元中的一第三实体抹除单元；判断所述第三实体抹除单元中的所述第一数据是否存在无法更正的错误比特；以及当所述第三实体抹除单元中的所述第一数据存在无法更正的错误比特时，不读取使用所述第一程序化模式写入的所述第一数据。
在本发明的一实施例中，使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器管理电路还用以执行一第一编码操作以产生对应于所述第一数据的一第一编码数据，并将所述第一数据与所述第一编码数据储存至所述可复写式非易失性存储器模块中。在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器管理电路还用以执行一第二编码操作以产生对应于所述第一数据的一第二编码数据，并将所述第一数据与所述第二编码数据储存至所述可复写式非易失性存储器模块中。其中所述第一编码数据与所述第二编码数据分别用于更正储存在所述可复写式非易失性存储器模块中的所述第一数据的错误比特，且所述第一编码数据所能更正的错误比特的一第一数量高于所述第二编码数据所能更正的错误比特的一第二数量。
在本发明的一实施例中，在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器管理电路还用以执行一第一压缩操作以产生对应于所述第一数据的一第一压缩数据，并将所述第一压缩数据储存至所述可复写式非易失性存储器模块中。在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器管理电路还用以执行一第二压缩操作以产生对应于所述第一数据的一第二压缩数据，并将所述第二压缩数据储存至所述可复写式非易失性存储器模块中。其中所述第一压缩数据的大小小于所述第二压缩数据的大小。
本发明提出一种存储器储存装置。存储器储存装置包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。所述连接接口单元用以电性连接至主机系统。所述存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以执行下述运作：接收一第一数据；判断所述可复写式非易失性存储器模块的一磨损程度值是否小于一门槛值；当所述可复写式非易失性存储器模块的所述磨损程度值小于所述门槛值时，使用一第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中；以及当所述可复写式非易失性存储器模块的所述磨损程度值不小于所述门槛值时，使用一第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中。其中使用所述第一模式储存的所述第一数据的可靠度高于使用所述第二模式储存的所述第一数据的可靠度。
在本发明的一实施例中，所述可复写式非易失性存储器模块具有一最小磨损程度值与一最大磨损程度值。所述最小磨损程度值与所述最大磨损程度值相差一第一数值。所述门槛值与所述最小磨损程度值相差一第二数值。所述第二数值为所述第一数值的十分之一。
在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元包括多个实体程序化单元。在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器控制电路单元还用以使用一第一程序化模式将所述第一数据写入至所述多个实体抹除单元中的一第一实体抹除单元，以及使用一第二程序化模式将储存在所述第一实体抹除单元中的所述第一数据写入至所述多个实体抹除单元中的一第二实体抹除单元。
在本发明的一实施例中，所述存储器控制电路单元还用以判断所述第二实体抹除单元中的所述第一数据是否存在无法更正的错误比特。当所述第二实体抹除单元中的所述第一数据存在无法更正的错误比特时，所述存储器控制电路单元还用以读取储存在所述第一实体抹除单元中的所述第一数据。
在本发明的一实施例中，在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器控制电路单元还用以执行下述运作：使用所述第二程序化模式将所述第一数据写入至所述多个实体抹除单元中的一第三实体抹除单元；判断所述第三实体抹除单元中的所述第一数据是否存在无法更正的错误比特；以及当所述第三实体抹除单元中的所述第一数据存在无法更正的错误比特时，不读取使用所述第一程序化模式写入的所述第一数据。
在本发明的一实施例中，在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器控制电路单元还用以执行一第一编码操作以产生对应于所述第一数据的一第一编码数据，并将所述第一数据与所述第一编码数据储存至所述可复写式非易失性存储器模块中。在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器控制电路单元还用以执行一第二编码操作以产生对应于所述第一数据的一第二编码数据，并将所述第一数据与所述第二编码数据储存至所述可复写式非易失性存储器模块中。其中所述第一编码数据与所述第二编码数据分别用于更正储存在所述可复写式非易失性存储器模块中的所述第一数据的错误比特，且所述第一编码数据所能更正的错误比特的一第一数量高于所述第二编码数据所能更正的错误比特的一第二数量。
在本发明的一实施例中，在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器控制电路单元还用以执行一第一压缩操作以产生对应于所述第一数据的一第一压缩数据，并将所述第一压缩数据储存至所述可复写式非易失性存储器模块中。在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，所述存储器控制电路单元还用以执行一第二压缩操作以产生对应于所述第一数据的一第二压缩数据，并将所述第二压缩数据储存至所述可复写式非易失性存储器模块中。其中所述第一压缩数据的大小小于所述第二压缩数据的大小。
基于上述，本发明数据储存方法、存储器控制电路单元以及存储器储存装置可以在不对可复写式非易失性存储器模块进行大量的测试的情况下，直接地使用可复写式非易失性存储器模块并且可以确保可复写式非易失性存储器模块中所储存的数据的正确性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器储存装置及输入/输出(I/O)装置的示意图。
图2是根据本发明的另一范例实施例所示出的主机系统、存储器储存装置及I/O装置的示意图。
图3是根据本发明的另一范例实施例所示出的主机系统与存储器储存装置的示意图。
图4是根据本发明的一范例实施例所示出的存储器储存装置的概要方块图。
图5A与图5B是根据本发明实施例所示出的存储单元储存架构与实体抹除单元的范例示意图。
图6A是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。
图6B是根据本发明的一范例实施例所示出的多框架编码的示意图。
图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
图9是根据一范例实施例所示出的错误率与磨损程度值之间的关系的示意图。
图10是根据一范例实施例所示出的数据储存方法的流程图。
图11是根据第一范例实施例所示出的数据储存方法的流程图。
图12是根据第二范例实施例所示出的数据储存方法的流程图。
图13是根据第三范例实施例所示出的数据储存方法的流程图。
【符号说明】
10：存储器储存装置
11：主机系统
110：系统总线
111：处理器
112：随机存取存储器
113：只读存储器
114：数据传输接口
12：输入/输出(I/O)装置
20：主机板
201：随身盘
202：存储卡
203：固态硬盘
204：无线存储器储存装置
205：全球定位系统模块
206：网络接口卡
207：无线传输装置
208：键盘
209：屏幕
210：喇叭
32：SD卡
33：CF卡
34：嵌入式储存装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装储存装置
402：连接接口单元
404：存储器控制电路单元
406：可复写式非易失性存储器模块
702：存储器管理电路
704：主机接口
706：存储器接口
708：错误检查与校正电路
710：缓冲存储器
712：电源管理电路
801(1)～801(r)：位置
820：编码数据
810(0)～810(E)：实体程序化单元
502：数据区
504：闲置区
506：暂存区
508：取代区
510(0)～510(N)：实体抹除单元
LBA(0)～LBA(H)：逻辑单元
LZ(0)～LZ(M)：逻辑区域
T1：门槛值
Tmin：最小磨损程度值
Tmax：最大磨损程度值
D1：第一数值
D2：第二数值
S1001：接收第一数据的步骤
S1003：判断可复写式非易失性存储器模块的磨损程度值是否小于门槛值的步骤
S1005：使用第一模式将第一数据储存至可复写式非易失性存储器模块中的步骤
S1007：使用第二模式将第一数据储存至可复写式非易失性存储器模块中的步骤
S1101：接收第一数据的步骤
S1103：判断可复写式非易失性存储器模块的磨损程度值是否小于门槛值的步骤
S1105：使用第一程序化模式将第一数据写入至第一实体抹除单元的步骤
S1107：使用第二程序化模式将储存在第一实体抹除单元中的第一数据写入至第二实体抹除单元的步骤
S1109：使用第二程序化模式将第一数据写入至第三实体抹除单元的步骤
S1201：接收第一数据的步骤
S1203：判断可复写式非易失性存储器模块的磨损程度值是否小于门槛值的步骤
S1205：执行第一编码操作以产生对应于第一数据的第一编码数据，并将第一数据与第一编码数据储存至可复写式非易失性存储器模块中的步骤
S1207：执行第二编码操作以产生对应于第一数据的第二编码数据，并将第一数据与第二编码数据储存至可复写式非易失性存储器模块中的步骤
S1301：接收第一数据的步骤
S1303：判断可复写式非易失性存储器模块的磨损程度值是否小于门槛值的步骤
S1305：执行第一压缩操作以产生对应于第一数据的第一压缩数据，并将第一压缩数据储存至可复写式非易失性存储器模块中的步骤
S1307：执行第二压缩操作以产生对应于第一数据的第二压缩数据，并将第二压缩数据储存至可复写式非易失性存储器模块中的步骤
具体实施方式
一般而言，存储器储存装置(也称，存储器储存系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器储存装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器储存装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器储存装置10电性连接。例如，主机系统11可经由数据传输接口114将数据储存至存储器储存装置10或从存储器储存装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器储存装置10。存储器储存装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器储存装置204。无线存储器储存装置204可例如是近距离无线通讯(NearField Communication,NFC)存储器储存装置、无线传真(WiFi)存储器储存装置、蓝牙(Bluetooth)存储器储存装置或低功耗蓝牙存储器储存装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器储存装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器储存装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器储存装置配合以储存数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器储存装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数字相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器储存装置30可为其所使用的SD卡32、CF卡33或嵌入式储存装置34等各式非易失性存储器储存装置。嵌入式储存装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装储存装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式储存装置。
图4是根据本发明的一范例实施例所示出的存储器储存装置的概要方块图。
请参照图4，存储器储存装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于串行高级附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、安全数字(SecureDigital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体储存卡(Multi Media Card,MMC)接口标准、嵌入式多媒体储存卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded Multi ChipPackage,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑栅或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取、抹除与合并等运作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以储存主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元510(0)～510(N)。例如，实体抹除单元510(0)～510(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序化单元，例如本发明的范例实施例中，每一个实体抹除单元包含258个实体程序化单元，而其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。
更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以储存使用者的数据，而冗余比特区用以储存系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含4个实体存取地址，且一个实体存取地址的大小为512字节(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。
在本发明的范例实施例中，可复写式非易失性存储器模块406为三阶储存单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406也可是多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
图5A与图5B是根据本发明实施例所示出的存储单元储存架构与实体抹除单元的范例示意图。
请参照图5A，可复写式非易失性存储器模块406的每个存储单元的储存状态可被识别为“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”(如图5A所示)，其中左侧算起的第1个比特为LSB、从左侧算起的第2个比特为CSB以及从左侧算起的第3个比特为MSB。此外，排列在同一条字线上的数个存储单元可组成3个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元，由此些存储单元的CSB所组成的实体程序化单元称为中实体程序化单元，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元。
请参照图5B，一个实体抹除单元是由多个实体程序化单元组所组成，其中每个实体程序化单元组包括由排列在同一条字线上的数个存储单元所组成的下实体程序化单元、中实体程序化单元与上实体程序化单元。例如，在实体抹除单元中，属于下实体程序化单元的第0个实体程序化单元、属于中实体程序化单元的第1个实体程序化单元和属于上实体程序化单元的第2个实体程序化单元会被视为一个实体程序化单元组。类似地，第3、4、5个实体程序化单元会被视为一个实体程序化单元组，并且以此类推其他实体程序化单元也是依据此方式被区分为多个实体程序化单元组。
图6A是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图6A，存储器控制电路单元404包括存储器管理电路702、主机接口704、存储器接口706及错误检查与校正电路708。
存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器储存装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702或任何包含于存储器控制电路单元404中的电路元件的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路702的控制指令是以固件型式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器储存装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路702的控制指令也可以程序码型式储存于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将储存于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路702的控制指令也可以一硬件型式来实作。例如，存储器管理电路702包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可分别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路702还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路702产生并且通过存储器接口706传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路708会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器710与电源管理电路712。
缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器储存装置10的电源。
在本范例实施例中，错误检查与校正电路708可以针对储存于同一个实体程序化单元中的数据进行单框架(single-frame)编码，也可以针对储存于多个实体程序化单元中的数据进行多框架(multi-frame)编码。单框架编码与多框架编码可以分别采用低密度奇偶检查校正码(low density parity code，LDPC)、BCH码、回旋码(convolutional code)或涡轮码(turbo code)等编码算法的至少其中之一。或者，在一范例实施例中，多框架编码还可以采用里德-所罗门码(Reed-solomon codes,RS codes)算法或互斥或(XOR)算法。此外，在另一范例实施例中，更多未列于上的编码算法也可以被采用，在此便不赘述。根据所采用的编码算法，错误检查与校正电路708可以编码欲保护的数据来产生相对应的错误更正码和/或错误检查码。为了说明方便，以下将经由编码产生的错误更正码和/或错误检查码统称为编码数据。
图6B是根据本发明的一范例实施例所示出的多框架编码的示意图。
请参照图6B，以编码实体程序化单元810(0)～810(E)所储存的数据来产生相对应的编码数据820为例，实体程序化单元810(0)～810(E)中的每一者所储存的至少部分数据可视为一个框架。在多框架编码中，是以每一个比特(或，字节)所在的位置为依据来对实体程序化单元810(0)～810(E)中的数据进行编码。例如，位于位置801(1)的比特b11、b21、…、bp1会被编码为编码数据820中的比特bo1，位于位置801(2)的比特b12、b22、…、bp2会被编码为编码数据820中的比特bo2；以此类推，位于位置801(r)的比特b1r、b2r、…、bpr会被编码为编码数据820中的比特bor。尔后，根据编码数据820即可对从实体程序化单元810(0)～810(E)中读取的数据进行解码，以尝试更正所读取的数据中可能存在的错误。
此外，在图6B的另一范例实施例中，用于产生编码数据820的数据也可能包括实体程序化单元810(0)～810(E)所储存的数据中的数据比特(data bits)所对应的冗余比特(redundancy bits)。以实体程序化单元810(0)所储存的数据为例，其中的冗余比特例如是对储存于实体程序化单元810(0)中的数据比特进行单框架编码而产生的。在本范例实施例中，假设在读取实体程序化单元810(0)中的数据时，从实体程序化单元810(0)中读取出的数据可以先使用实体程序化单元810(0)中的冗余比特(例如，单框架编码的编码数据)来解码以进行错误检测与更正。然而，当使用实体程序化单元810(0)中的冗余比特进行解码发生失败(例如，解码后实体程序化单元810(0)中所储存的数据的错误比特数大于一门槛值)时，可以使用重新读取(Retry-Read)机制尝试从实体程序化单元810(0)中读取出正确的数据。关于重新读取机制的细节请容后详述。而当无法通过重新读取(Retry-Read)机制从实体程序化单元810(0)中读取出正确的数据时，可以读取编码数据820以及实体程序化单元810(1)～810(E)的数据，并根据编码数据820以及实体程序化单元810(1)～810(E)的数据进行解码，以尝试更正实体程序化单元810(0)中所储存的数据中存在的错误。也就是说，在本范例实施例中，当使用单框架编码产生的编码数据进行解码发生失败以及使用重新读取(Retry-Read)机制进行读取发生失败时，会改用多框架编码产生的编码数据进行解码。
图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
请参照图7，可复写式非易失性存储器模块406具有实体抹除单元510(0)～510(N)，并且存储器管理电路702会逻辑地分割(partition)为数据区502、闲置区504、暂存区506与取代区508。
逻辑上属于数据区502与闲置区504的实体抹除单元是用以储存来自于主机系统11的数据。具体来说，数据区502的实体抹除单元是被视为已储存数据的实体抹除单元，而闲置区504的实体抹除单元是用以替换数据区502的实体抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路702会从闲置区504中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区502的实体抹除单元。
逻辑上属于暂存区506的实体抹除单元是用以记录系统数据。例如，系统数据包括逻辑转实体地址映射表、关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
逻辑上属于取代区508中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区508中仍存有正常的实体抹除单元并且数据区502的实体抹除单元损坏时，存储器管理电路702会从取代区508中提取正常的实体抹除单元来更换损坏的实体抹除单元。
特别是，数据区502、闲置区504、暂存区506与取代区508的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器储存装置10的运作中，实体抹除单元关联至数据区502、闲置区504、暂存区506与取代区508的分组关系会动态地变动。例如，当闲置区504中的实体抹除单元损坏而被取代区508的实体抹除单元取代时，则原本取代区508的实体抹除单元会被关联至闲置区504。
请参照图8，存储器管理电路702会配置逻辑单元LBA(0)～LBA(H)以映射数据区502的实体抹除单元，其中每一逻辑单元具有多个逻辑子单元以映射对应的实体抹除单元的实体程序化单元。并且，当主机系统11欲写入数据至逻辑单元或更新储存于逻辑单元中的数据时，存储器管理电路702会从闲置区504中提取一个实体抹除单元来写入数据，以轮替数据区502的实体抹除单元。在本范例实施例中，逻辑子单元可以是逻辑页面或逻辑扇区。
为了识别每个逻辑单元的数据被储存在哪个实体抹除单元，在本范例实施例中，存储器管理电路702会记录逻辑单元与实体抹除单元之间的映射。并且，当主机系统11欲在逻辑子单元中存取数据时，存储器管理电路702会确认此逻辑子单元所属的逻辑单元，并且在此逻辑单元所映射的实体抹除单元中来存取数据。例如，在本范例实施例中，存储器管理电路702会在可复写式非易失性存储器模块406中储存逻辑转实体地址映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器管理电路702会将逻辑转实体地址映射表载入至缓冲存储器710来维护。
值得一提的是，由于缓冲存储器710的容量有限无法储存记录所有逻辑单元的映射关系的映射表，因此，在本范例实施例中，存储器管理电路702会将逻辑单元LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑转实体地址映射表。特别是，当存储器管理电路702欲更新某个逻辑单元的映射时，对应此逻辑单元所属的逻辑区域的逻辑转实体地址映射表会被载入至缓冲存储器710来被更新。
一般来说，在生产具有可复写式非易失性存储器模块406的存储器储存装置10之前，存储器储存装置10的制造商(或可复写式非易失性存储器模块406的供应商)需对可复写式非易失性存储器模块406进行测试以将可复写式非易失性存储器模块406中有问题(例如，损坏)的实体抹除单元去除。需注意的是，在对可复写式非易失性存储器模块406进行测试的过程中，需对可复写式非易失性存储器模块406进行反复地程序化(或抹除)的操作。然而，由于可复写式非易失性存储器模块406的程序化与抹除的次数是有限的，若反复地对可复写式非易失性存储器模块406进行测试，则可能会造成可复写式非易失性存储器的寿命下降。
因此，本发明提出一种数据储存方法，可以在不对可复写式非易失性存储器模块406进行大量的测试的情况下，直接地使用可复写式非易失性存储器模块406并且可以确保可复写式非易失性存储器模块406中所储存的数据的正确性。
更详细来说，图9是根据一范例实施例所示出的错误率与磨损程度值之间的关系的示意图。在本范例实施例中，可复写式非易失性存储器模块406的磨损程度值可以是可复写式非易失性存储器模块406中所有的实体抹除单元的抹除次数、写入次数以及可复写式非易失性存储器模块406的其他参数的其中之一或其组合的对应数值来表示，本发明并不对磨损程度值作限制。在本范例实施例中，可复写式非易失性存储器模块406的磨损程度值是可复写式非易失性存储器模块406中所有的实体抹除单元的抹除次数与写入次数的总和。
请参照图9，一般来说，基于可复写式非易失性存储器模块406的物理特性，当可复写式非易失性存储器模块406的磨损程度值低于一门槛值T1时，若将数据写入可复写式非易失性存储器模块406中可能会产生较高的错误率。随着可复写式非易失性存储器模块406的磨损程度逐渐趋近于门槛值T1时，错误率会逐渐地下降。当可复写式非易失性存储器模块406的磨损程度值高于门槛值T1时，错误率会较低且趋于稳定。之后，当可复写式非易失性存储器模块406的磨损程度值逐渐接近可复写式非易失性存储器模块406所能支持的最大磨损程度值Tmax时，错误率也会逐渐地上升。
在对可复写式非易失性存储器模块406进行测试之前或仅对可复写式非易失性存储器模块406进行少量的测试的情况下，可复写式非易失性存储器模块406的磨损程度值通常是低于门槛值T1。在此情况下，将数据写入可复写式非易失性存储器模块406中会产生较高的错误率。因此，在本发明的数据储存方法中，当存储器管理电路702欲写入(或储存)一笔数据(也称为，第一数据)至可复写式非易失性存储器模块406中且可复写式非易失性存储器模块406的磨损程度值是小于门槛值T1时，存储器管理电路702会使用一第一模式将第一数据储存至可复写式非易失性存储器模块406中。此外，当存储器管理电路702欲写入(或储存)前述的第一数据至可复写式非易失性存储器模块406中且可复写式非易失性存储器模块406的磨损程度值是不小于门槛值T1时，存储器管理电路702会使用一第二模式将第一数据储存至可复写式非易失性存储器模块406中。特别是，在本范例实施例中，使用第一模式储存的第一数据的可靠度会高于使用第二模式储存的第一数据的可靠度。换句话说，由于第一模式对于数据的保护能力较高，可以解决磨损程度值小于门槛值T1时错误率过高的问题。
在本范例实施例中，如图9所示，可复写式非易失性存储器模块406具有最小磨损程度值Tmin与最大磨损程度值Tmax。最小磨损程度值Tmin与最大磨损程度值Tmax相差第一数值D1。前述的门槛值T1与最小磨损程度值Tmin相差第二数值D2。在本范例实施例中，第二数值D2是第一数值D1的十分之一。然而，本发明并不用于限定第二数值D2与第一数值D1之间的比例。
图10是根据一范例实施例所示出的数据储存方法的流程图。
请参照图10，在步骤S1001中，存储器管理电路702接收第一数据。在步骤S1003中，存储器管理电路702判断可复写式非易失性存储器模块406的磨损程度值是否小于门槛值。当可复写式非易失性存储器模块406的磨损程度值小于门槛值时，在步骤S1005中，存储器管理电路702使用第一模式将第一数据储存至可复写式非易失性存储器模块中。当可复写式非易失性存储器模块的磨损程度值不小于门槛值时，在步骤S1007中，存储器管理电路702使用第二模式将第一数据储存至可复写式非易失性存储器模块中。特别是，使用第一模式储存的第一数据的可靠度会高于使用第二模式储存的第一数据的可靠度。
以下分别以多个不同的实施例来描述本发明的数据储存方法。
[第一实施例]
在本发明的第一实施例中，当从主机系统11接收到指示将第一数据储存至可复写式非易失性存储器模块406的写入指令时，存储器管理电路702会判断可复写式非易失性存储器模块406的磨损程度值是否小于门槛值T1。当可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时，存储器管理电路702会使用第一模式来将第一数据储存至可复写式非易失性存储器模块406中。
在第一实施例的第一模式中，存储器管理电路702会从闲置区504中提取至少一个实体抹除单元(也称为，第一实体抹除单元)，并且使用单页模式(也称为，第一程序化模式)先将第一数据暂存至所述第一实体抹除单元的下实体程序化单元。之后，在适当的时机(例如，第一实体抹除单元的下实体程序化单元被写满时)，存储器管理电路702可以从闲置区504中提取至少一个实体抹除单元(也称为，第二实体抹除单元)，并且使用多页模式(也称为，第二程序化模式)将第一实体抹除单元中的第一数据写入至第二实体抹除单元中。之后，存储器管理电路702可以将前述的第二抹除单元关联至数据区502中。
特别是，在本范例实施例中，在使用多页模式将第一实体抹除单元中的第一数据写入至第二实体抹除单元中之后，存储器管理电路702并不会抹除储存在第一实体抹除单元中的第一数据，藉此提高数据储存的可靠度。详细来说，在将第一实体抹除单元中的第一数据写入至第二实体抹除单元时，存储器管理电路702例如可以根据第一数据执行编码操作以产生对应于第一数据的编码数据。之后，当存储器管理电路702读取第二实体抹除单元中的第一数据时，存储器管理电路702可以根据在将第一数据写入至第二实体抹除单元时所产生的编码数据，判断第二实体抹除单元中所储存的第一数据是否存在无法更正的错误比特。当第二实体抹除单元中所储存的第一数据存在无法更正的错误比特时，存储器管理电路702可以读取原先储存在第一实体抹除单元中的第一数据。通过此方式，可以确保在可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时所写入的数据的可靠度。此外，根据编码数据判断所储存的数据是否存在无法更正的错误比特的方法可以通过现有技术而得知，在此不再赘述。
此外，当从主机系统11接收到指示将第一数据储存至可复写式非易失性存储器模块406的写入指令且可复写式非易失性存储器模块406的磨损程度值不小于门槛值时，存储器管理电路702会直接地使用第二模式来将第一数据储存至可复写式非易失性存储器模块406中。在第一实施例的第二模式中，存储器管理电路702会从闲置区504中提取至少一个实体抹除单元(也称为，第三实体抹除单元)，并且直接地使用第二程序化模式将第一数据写入至前述的第三实体抹除单元中。之后，存储器管理电路702可以将前述的第三抹除单元关联至数据区502中。
在将第一数据写入至第三实体抹除单元时，存储器管理电路702可以根据第一数据执行编码操作以产生对应于第一数据的编码数据。当之后存储器管理电路702读取第三实体抹除单元中的第一数据时，可以根据编码数据判断第三实体抹除单元中的第一数据是否存在无法更正的错误比特。需注意的是，在第一实施例的第二模式中，由于存储器管理电路702是直接地使用多页模式将第一数据写入至第三实体抹除单元中而没有先以单页模式将第一数据写入其他的实体抹除单元，因此当第三实体抹除单元中的第一数据存在无法更正的错误比特时，存储器管理电路702不会读取使用单页模式写入的第一数据。
在此，所谓单页模式是指，仅使用下实体程序化单元来储存数据。也就是说，在单页模式中，存储器管理电路702仅会对下实体程序化单元进行数据的写入运作。由于暂存实体抹除单元是用单页模式来被操作，因此，在本范例实施例中，一个暂存实体抹除单元仅有三分之一的容量会被使用且对应一个逻辑单元的暂存实体抹除单元组会包含3个暂存实体抹除单元以提供足够的空间来储存一个逻辑单元的数据。在本范例实施例中，存储器管理电路702是使用单页模式来操作闲置区504的实体抹除单元。
所谓多页模式是指使用下实体程序化单元、中实体程序化单元与上实体程序化单元来储存数据。也就是说，当使用多页模式来写入数据时，存储器管理电路702会对一个实体程序化单元组的下实体程序化单元、中实体程序化单元与上实体程序化单元执行程序化。值得一提的，在一范例实施例中，使用多页模式来操作实体抹除单元时，同一个实体程序化单元组的实体程序化单元会同时地或阶段性地被程序化。在本范例实施例中，存储器管理电路702是使用多页模式来操作关联至数据区502的实体抹除单元。
图11是根据第一范例实施例所示出的数据储存方法的流程图。
请参照图11，在步骤S1101中，存储器管理电路702接收第一数据。在步骤S1103中，存储器管理电路702判断可复写式非易失性存储器模块406的磨损程度值是否小于门槛值T1。当可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时，在步骤S1105中，存储器管理电路702使用第一程序化模式将第一数据写入至第一实体抹除单元。之后在步骤S1107中，存储器管理电路702使用第二程序化模式将储存在第一实体抹除单元中的第一数据写入至第二实体抹除单元中。此外，当可复写式非易失性存储器模块406的磨损程度值不小于门槛值T1时，在步骤S1109中，存储器管理电路702使用第二程序化模式将第一数据写入至第三实体抹除单元。
[第二实施例]
在本发明的第二实施例中，当从主机系统11接收到指示将第一数据储存至可复写式非易失性存储器模块406的写入指令时，存储器管理电路702会判断可复写式非易失性存储器模块406的磨损程度值是否小于门槛值T1。当可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时，存储器管理电路702会执行一编码操作(也称为，第一编码操作)以产生对应于第一数据的编码数据(也称为，第一编码数据)，并将第一数据与第一编码数据储存至可复写式非易失性存储器模块406中。此外，当从主机系统11接收到指示将第一数据储存至可复写式非易失性存储器模块406的写入指令且可复写式非易失性存储器模块406的磨损程度值不小于门槛值T1时，存储器管理电路702会执行另一编码操作(也称为，第二编码操作)以产生对应于第一数据的一编码数据(也称为，第二编码数据)，并将第一数据与第二编码数据储存至可复写式非易失性存储器模块406中。
在第二实施例中，第一编码数据与第二编码数据是分别用于更正储存在可复写式非易失性存储器模块406中的第一数据的。特别是，通过第一编码操作所产生的第一编码数据所具有的错误检查与更正能力会高于通过第二编码操作所产生的第二编码数据所具有的错误检查与更正能力。例如，第一编码数据所能更正的错误比特的数量(也称为，第一数量)会高于第二编码数据所能更正的错误比特的数量(也称为，第二数量)。通过此方式，可以确保在可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时所写入的数据的可靠度。在第二实施例中，第一编码操作例如是基于BCH算法的编码操作且第二编码操作例如是基于LDPC算法的编码操作。然而，本发明并不用于限定第一编码操作与第二编码操作所使用的算法。
图12是根据第二范例实施例所示出的数据储存方法的流程图。
请参照图12，在步骤S1201中，存储器管理电路702接收第一数据。在步骤S1203中，存储器管理电路702判断可复写式非易失性存储器模块406的磨损程度值是否小于门槛值T1。当可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时，在步骤S1205中，存储器管理电路702执行第一编码操作以产生对应于第一数据的第一编码数据，并将第一数据与第一编码数据储存至可复写式非易失性存储器模块406中。当可复写式非易失性存储器模块406的磨损程度值不小于门槛值T1时，在步骤S1207中，存储器管理电路702执行第二编码操作以产生对应于第一数据的第二编码数据，并将第一数据与第二编码数据储存至可复写式非易失性存储器模块中。特别是，第一编码数据与第二编码数据分别用于更正储存在可复写式非易失性存储器模块406中的第一数据的错误比特，且第一编码数据所能更正的错误比特的第一数量高于第二编码数据所能更正的错误比特的第二数量。
[第三实施例]
在本发明的第三实施例中，当从主机系统11接收到指示将第一数据储存至可复写式非易失性存储器模块406的写入指令时，存储器管理电路702会判断可复写式非易失性存储器模块406的磨损程度值是否小于门槛值T1。当可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时，存储器管理电路702会执行压缩操作(也称为，第一压缩操作)以产生对应于第一数据的压缩数据(也称为，第一压缩数据)。之后，存储器管理电路702会将第一压缩数据储存至可复写式非易失性存储器模块406中。此外，当从主机系统11接收到指示将第一数据储存至可复写式非易失性存储器模块406的写入指令且可复写式非易失性存储器模块406的磨损程度值不小于门槛值T1时，存储器管理电路702会执行另一压缩操作(也称为，第二压缩操作)以产生对应于第一数据的压缩数据(也称为，第二压缩数据)。之后，存储器管理电路702会将第二压缩数据储存至可复写式非易失性存储器模块406中。
对数据进行压缩以产生压缩数据的方法可以通过现有技术而得知，在此不再赘述。特别是，在第三实施例中，第一压缩数据的大小是小于第二压缩数据的大小。换句话说，假设在以相同的大小的空间(也称为，第一空间)来储存第一数据的情况下，由于第一模式的第一压缩数据较小，故第一空间中可以有较多的空间来储存对应于第一数据的编码数据。此外，由于第二模式的第二压缩数据较大，故第一空间中仅有较少的空间来储存对应于第一数据的编码数据。一般来说，编码数据的大小是与编码数据的错误检查与更正的能力成正比。因此，在第一压缩数据较小的情况下，可以储存较大的第一压缩数据以确保在可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时所写入的数据的可靠度。
图13是根据第三范例实施例所示出的数据储存方法的流程图。
请参照图13，在步骤S1301中，存储器管理电路702接收第一数据。在步骤S1303中，存储器管理电路702判断可复写式非易失性存储器模块406的磨损程度值是否小于门槛值T1。当可复写式非易失性存储器模块406的磨损程度值小于门槛值T1时，在步骤S1305中，存储器管理电路702执行第一压缩操作以产生对应于第一数据的第一压缩数据，并将第一压缩数据储存至可复写式非易失性存储器模块406中。当可复写式非易失性存储器模块406的磨损程度值不小于门槛值T1时，在步骤S1307中，存储器管理电路702执行第二压缩操作以产生对应于第一数据的第二压缩数据，并将第二压缩数据储存至可复写式非易失性存储器模块406中。特别是，第一压缩数据的大小是小于第二压缩数据的大小。
综上所述，本发明数据储存方法、存储器控制电路单元以及存储器储存装置可以在不对可复写式非易失性存储器模块进行大量的测试的情况下，直接地使用可复写式非易失性存储器模块并且可以确保可复写式非易失性存储器模块中所储存的数据的正确性。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (21)

1.一种数据储存方法，用于可复写式非易失性存储器模块，所述数据储存方法包括：
接收第一数据；
判断所述可复写式非易失性存储器模块的磨损程度值是否小于门槛值；
当所述可复写式非易失性存储器模块的所述磨损程度值小于所述门槛值时，使用第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中；以及
当所述可复写式非易失性存储器模块的所述磨损程度值不小于所述门槛值时，使用第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中，
其中使用所述第一模式储存的所述第一数据的可靠度高于使用所述第二模式储存的所述第一数据的可靠度。
2.根据权利要求1所述的数据储存方法，其中所述可复写式非易失性存储器模块具有最小磨损程度值与最大磨损程度值，所述最小磨损程度值与所述最大磨损程度值相差第一数值，所述门槛值与所述最小磨损程度值相差第二数值，且所述第二数值为所述第一数值的十分之一。
3.根据权利要求1所述的数据储存方法，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元包括多个实体程序化单元，其中使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：
使用第一程序化模式将所述第一数据写入至所述多个实体抹除单元中的第一实体抹除单元；以及
使用第二程序化模式将储存在所述第一实体抹除单元中的所述第一数据写入至所述多个实体抹除单元中的第二实体抹除单元。
4.根据权利要求3所述的数据储存方法，所述方法还包括：
判断所述第二实体抹除单元中的所述第一数据是否存在无法更正的错误比特；以及
当所述第二实体抹除单元中的所述第一数据存在无法更正的错误比特时，读取储存在所述第一实体抹除单元中的所述第一数据。
5.根据权利要求4所述的数据储存方法，其中使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：
使用所述第二程序化模式将所述第一数据写入至所述多个实体抹除单元中的第三实体抹除单元；
判断所述第三实体抹除单元中的所述第一数据是否存在无法更正的错误比特；以及
当所述第三实体抹除单元中的所述第一数据存在无法更正的错误比特时，不读取使用所述第一程序化模式写入的所述第一数据。
6.根据权利要求1所述的数据储存方法，其中使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：
执行第一编码操作以产生对应于所述第一数据的第一编码数据，并将所述第一数据与所述第一编码数据储存至所述可复写式非易失性存储器模块中，
其中使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：
执行第二编码操作以产生对应于所述第一数据的第二编码数据，并将所述第一数据与所述第二编码数据储存至所述可复写式非易失性存储器模块中，
其中所述第一编码数据与所述第二编码数据分别用于更正储存在所述可复写式非易失性存储器模块中的所述第一数据的错误比特，且所述第一编码数据所能更正的错误比特的第一数量高于所述第二编码数据所能更正的错误比特的第二数量。
7.根据权利要求1所述的数据储存方法，其中使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：
执行第一压缩操作以产生对应于所述第一数据的第一压缩数据，并将所述第一压缩数据储存至所述可复写式非易失性存储器模块中，
其中使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的步骤包括：
执行第二压缩操作以产生对应于所述第一数据的第二压缩数据，并将所述第二压缩数据储存至所述可复写式非易失性存储器模块中，
其中所述第一压缩数据的大小小于所述第二压缩数据的大小。
8.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块；
存储器管理电路，电性连接至所述主机接口以及所述存储器接口，
其中所述存储器管理电路用以接收第一数据，
其中所述存储器管理电路还用以判断所述可复写式非易失性存储器模块的磨损程度值是否小于门槛值，
当所述可复写式非易失性存储器模块的所述磨损程度值小于所述门槛值时，所述存储器管理电路还用以使用第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中，以及
当所述可复写式非易失性存储器模块的所述磨损程度值不小于所述门槛值时，所述存储器管理电路还用以使用第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中，
其中使用所述第一模式储存的所述第一数据的可靠度高于使用所述第二模式储存的所述第一数据的可靠度。
9.根据权利要求8所述的存储器控制电路单元，其中所述可复写式非易失性存储器模块具有最小磨损程度值与最大磨损程度值，所述最小磨损程度值与所述最大磨损程度值相差第一数值，所述门槛值与所述最小磨损程度值相差第二数值，且所述第二数值为所述第一数值的十分之一。
10.根据权利要求8所述的存储器控制电路单元，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元包括多个实体程序化单元，其中在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器管理电路还用以使用第一程序化模式将所述第一数据写入至所述多个实体抹除单元中的第一实体抹除单元，以及
所述存储器管理电路还用以使用第二程序化模式将储存在所述第一实体抹除单元中的所述第一数据写入至所述多个实体抹除单元中的第二实体抹除单元。
11.根据权利要求10所述的存储器控制电路单元，其中
所述存储器管理电路还用以判断所述第二实体抹除单元中的所述第一数据是否存在无法更正的错误比特，以及
当所述第二实体抹除单元中的所述第一数据存在无法更正的错误比特时，所述存储器管理电路还用以读取储存在所述第一实体抹除单元中的所述第一数据。
12.根据权利要求11所述的存储器控制电路单元，其中在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器管理电路还用以使用所述第二程序化模式将所述第一数据写入至所述多个实体抹除单元中的第三实体抹除单元，
所述存储器管理电路还用以判断所述第三实体抹除单元中的所述第一数据是否存在无法更正的错误比特，以及
当所述第三实体抹除单元中的所述第一数据存在无法更正的错误比特时，所述存储器管理电路不读取使用所述第一程序化模式写入的所述第一数据。
13.根据权利要求8所述的存储器控制电路单元，其中在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器管理电路还用以执行第一编码操作以产生对应于所述第一数据的第一编码数据，并将所述第一数据与所述第一编码数据储存至所述可复写式非易失性存储器模块中，
其中在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器管理电路还用以执行第二编码操作以产生对应于所述第一数据的第二编码数据，并将所述第一数据与所述第二编码数据储存至所述可复写式非易失性存储器模块中，
其中所述第一编码数据与所述第二编码数据分别用于更正储存在所述可复写式非易失性存储器模块中的所述第一数据的错误比特，且所述第一编码数据所能更正的错误比特的第一数量高于所述第二编码数据所能更正的错误比特的第二数量。
14.根据权利要求8所述的存储器控制电路单元，其中在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器管理电路还用以执行第一压缩操作以产生对应于所述第一数据的第一压缩数据，并将所述第一压缩数据储存至所述可复写式非易失性存储器模块中，
其中在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器管理电路还用以执行第二压缩操作以产生对应于所述第一数据的第二压缩数据，并将所述第二压缩数据储存至所述可复写式非易失性存储器模块中，
其中所述第一压缩数据的大小小于所述第二压缩数据的大小。
15.一种存储器储存装置，包括：
连接接口单元，用以电性连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以接收第一数据，
其中所述存储器控制电路单元还用以判断所述可复写式非易失性存储器模块的磨损程度值是否小于门槛值，
当所述可复写式非易失性存储器模块的所述磨损程度值小于所述门槛值时，所述存储器控制电路单元还用以使用第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中，以及
当所述可复写式非易失性存储器模块的所述磨损程度值不小于所述门槛值时，所述存储器控制电路单元还用以使用第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中，
其中使用所述第一模式储存的所述第一数据的可靠度高于使用所述第二模式储存的所述第一数据的可靠度。
16.根据权利要求15所述的存储器储存装置，其中所述可复写式非易失性存储器模块具有最小磨损程度值与最大磨损程度值，所述最小磨损程度值与所述最大磨损程度值相差第一数值，所述门槛值与所述最小磨损程度值相差第二数值，且所述第二数值为所述第一数值的十分之一。
17.根据权利要求15所述的存储器储存装置，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元包括多个实体程序化单元，其中在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器控制电路单元还用以使用第一程序化模式将所述第一数据写入至所述多个实体抹除单元中的第一实体抹除单元，以及
所述存储器控制电路单元还用以使用第二程序化模式将储存在所述第一实体抹除单元中的所述第一数据写入至所述多个实体抹除单元中的第二实体抹除单元。
18.根据权利要求17所述的存储器储存装置，其中
所述存储器控制电路单元还用以判断所述第二实体抹除单元中的所述第一数据是否存在无法更正的错误比特，以及
当所述第二实体抹除单元中的所述第一数据存在无法更正的错误比特时，所述存储器控制电路单元还用以读取储存在所述第一实体抹除单元中的所述第一数据。
19.根据权利要求18所述的存储器储存装置，其中在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器控制电路单元还用以使用所述第二程序化模式将所述第一数据写入至所述多个实体抹除单元中的第三实体抹除单元，
所述存储器控制电路单元还用以判断所述第三实体抹除单元中的所述第一数据是否存在无法更正的错误比特，以及
当所述第三实体抹除单元中的所述第一数据存在无法更正的错误比特时，所述存储器控制电路单元不读取使用所述第一程序化模式写入的所述第一数据。
20.根据权利要求15所述的存储器储存装置，其中在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器控制电路单元还用以执行第一编码操作以产生对应于所述第一数据的第一编码数据，并将所述第一数据与所述第一编码数据储存至所述可复写式非易失性存储器模块中，
其中在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器控制电路单元还用以执行第二编码操作以产生对应于所述第一数据的第二编码数据，并将所述第一数据与所述第二编码数据储存至所述可复写式非易失性存储器模块中，
其中所述第一编码数据与所述第二编码数据分别用于更正储存在所述可复写式非易失性存储器模块中的所述第一数据的错误比特，且所述第一编码数据所能更正的错误比特的第一数量高于所述第二编码数据所能更正的错误比特的第二数量。
21.根据权利要求15所述的存储器储存装置，其中在使用所述第一模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器控制电路单元还用以执行第一压缩操作以产生对应于所述第一数据的第一压缩数据，并将所述第一压缩数据储存至所述可复写式非易失性存储器模块中，
其中在使用所述第二模式将所述第一数据储存至所述可复写式非易失性存储器模块中的运作中，
所述存储器控制电路单元还用以执行第二压缩操作以产生对应于所述第一数据的第二压缩数据，并将所述第二压缩数据储存至所述可复写式非易失性存储器模块中，
其中所述第一压缩数据的大小小于所述第二压缩数据的大小。
CN201811300272.8A 2018-11-02 2018-11-02 数据储存方法、存储器控制电路单元以及存储器储存装置 Pending CN111143253A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811300272.8A CN111143253A (zh) 2018-11-02 2018-11-02 数据储存方法、存储器控制电路单元以及存储器储存装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811300272.8A CN111143253A (zh) 2018-11-02 2018-11-02 数据储存方法、存储器控制电路单元以及存储器储存装置

Publications (1)

Publication Number Publication Date
CN111143253A true CN111143253A (zh) 2020-05-12

Family

ID=70516180

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811300272.8A Pending CN111143253A (zh) 2018-11-02 2018-11-02 数据储存方法、存储器控制电路单元以及存储器储存装置

Country Status (1)

Country Link
CN (1) CN111143253A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112486417A (zh) * 2020-12-03 2021-03-12 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070260811A1 (en) * 2006-05-08 2007-11-08 Merry David E Jr Systems and methods for measuring the useful life of solid-state storage devices
CN103631529A (zh) * 2012-08-21 2014-03-12 群联电子股份有限公司 数据写入方法、存储器控制器与存储器存储装置
CN103870399A (zh) * 2012-12-18 2014-06-18 群联电子股份有限公司 存储器管理方法、存储器控制器与存储器储存装置
CN105630687A (zh) * 2014-10-27 2016-06-01 群联电子股份有限公司 数据写入方法、存储器控制电路单元与存储器存储装置
CN105989887A (zh) * 2015-03-02 2016-10-05 群联电子股份有限公司 抹除操作配置方法、存储器控制电路单元与存储器
CN107544922A (zh) * 2016-06-24 2018-01-05 群联电子股份有限公司 数据写入方法、存储器控制电路单元及存储器存储装置
CN108664350A (zh) * 2017-03-31 2018-10-16 群联电子股份有限公司 数据保护方法、存储器存储装置及存储器控制电路单元

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070260811A1 (en) * 2006-05-08 2007-11-08 Merry David E Jr Systems and methods for measuring the useful life of solid-state storage devices
CN103631529A (zh) * 2012-08-21 2014-03-12 群联电子股份有限公司 数据写入方法、存储器控制器与存储器存储装置
CN103870399A (zh) * 2012-12-18 2014-06-18 群联电子股份有限公司 存储器管理方法、存储器控制器与存储器储存装置
CN105630687A (zh) * 2014-10-27 2016-06-01 群联电子股份有限公司 数据写入方法、存储器控制电路单元与存储器存储装置
CN105989887A (zh) * 2015-03-02 2016-10-05 群联电子股份有限公司 抹除操作配置方法、存储器控制电路单元与存储器
CN107544922A (zh) * 2016-06-24 2018-01-05 群联电子股份有限公司 数据写入方法、存储器控制电路单元及存储器存储装置
CN108664350A (zh) * 2017-03-31 2018-10-16 群联电子股份有限公司 数据保护方法、存储器存储装置及存储器控制电路单元

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112486417A (zh) * 2020-12-03 2021-03-12 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元
CN112486417B (zh) * 2020-12-03 2023-07-04 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元

Similar Documents

Publication Publication Date Title
US10713178B2 (en) Mapping table updating method, memory controlling circuit unit and memory storage device
TWI725416B (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
CN111880749A (zh) 数据读取方法、存储器存储装置及存储器控制电路单元
TWI668699B (zh) 資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置
CN111580741A (zh) 数据写入方法、存储器控制电路单元与存储器存储装置
CN112051963B (zh) 数据写入方法、存储器控制电路单元以及存储器存储装置
CN111208932B (zh) 映射表更新方法、存储器控制电路单元与存储器存储装置
CN112799874B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
CN113724774B (zh) 解码方法、存储器存储装置及存储器控制电路单元
CN107608817B (zh) 解码方法、存储器存储装置及存储器控制电路单元
CN111143253A (zh) 数据储存方法、存储器控制电路单元以及存储器储存装置
CN110874282B (zh) 数据存取方法、存储器控制电路单元与存储器存储装置
CN113140253A (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN113138720A (zh) 数据存储方法、存储器控制电路单元以及存储器存储装置
CN109710450B (zh) 数据编码方法、存储器控制电路单元与存储器存储装置
CN109508252B (zh) 数据编码方法、存储器控制电路单元与存储器存储装置
CN112732199A (zh) 数据存取方法、存储器控制电路单元及存储器存储装置
CN111858389B (zh) 数据写入方法、存储器控制电路单元以及存储器存储装置
CN112445416B (zh) 冷区域判断方法、存储器控制电路单元与存储器存储装置
TWI777087B (zh) 資料管理方法、記憶體控制電路單元以及記憶體儲存裝置
CN113724773B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
TWI763310B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI808483B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US11669394B2 (en) Crossing frames encoding management method, memory storage apparatus and memory control circuit unit
US20220413763A1 (en) Mapping information management method, memory storage device and memory control circuit unit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200512

WD01 Invention patent application deemed withdrawn after publication