CN108664350A - 数据保护方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种数据保护方法、存储器存储装置及存储器控制电路单元。所述数据保护方法包括从可复写式非易失性存储器模块中读取第一字串以获取数据串；根据数据串执行解码操作以获取对应多个实体抹除单元的区块信息；将区块信息输入至存储器存储装置的错误检查与校正电路来产生第二字串；以及将第二字串存储至所述可复写式非易失性存储器模块中。

Description

数据保护方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种数据保护方法，尤其涉及一种可复写式非易失性存储器模块的区块信息的数据保护方法、存储器存储装置及存储器控制电路单元。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器模块作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。

一般来说，可复写式非易失性存储器模块会连接至一存储器存储装置以执行开卡操作。而在开卡操作期间，此存储器存储装置的控制器会扫描可复写式非易失性存储器模块以取得实体抹除单元的区块信息。之后，存储器存储装置的控制器会控制错误检查与校正电路来编码区块信息，并将已编码的区块信息存储至可复写式非易失性存储器模块中。

然而，不同的存储器存储装置中的错误检查与校正电路可能会采用不同的编码/解码算法来实作。因此，通过一个存储器存储装置的控制器所编码的区块信息可能无法由另一个存储器存储装置的控制器解码与使用。当可复写式非易失性存储器模块通过不同的存储器存储装置执行重工时，每一个存储器存储装置的控制器皆需重新扫描此可复写式非易失性存储器模块才可获取实体抹除单元的区块信息，以致于重工过程非常耗时。

发明内容

本发明提供一种数据保护方法、存储器存储装置及存储器控制电路单元，可节省重工时间。

本发明的一范例实施例提出一种数据保护方法，用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块具有多个实体抹除单元。本方法包括从所述可复写式非易失性存储器模块中读取第一字串以获取数据串，其中所述第一字串包括对应所述多个实体抹除单元的第一区块信息。再者，本方法也包括根据所述数据串执行解码操作以获取对应所述多个实体抹除单元的第二区块信息。此外，本方法还包括将所述第二区块信息输入至配置所述可复写式非易失性存储器模块的存储器存储装置的错误检查与校正电路以对所述第二区块信息执行编码操作而产生第二字串，并且将所述第二字串存储至所述可复写式非易失性存储器模块中，其中所述第一字串是由不同于所述存储器存储装置的外部装置所产生。

在本发明的一范例实施例中，所述第一区块信息相同于所述第二区块信息。

在本发明的一范例实施例中，上述的根据所述数据串执行所述解码操作以获取所述第二区块信息的步骤包括：根据所述数据串中的第一错误校正码执行所述解码操作以取得所述第二区块信息。

在本发明的一范例实施例中，上述的将所述第二区块信息输入至配置所述可复写式非易失性存储器模块的所述存储器存储装置的所述错误检查与校正电路以对所述第二区块信息执行所述编码操作而产生所述第二字串的步骤包括：通过配置所述可复写式非易失性存储器模块的所述存储器存储装置的所述错误检查与校正电路对所述第二区块信息执行所述编码操作以产生第二错误校正码；以及根据所述第二区块信息与所述第二错误校正码产生所述第二字串。

在本发明的一范例实施例中，其中所述第一区块信息与所述第一错误校正码形成至少一第一错误校正码框，所述第二区块信息与所述第二错误校正码形成至少一第二错误校正码框，其中所述至少一第一错误校正码框的大小与所述至少一第二错误校正码框的大小不相同。

在本发明的一范例实施例中，上述的数据保护方法还包括：在所述可复写式非易失性存储器模块的开卡操作执行之前，扫描所述多个实体抹除单元以产生所述第一区块信息。

在本发明的一范例实施例中，所述外部装置包括编码单元。所述编码单元根据所述第一区块信息执行编码操作以产生第一错误校正码，并且根据所述第一区块信息与所述第一错误校正码产生所述第一字串。

在本发明的一范例实施例中，所述实体抹除单元包括多个实体程序化单元。所述第一字串存储在所述多个实体程序化单元之中的至少一第一实体程序化单元中。上述的将所述第二字串存储至所述可复写式非易失性存储器模块中的步骤包括：将所述第二字串存储至所述多个实体程序化单元之中的至少一第二实体程序化单元。

在本发明的一范例实施例中，所述至少一第一实体程序化单元与所述至少一第二实体程序化单元属于所述多个实体抹除单元之中的第一实体抹除单元。

本发明的一范例实施例提出一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。所述连接接口单元用以连接主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元用以连接至所述连接接口单元与所述可复写式非易失性存储器模块并且具有错误检查与校正电路。所述可复写式非易失性存储器模块存储第一字串与第二字串，其中所述第一字串包括第一区块信息与第一错误校正码，所述第二字串包括第二区块信息与第二错误校正码。所述第一错误校正码是通过外部装置执行编码单元以根据所述第一区块信息所产生，且所述第二错误校正码是通过所述错误检查与校正电路根据对应所述第一区块信息的第二区块信息所产生。所述第二区块信息是根据以所述第一字串来执行解码操作所产生。

在本发明的一范例实施例中，所述第二区块信息与所述第一区块信息相同。

在本发明的一范例实施例中，所述存储器控制电路单元更用以根据所述外部装置的控制指令将所述第二区块信息输入至所述错误检查与校正电路以产生第二错误校正码，根据所述第二区块信息与所述第二错误校正码产生所述第二字串，并且将所述第二字串存储至所述可复写式非易失性存储器模块中。

在本发明的一范例实施例中，所述第一字串是在所述可复写式非易失性存储器模块的开卡操作执行之前被存储至所述可复写式非易失性存储器模块。

在本发明的一范例实施例中，所述第一区块信息与所述第一错误校正码形成至少一第一错误校正码框，所述第二区块信息与所述第二错误校正码形成至少一第二错误校正码框，其中所述至少一第一错误校正码框的大小与所述至少一第二错误校正码框的大小不相同。

在本发明的一范例实施例中，所述多个实体抹除单元包括多个实体程序化单元。所述第一字串被存储在所述多个实体程序化单元之中的至少一第一实体程序化单元中，并且所述第二字串被存储在所述多个实体程序化单元之中的至少一第二实体程序化单元中。

在本发明的一范例实施例中，所述至少一第一实体程序化单元与所述至少一第二实体程序化单元属于所述多个实体抹除单元之中的第一实体抹除单元。

本发明的一范例实施例提出一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。所述连接接口单元用以连接主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元用以连接至所述连接接口单元与所述可复写式非易失性存储器模块并且具有错误检查与校正电路。所述可复写式非易失性存储器模块存储有第一字串与第二字串。所述第一字串包括第一区块信息与第一错误校正码，并且所述第二字串包括第二区块信息与第二错误校正码。所述第一错误校正码是通过外部装置执行编码单元以根据所述第一区块信息所产生，并且所述第二错误校正码是通过所述错误检查与校正电路根据所述第二区块信息所产生。所述第一错误校正码不同于所述第二错误校正码。

在本发明的一范例实施例中，所述第二区块信息与所述第一区块信息相同。

在本发明的一范例实施例中，所述多个实体抹除单元包括多个实体程序化单元。所述第一字串被存储在所述多个实体程序化单元之中的至少一第一实体程序化单元中，并且所述第二字串被存储在所述多个实体程序化单元之中的至少一第二实体程序化单元中。

在本发明的一范例实施例中，所述至少一第一实体程序化单元与所述至少一第二实体程序化单元属于所述多个实体抹除单元之中的第一实体抹除单元。

基于上述，本发明除了在可复写式非易失性存储器模块中存储通过错误检查与校正电路所产生的对应区块信息的错误校正码，还可存储通过编码单元所产生的对应区块信息的另一个错误校正码。由此可改善因一个存储器存储装置所编码的区块信息无法由另一个存储器存储装置解码与使用以致重工过程非常耗时的问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。

图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图。

图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。

图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。

图8是根据本发明的一范例实施例所示出的数据保护方法的示意图。

图9是根据本发明的一范例实施例所示出的数据保护方法的流程图。

图10是根据本发明的一范例实施例所示出的使用区块信息的示意图。

附图标记说明

10、100：存储器存储装置

11：主机系统

12：输入/输出(I/O)装置

110：系统总线

111：处理器

112：随机存取存储器(RAM)

113：只读存储器(ROM)

114：数据传输接口

20：主机板

201：U盘

202：记忆卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位系统模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

30：存储器存储装置

31：主机系统

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404、1010：存储器控制电路单元

406：可复写式非易失性存储器模块

410(0)、410(1)、410(F-1)、410(F)、410(F+1)、410(S-1)、410(S)、410(S+1)、410(R-1)、410(R)、410(R+1)、410(N)：实体抹除单元

502、1012：存储器管理电路

504：主机接口

506：存储器接口

508：缓冲存储器

510：电源管理电路

512、1014：错误检查与校正电路

602：数据区

604：闲置区

606：系统区

608：取代区

LBA(0)～LBA(H)：逻辑单元

LZ(0)～LZ(M)：逻辑区域

IB_1：第一区块信息

IB_2：第二区块信息

ECC1：第一错误校正码

ECC2：第二错误校正码

ECC3：第三错误校正码

STR1：第一字串

STR2：第二字串

STR3：第三字串

P1：第一实体程序化单元

P2：第二实体程序化单元

P3：第三实体程序化单元

S901：从可复写式非易失性存储器模块中读取第一字串以获取一数据串，其中第一字串包括对应多个实体抹除单元的第一区块信息的步骤

S903：根据数据串执行解码操作以获取对应所述多个实体抹除单元的第二区块信息的步骤

S905：将第二区块信息输入至错误检查与校正电路以对第二区块信息执行编码操作而产生第二字串，并且将第二字串存储至可复写式非易失性存储器模块中的步骤

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路单元)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图，并且图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、记忆卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于安全数字(Secure Digital,SD)接口标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded MultiChip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元的芯片外。

存储器控制电路单元404用以执行以硬件型式或固体型式实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块406是连接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据二进制位区与冗余二进制位区。数据二进制位区包含多个实体存取位址用以存储使用者的数据，而冗余二进制位区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据二进制位区中会包含8个实体存取位址，且一个实体存取位址的大小为512二进制位组(byte)。然而，在其他范例实施例中，数据二进制位区中也可包含数目更多或更少的实体存取位址，本发明并不限制实体存取位址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。

在本范例实施例中，可复写式非易失性存储器模块406为单阶存储单元(SingleLevel Cell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个数据二进制位的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406也可是多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个数据二进制位的快闪存储器模块)、复数阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个数据二进制位的快闪存储器模块)或其他具有相同特性的存储器模块。

图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。

在本范例实施例中，存储器管理电路502的控制指令是以固体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在本发明另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在本发明另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。

主机接口504是连接至存储器管理电路502并且用以连接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。

缓冲存储器508是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。

电源管理电路510是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

错误检查与校正电路512是连接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会根据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

在本范例实施例中，错误检查与校正电路512是以低密度奇偶检查码(lowdensity parity code，LDPC)来实作。然而，在另一范例实施例中，错误检查与校正电路512也可以BCH码、回旋码(convolutional code)、涡轮码(turbo code)、二进制位翻转(bitflipping)等编码/解码算法来实作。

具体来说，存储器管理电路202会依据所接收的数据及对应的错误检查与校正码(以下也称为错误校正码)来产生错误校正码框(ECC Frame)并且将错误校正码框写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406读取数据时，错误检查与校正电路512会根据错误校正码框中的错误校正码来验证所读取的数据的正确性。

值得一提的是，错误检查与校正电路512能够校正的错误二进制位的数目会与所产生的错误校正码的大小成正比。也就是说，当错误检查与校正电路512被设计能够校正的错误二进制位的数目越多时，则需要越多存储空间来存储所产生的错误校正码。因此，错误校正码框的大小会随着错误检查与校正电路512可校正的错误二进制位的能力而有所不同。例如，在一范例实施例中，错误检查与校正电路512最多能够校正40个错误二进制位。也就是说，只要发生在所读取的数据上的错误二进制位的数目不超过40，错误检查与校正电路512皆能够顺利地将错误二进制位更正。

此外，在一范例实施例中，存储器控制电路单元404还可包括数据随机化(randomizer)电路(未示出)。数据随机化电路可连接至存储器管理电路502，并且用以扰乱(convert)欲写入至可复写式非易失性存储器模块406的数据和还原(或称反扰乱)从可复写式非易失性存储器模块406中读取的数据。具体来说，为了使程序化至可复写式非易失性存储器模块406的数据呈现不规则的散乱状态，数据会先经过数据随机化电路的随机化处理(例如编辑、演算或重新排列)再被写入，以致于实际程序化至实体程序化单元的数据够乱，而避免因为分布不平均、读取电压偏移或二进制位线电阻不均匀等因素而造成数据的识别错误，其中，经过随机化处理的新数据与原数据不同，但新数据中0与1的比例可与原数据相同或不同。同样地，由于实际程序化至实体程序化单元的数据是已被扰乱过，因此，从可复写式非易失性存储器模块406中读出的数据也会先经过数据随机化电路的还原处理，以还原成原始的数据。

在一范例实施例中，欲存储的数据可先经由错误检查与校正电路512执行编码处理而产生编码数据，再经由数据随机化电路对编码数据执行扰乱处理。然而，在另一范例实施例中，欲存储的数据也可先经由数据随机化电路执行扰乱处理而产生已扰乱数据，再由错误检查与校正电路512对已扰乱数据执行编码处理。此外，数据随机化电路可以实作为独立在错误检查与校正电路512之外，或者也可以实作在错误检查与校正电路512中。

图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。

必须了解的是，在此描述可复写式非易失性存储器模块406的实体抹除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。

以下描述存储器管理电路502、主机接口504与存储器接口506、缓冲存储器508、电源管理电路510与错误检查与校正电路512所执行的操作，也可参考为由存储器控制电路单元404所执行。

请参照图6，存储器管理电路502会将实体抹除单元410(0)～410(N)逻辑地分组为数据区602、闲置区604、系统区606与取代区608。

逻辑上属于数据区602与闲置区604的实体抹除单元是用以存储来自于主机系统11的数据。具体来说，数据区602的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区604的实体抹除单元是用以替换数据区602的实体抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会从闲置区604中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区602的实体抹除单元。

逻辑上属于系统区606的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。

逻辑上属于取代区608中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区608中仍存有正常的实体抹除单元并且数据区602的实体抹除单元损坏时，存储器管理电路502会从取代区608中提取正常的实体抹除单元来更换损坏的实体抹除单元。

特别是，数据区602、闲置区604、系统区606与取代区608的实体抹除单元的数量会根据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至数据区602、闲置区604、系统区606与取代区608的分组关系会动态地变动。例如，当闲置区604中的实体抹除单元损坏而被取代区608的实体抹除单元取代时，则原本取代区608的实体抹除单元会被关联至闲置区604。

请参照图7，存储器管理电路502会配置逻辑单元LBA(0)～LBA(H)以映射数据区602的实体抹除单元，其中每一逻辑单元具有多个逻辑子单元以映射对应的实体抹除单元的实体程序化单元。并且，当主机系统11欲写入数据至逻辑单元或更新存储于逻辑单元中的数据时，存储器控制电路单元404(或存储器管理电路502)会从闲置区604中提取一个实体抹除单元来写入数据，以轮替数据区602的实体抹除单元。在本范例实施例中，逻辑子单元可以是逻辑页面或逻辑扇区。

为了识别每个逻辑单元的数据被存储在哪个实体抹除单元，在本范例实施例中，存储器管理电路502会记录逻辑单元与实体抹除单元之间的映射。并且，当主机系统11欲在逻辑子单元中存取数据时，存储器管理电路502会确认此逻辑子单元所属的逻辑单元，并且在此逻辑单元所映射的实体抹除单元中来存取数据。例如，在本范例实施例中，存储器管理电路502会在可复写式非易失性存储器模块406中存储逻辑-实体映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器管理电路502会将逻辑-实体映射表载入至缓冲存储器508来维护。

值得一提的是，由于缓冲存储器508的容量有限无法存储记录所有逻辑单元的映射关系的映射表，因此，在本范例实施例中，存储器管理电路502会将逻辑单元LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑-实体映射表。特别是，当存储器管理电路502欲更新某个逻辑单元的映射时，对应此逻辑单元所属的逻辑区域的逻辑-实体映射表会被载入至缓冲存储器508来被更新。

一般来说，在存储器存储装置10出厂之前，制造商会使用量产工具(MassProduction tool，MP tool)来对存储器存储装置10执行开卡操作，例如对存储器存储装置10执行初始化动作。

在本范例实施例中，在执行开卡操作之前，制造商会先使用一个外部装置(也称，第一外部装置)来扫描(例如，做读写测试)可复写式非易失性存储器模块406以取得区块信息(也称，第一区块信息)。第一外部装置可例如是一治具。第一区块信息可用以识别出可复写式非易失性存储器模块406中正常的实体抹除单元与损毁的实体抹除单元。接着，第一外部装置会执行一个编码单元来对第一区块信息执行编码操作和/或随机化处理，以产生第一字串。具体来说，编码单元会产生对应第一区块信息的第一错误校正码，并且根据第一区块信息与第一错误校正码产生至少一第一错误校正码框。上述的至少一第一错误校正码框会形成上述的第一字串。之后，第一外部装置会将对应第一区块信息的第一字串存储至可复写式非易失性存储器模块406中。在另一范例实施例中，第一外部装置还会将第一区块信息输入一错误检查与校正电路来编码第一区块信息以产生另一个字串，并将此另一个字串存储至可复写式非易失性存储器模块406中。

上述的编码单元可包括一或多个程序码，并且可被存储或配置在上述的第一外部装置中。此编码单元可以使用低密度奇偶检查码(low density parity code，LDPC)、BCH码、回旋码(convolutional code)、涡轮码(turbo code)或二进制位翻转(bit flipping)等编码/解码算法来实作。

也就是说，写入至可复写式非易失性存储器模块406的第一字串是包括第一区块信息与第一错误校正码。之后，制造商可将存有第一字串的可复写式非易失性存储器模块406配置在存储器存储装置10上。接着，制造商可使用另一外部装置(也称，第二外部装置)来执行量产工具以执行可复写式非易失性存储器模块406的开卡操作。第二外部装置可例如是一治具。在一范例实施例中，编码单元也可被配置在第二外部装置中。此外，在另一范例实施例中，第一外部装置与第二外部装置可以是同一个装置。

在开卡操作的过程中，第二外部装置会经由量产工具发送控制指令，以指示存储器存储装置10的存储器管理电路502从可复写式非易失性存储器模块406中读取第一字串以获取一数据串。第二外部装置可执行编码单元根据上述的数据串执行一解码操作以取得对应第一区块信息的第二区块信息。

换句话说，写入至可复写式非易失性存储器模块406的第一字串是包括第一区块信息与第一错误校正码。而从可复写式非易失性存储器模块406中读取第一字串时，可通过第一字串中的第一错误校正码来解码所读取的数据以获取正确的第一区块信息。也就是说，第二区块信息会相同于第一区块信息。

接着，第二外部装置会经由量产工具发送控制指令指示存储器管理电路502将第二区块信息通过错误检查与校正电路512与随机化电路写入至可复写式非易失性存储器模块406中，之后，存储器管理电路502将第二区块信息输入至错误检查与校正电路512与随机化电路以对第二区块信息执行编码操作与随机化处理以产生第二字串，在此不限制随机化处理的电路，也可由错误检查与校正电路512或存储器管理电路502来进行随机化处理。具体而言，错误检查与校正电路512会产生对应第二区块信息的第二错误校正码，并且根据第二区块信息与第二错误校正码产生至少一第二错误校正码框。上述的至少一第二错误校正码框会形成上述的第二字串。接着，存储器管理电路502将第二字串写入至可复写式非易失性存储器模块406中。

更进一步来说，第一区块信息会相同于第二区块信息。也就是说，第一字串与第二字串都是基于第一区块信息所产生。以下将举范例实施例来说明上述的操作。

图8是根据本发明的一范例实施例所示出的数据保护方法的示意图。

请参照图8，在开卡操作之前，第一外部装置通过扫描可复写式非易失性存储器模块406取得关于实体抹除单元410(0)～410(N)的第一区块信息IB_1。

在取得第一区块信息IB_1之后，编码单元会对第一区块信息IB_1执行编码操作(也称，第一编码操作)以产生第一错误校正码ECC1，其中第一区块信息IB_1会与第一错误校正码ECC1一起形成第一字串STR1而被写入可复写式非易失性存储器模块406的至少一个实体程序化单元中。为方便说明，以下仅以第一字串STR1被存储在第一实体程序化单元P1为例进行说明。

之后，可复写式非易失性存储器模块406被配置于存储器存储装置10中。量产工具会指示存储器管理电路502从可复写式非易失性存储器模块406的第一实体程序化单元P1中读取第一字串STR1。编码单元根据第一字串STR1所包含的第一错误校正码ECC1来解码所读到的数据以获得第二区块信息IB_2。在本范例实施例中，经由正确解码与校正后所获得的第二区块信息IB_2会相同于第一区块信息IB_1。

接着，量产工具会指示存储器管理电路502将第二区块信息IB_2输入至错误检查与校正电路512以对第二区块信息IB_2执行编码操作(也称，第二编码操作)来产生第二错误校正码ECC2，其中第二区块信息IB_2会与第二错误校正码ECC2一起形成第二字串STR2而被写入可复写式非易失性存储器模块406的至少一个实体程序化单元中。为方便说明，以下仅以第二字串STR2被存储在第二实体程序化单元P2为例进行说明。

也就是说，可复写式非易失性存储器模块406中会存有对应第一区块信息IB_1的两个不同的字串。更详细来说，编码单元会编码经由扫描所取得的第一区块信息IB_1而产生第一字串STR1，并且错误检查与校正电路512会编码从第一字串STR1中取得的第一区块信息而产生第二字串STR2。因此，第一字串STR1与第二字串STR2都是基于第一区块信息IB_1所产生。

值得一提的是，在一范例实施例中，一份区块信息可具有一个对应的错误校正码。此区块信息与其对应的错误校正码可形成一个错误校正码框。因此，经由编码区块信息而产生的字串可包括一个错误校正码框。然而，在其他的范例实施例中，区块信息可被分割成多个码框(frame)。每一个码框可具有一个对应的子错误校正码。每一个码框与其对应的子错误校正码可形成多个错误校正码框。换句话说，区块信息的错误校正码可包括多个子错误校正码。因此，经由编码区块信息所产生的字串可包括多个错误校正码框。

第一字串STR1包含的第一区块信息IB_1与第一错误校正码ECC1可分别存储在第一实体程序化单元P1的数据二进制位区与冗余二进制位区，并且第二字串STR2包含的第二区块信息IB_2与第二错误校正码ECC2可分别存储在第二实体程序化单元P2的数据二进制位区与冗余二进制位区。第一实体程序化单元P1与第二实体程序化单元P2可以是不同的实体程序化单元，并且可以是属于相同或相异的实体抹除单元。然而，在一个实体程序化单元可存储多个错误校正码框的可复写式非易失性存储器模块406中，第一实体程序化单元P1与第二实体程序化单元P2可以是相同的实体程序化单元。虽然，上述内容是以一个实体程序化单元可存储一个错误校正码框为例。然而，在其他的范例实施例中，一个实体程序化单元也可存储一个以上的错误校正码框。

当从可复写式非易失性存储器模块406读取数据时，对应所读取数据的错误校正码会一并被读取。当所读取数据的错误二进制位数目大于对应的错误校正码的最大保护能力时，所读取的数据便无法根据对应的错误校正码来校正。错误校正码的最大保护能力是指根据错误校正码所能校正的错误二进制位的最大数目。在本范例实施例中，由编码单元产生的第一错误校正码ECC1的最大保护能力与由错误检查与校正电路512产生的第二错误校正码ECC2的最大保护能力可不相同。例如，基于成本考量与硬件设计上的限制等因素，错误检查与校正电路512可被设计为能产生具备较低的最大保护能力的第二错误校正码ECC2。而编码单元可被设计为能产生具备较高的最大保护能力的第一错误校正码ECC1。举例来说，以保护1000个二进制位的数据而言，假设错误检查与校正电路512可产生最大保护能力为60个二进制位(bits)的第二错误校正码ECC2，而编码单元则可产生最大保护能力为200个二进制位的第一错误校正码ECC1。由于错误校正码的最大保护能力不同，因此一个第一错误校正码框的大小与一个第二错误校正码框的大小也会不同。在一范例实施例中，经由编码单元产生的一个第一错误校正码框的大小可为1KB，而经由编码单元产生的第一字串STR1的大小可为8KB。然而，本发明并不以上述内容为限。

此外，还可分别对第二区块信息IB_2与第一区块信息IB_1执行随机化处理。例如，在一范例实施例中，错误检查与校正电路512可先对第二区块信息IB_2执行编码操作以产生第二错误校正码ECC2后再对第二区块信息IB_2执行随机化处理。编码单元也可先对第一区块信息IB_1执行编码操作以产生第一错误校正码ECC1，之后再对第一区块信息IB_1执行随机化处理。此外，在此范例实施例中，还可对第一错误校正码ECC1及第二错误校正码ECC2执行随机化处理。然而，在另一范例实施例中，可先对第二区块信息IB_2执行随机化处理再对第二区块信息IB_2执行编码操作以产生第二错误校正码ECC2。也可先对第一区块信息IB_1执行随机化处理后再对第一区块信息IB_1执行编码操作以产生第一错误校正码ECC1。也就是说，被存储至可复写式非易失性存储器模块406的数据是经过随机化处理后的数据。

在存储至可复写式非易失性存储器模块406的数据会经过随机化处理的范例实施例中，从可复写式非易失性存储器模块406所读出的数据也会经过对应的还原处理来还原成原始数据。

图9是根据本发明的一范例实施例所示出的数据保护方法的流程图。

请参照图9，在步骤S901中，外部装置经由量产工具指示存储器管理电路502从可复写式非易失性存储器模块中读取第一字串以获取一数据串，其中第一字串包括对应多个实体抹除单元的第一区块信息。此外，第一字串还包括第一错误校正码。在本步骤之前，另一外部装置可先扫描可复写式非易失性存储器模块中的实体抹除单元以获取第一区块信息。第一区块信息可至少包括用以表示正常的实体抹除单元与损坏的实体抹除单元的信息。在取得第一区块信息之后，上述的另一外部装置可通过编码单元对第一区块信息执行第一编码操作以产生第一字串，并且将第一字串存储至可复写式非易失性存储器模块中。

接着，在步骤S903中，外部装置经由编码单元根据数据串执行解码操作以获取对应所述多个实体抹除单元的第二区块信息。在此步骤中，编码单元会根据数据串中的第一错误校正码来解码以获取已解码的数据作为对应多个实体抹除单元的第二区块信息。在本范例实施例中，第二区块信息会相同于第一区块信息。

之后，在步骤S905中，外部装置经由量产工具指示存储器管理电路将第二区块信息输入至错误检查与校正电路以对第二区块信息执行编码操作而产生第二字串，并且将第二字串存储至可复写式非易失性存储器模块中。在本步骤中，上述的可复写式非易失性存储器模块会被配置在一存储器存储装置中，并且此存储器存储装置包括上述的存储器管理电路与上述的错误检查与校正电路。

图9中的上述各步骤已在前述的范例实施例中详细说明，在此便不再赘述。

如同前面的范例实施例所述，编码单元也可用来执行解码操作。因此，当可复写式非易失性存储器406被配置在不同于存储器存储装置10的另一个存储器存储装置时，可通过例如是存储在另一个外部装置中的编码单元来解码存储在可复写式非易失性存储器模块406中的数据以取得正确的区块信息。

图10是根据本发明的另一范例实施例所示出的数据保护方法的示意图。

请参照图10，相同于图8的范例实施例，在完成可复写式非易失性存储器模块406在开卡操作之前的扫描操作与开卡操作之后，被配置在存储器存储装置10的可复写式非易失性存储器模块406会存有对应区块信息的第一字串STR1与第二字串STR2。

在本范例实施例中，存储器存储装置100是不同于存储器存储装置10的另一个装置。存储器存储装置100的存储器控制电路单元1010包括存储器管理电路1012与错误检查与校正电路1014。存储器存储装置100的错误检查与校正电路1014与存储器存储装置10的错误检查与校正电路512是以不同的编码/解码算法来实作。

如图10所示，当存有第一字串STR1与第二字串STR2的可复写式非易失性存储器模块406被改为配置在存储器存储装置100时，制造商会使用量产工具以再次对可复写式非易失性存储器模块406执行开卡操作。

在本范例实施例中，量产工具先搜寻出存有第一字串STR1的第一实体程序化单元P1并且从第一实体程序化单元P1中读取第一字串STR1。接着，编码单元会根据所读取的第一字串STR1执行解码操作以获取正确的区块信息。换句话说，外部装置会接收到存储器管理电路1012回传的第一字串STR1，并且执行编码单元以根据第一字串STR1包含的第一错误校正码来校正所读取的数据以取得正确的区块信息。

举例来说，第一字串STR1所包含的数据是经过随机化处理的数据，因此编码单元会执行还原操作以还原所读取的数据，并且根据第一字串STR1包含的第一错误校正码来校正所读取的数据以获取正确的区块信息。接着，量产工具会指示存储器管理电路1012将正确的区块信息输入至错误检查与校正电路1014以对输入的区块信息执行编码操作与随机化处理来产生对应正确的区块信息的第三字串STR3。然后，量产工具会指示存储器管理电路1012将第三字串STR3存储至可复写式非易失性存储器模块406的第三实体程序化单元P3中。也就是说，正确的区块信息可直接从第一实体程序化单元P1中获取，而不需再次扫描可复写式非易失性存储器模块406。

此外，由于存储器存储装置100的错误检查与校正电路1014与存储器存储装置10的错误检查与校正电路512是使用不同的编码/解码算法，因此错误检查与校正电路1014无法解码从第二程序化单元P2中读出的数据。因此，在一范例实施例中，存储器管理电路1012还可将存储在第二程序化单元P2中的数据(也即，第二字串STR2)设定为无效数据。

综上所述，本发明通过配置在外部装置的编码单元对区块信息执行编码操作以产生对应的字串，并且由存储器存储装置的错误检查与校正电路对相同于上述的区块信息执行编码操作以产生另一个对应的字串，可在可复写式非易失性存储器中存储对应上述的区块信息的两个编码后的字串。如此一来，当此可复写式非易失性存储器模块被配置到另一存储器存储装置上时，正确的区块信息可通过从此可复写式非易失性存储器模块中读取对应的字串来取得。由此，重工过程的所需时间可有效地缩短。并且，通过编码单元来执行编码操作可提升对区块信息的保护能力。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种数据保护方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述数据保护方法包括：

从所述可复写式非易失性存储器模块中读取第一字串以获取数据串，其中所述第一字串包括对应所述多个实体抹除单元的第一区块信息；

根据所述数据串执行解码操作以获取对应所述多个实体抹除单元的第二区块信息；以及

将所述第二区块信息输入至配置所述可复写式非易失性存储器模块的存储器存储装置的错误检查与校正电路以对所述第二区块信息执行编码操作而产生第二字串；以及

将所述第二字串存储至所述可复写式非易失性存储器模块中，其中所述第一字串是由不同于所述存储器存储装置的外部装置所产生。

2.根据权利要求1所述的数据保护方法，其特征在于，其中所述第一区块信息相同于所述第二区块信息。

3.根据权利要求1所述的数据保护方法，其特征在于，其中根据所述数据串执行所述解码操作以获取所述第二区块信息的步骤包括：

根据所述数据串中的第一错误校正码执行所述解码操作以取得所述第二区块信息。

4.根据权利要求3所述的数据保护方法，其特征在于，其中将所述第二区块信息输入至配置所述可复写式非易失性存储器模块的所述存储器存储装置的所述错误检查与校正电路以对所述第二区块信息执行所述编码操作而产生所述第二字串的步骤包括：

通过配置所述可复写式非易失性存储器模块的所述存储器存储装置的所述错误检查与校正电路对所述第二区块信息执行所述编码操作以产生第二错误校正码；以及

根据所述第二区块信息与所述第二错误校正码产生所述第二字串。

5.根据权利要求4所述的数据保护方法，其特征在于，其中所述第一区块信息与所述第一错误校正码形成至少一第一错误校正码框，所述第二区块信息与所述第二错误校正码形成至少一第二错误校正码框，其中所述至少一第一错误校正码框与所述至少一第二错误校正码框的大小不相同。

6.根据权利要求1所述的数据保护方法，其特征在于，还包括：在所述可复写式非易失性存储器模块的开卡操作执行之前，扫描所述多个实体抹除单元以产生所述第一区块信息。

7.根据权利要求6所述的数据保护方法，其特征在于，其中所述外部装置包括编码单元，其中所述编码单元根据所述第一区块信息执行编码操作以产生第一错误校正码，并且根据所述第一区块信息与所述第一错误校正码产生所述第一字串。

8.根据权利要求1所述的数据保护方法，其特征在于，其中所述多个实体抹除单元包括多个实体程序化单元，其中所述第一字串存储在所述多个实体程序化单元之中的至少一第一实体程序化单元中，

其中将所述第二字串存储至所述可复写式非易失性存储器模块中的步骤包括：

将所述第二字串存储至所述多个实体程序化单元之中的至少一第二实体程序化单元。

9.根据权利要求8所述的数据保护方法，其特征在于，其中所述至少一第一实体程序化单元与所述至少一第二实体程序化单元属于所述多个实体抹除单元之中的第一实体抹除单元。

10.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接主机系统；

可复写式非易失性存储器模块，包括多个实体抹除单元；以及

存储器控制电路单元，用以连接至所述连接接口单元与所述可复写式非易失性存储器模块并且具有错误检查与校正电路，

其中所述可复写式非易失性存储器模块存储有第一字串与第二字串，其中所述第一字串包括第一区块信息与第一错误校正码，所述第二字串包括第二区块信息与第二错误校正码，

其中所述第一错误校正码是通过外部装置执行编码单元以根据所述第一区块信息所产生，且所述第二错误校正码是通过所述错误检查与校正电路根据所述第二区块信息所产生，

其中所述第二区块信息是根据以所述第一字串来执行解码操作所产生。

11.根据权利要求10所述的存储器存储装置，其特征在于，其中所述第二区块信息与所述第一区块信息相同。

12.根据权利要求10所述的存储器存储装置，其特征在于，其中所述存储器控制电路单元还用以根据所述外部装置的控制指令将所述第二区块信息输入至所述错误检查与校正电路以产生所述第二错误校正码，根据所述第二区块信息与所述第二错误校正码产生所述第二字串，并且将所述第二字串存储至所述可复写式非易失性存储器模块中。

13.根据权利要求10所述的存储器存储装置，其特征在于，其中所述第一字串是在所述可复写式非易失性存储器模块的开卡操作执行之前被存储至所述可复写式非易失性存储器模块。

14.根据权利要求10所述的存储器存储装置，其特征在于，其中所述第一区块信息与所述第一错误校正码形成至少一第一错误校正码框，所述第二区块信息与所述第二错误校正码形成至少一第二错误校正码框，其中所述至少一第一错误校正码框的大小与所述至少一第二校正码框的大小不相同。

15.根据权利要求10所述的存储器存储装置，其特征在于，其中所述多个实体抹除单元包括多个实体程序化单元，其中所述第一字串被存储在所述多个实体程序化单元之中的至少一第一实体程序化单元中，并且所述第二字串被存储在所述多个实体程序化单元之中的至少一第二实体程序化单元中。

16.根据权利要求15所述的存储器存储装置，其特征在于，其中所述至少一第一实体程序化单元与所述至少一第二实体程序化单元属于所述多个实体抹除单元之中的第一实体抹除单元。

17.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接主机系统；

可复写式非易失性存储器模块，包括多个实体抹除单元；以及

存储器控制电路单元，用以连接至所述连接接口单元与所述可复写式非易失性存储器模块并且具有错误检查与校正电路，

其中所述可复写式非易失性存储器模块存储有第一字串与一第二字串，其中所述第一字串包括第一区块信息与第一错误校正码，所述第二字串包括第二区块信息与第二错误校正码，

其中所述第一错误校正码是通过外部装置执行编码单元以根据所述第一区块信息所产生，且所述第二错误校正码是通过所述错误检查与校正电路根据所述第二区块信息所产生，其中所述第一错误校正码不同于所述第二错误校正码。

18.根据权利要求17所述的存储器存储装置，其特征在于，其中所述第二区块信息与所述第一区块信息相同。

19.根据权利要求17所述的存储器存储装置，其特征在于，其中所述多个实体抹除单元包括多个实体程序化单元，其中所述第一字串被存储在所述多个实体程序化单元之中的至少一第一实体程序化单元中，并且所述第二字串被存储在所述多个实体程序化单元之中的至少一第二实体程序化单元中。

20.根据权利要求19所述的存储器存储装置，其特征在于，其中所述至少一第一实体程序化单元与所述至少一第二实体程序化单元属于所述多个实体抹除单元之中的第一实体抹除单元。