CN112445416B - 冷区域判断方法、存储器控制电路单元与存储器存储装置 - Google Patents

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Abstract

本发明提供一种冷区域判断方法、存储器控制电路单元与存储器存储装置。所述方法包括：记录分别对应于多个逻辑单元的多个逻辑更新次数；根据所述多个逻辑更新次数计算分别对应多个实体抹除单元的多个参考更新次数；根据多个第一逻辑单元所分别对应的多个第一逻辑更新次数计算一参考值；以及根据所述参考值以及所述多个参考更新次数判断前述多个实体抹除单元中属于冷区域的至少一第一实体抹除单元。

Description

冷区域判断方法、存储器控制电路单元与存储器存储装置
技术领域
本发明涉及一种冷区域判断方法、存储器控制电路单元与存储器存储装置。
背景技术
数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。
一般来说，可复写式非易失性存储器模块中的实体抹除单元依照被存取的频率又可以被分为属于“冷区域”的实体抹除单元或者是属于“热区域”的实体抹除单元。特别是，属于热区域的实体抹除单元中的数据被存取的频率会高于冷区域被存取的频率。而如何识别一个实体抹除单元属于冷区域或热区域，是本领域技术人员所欲解决的问题之一。
发明内容
本发明提供一种冷区域判断方法、存储器控制电路单元与存储器存储装置，其可以有效地识别出属于冷区域的实体抹除单元。
本发明提出一种冷区域判断方法，用于一可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，所述冷区域判断方法包括：记录分别对应于多个逻辑单元的多个逻辑更新次数；根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的多个参考更新次数；根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算一参考值；以及根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于一冷区域的至少一第一实体抹除单元。
在本发明的一实施例中，记录分别对应于所述多个逻辑单元的所述多个逻辑更新次数的步骤包括：当根据多个逻辑子单元中的一第一逻辑子单元执行一第一写入操作时，更新所述多个逻辑单元中所述第一逻辑子单元所属的一第二逻辑单元的一写入次数；当所述第二逻辑单元的所述写入次数等于一门槛值时，更新所述多个逻辑更新次数中所述第二逻辑单元的一第二逻辑更新次数，并且将所述第二逻辑单元的所述写入次数设为零。
在本发明的一实施例中，所述门槛值为一个逻辑单元所具有的逻辑子单元的数量。
在本发明的一实施例中，根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的所述多个参考更新次数的步骤包括：根据所述多个逻辑单元中的多个第三逻辑单元的多个第三逻辑更新次数，计算所述多个实体抹除单元中的一第二实体抹除单元的参考更新次数，其中所述第二实体抹除单元中的实体程序化单元映射所述多个第三逻辑单元。
在本发明的一实施例中，所述第二实体抹除单元的参考更新次数为所述多个第三逻辑更新次数的平均值。
在本发明的一实施例中，根据所述多个逻辑单元中的所述多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的所述多个第一逻辑更新次数计算所述参考值的步骤包括：根据最近执行的多个第二写入操作所对应的所述多个第一逻辑单元，计算所述多个第一逻辑单元的所述多个第一逻辑更新次数的平均值以作为所述参考值。
在本发明的一实施例中，根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于所述冷区域的所述第一实体抹除单元的步骤包括：分别计算所述参考值与所述多个参考更新次数的多个差值；以及根据所述多个差值从所述多个实体抹除单元中选择所述第一实体抹除单元以将所述第一实体抹除单元识别为属于所述冷区域。
在本发明的一实施例中，所述多个差值中对应于所述第一实体抹除单元的一第一差值的数量为i，当所述多个差值以由大到小的顺序排列时，所述第一差值是位于所述顺序中的前i个差值，其中i为正整数。
本发明提出一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，所述存储器控制电路单元包括：主机接口、存储器接口以及存储器管理电路。主机接口用以电性连接至一主机系统。存储器接口用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元。存储器管理电路电性连接至所述主机接口以及所述存储器接口。存储器管理电路用以执行下述运作：记录分别对应于多个逻辑单元的多个逻辑更新次数；根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的多个参考更新次数；根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算一参考值；以及根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于一冷区域的至少一第一实体抹除单元。
在本发明的一实施例中，在记录分别对应于所述多个逻辑单元的所述多个逻辑更新次数的运作中，当根据多个逻辑子单元中的一第一逻辑子单元执行一第一写入操作时，存储器管理电路还用以更新所述多个逻辑单元中所述第一逻辑子单元所属的一第二逻辑单元的一写入次数。当所述第二逻辑单元的所述写入次数等于一门槛值时，存储器管理电路还用以更新所述多个逻辑更新次数中所述第二逻辑单元的一第二逻辑更新次数，并且将所述第二逻辑单元的所述写入次数设为零。
在本发明的一实施例中，所述门槛值为一个逻辑单元所具有的逻辑子单元的数量。
在本发明的一实施例中，在根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的所述多个参考更新次数的运作中，存储器管理电路还用以根据所述多个逻辑单元中的多个第三逻辑单元的多个第三逻辑更新次数，计算所述多个实体抹除单元中的一第二实体抹除单元的参考更新次数，其中所述第二实体抹除单元中的实体程序化单元映射所述多个第三逻辑单元。
在本发明的一实施例中，所述第二实体抹除单元的参考更新次数为所述多个第三逻辑更新次数的平均值。
在本发明的一实施例中，在根据所述多个逻辑单元中的所述多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的所述多个第一逻辑更新次数计算所述参考值的运作中，存储器管理电路还用以根据最近执行的多个第二写入操作所对应的所述多个第一逻辑单元，计算所述多个第一逻辑单元的所述多个第一逻辑更新次数的平均值以作为所述参考值。
在本发明的一实施例中，在根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于所述冷区域的所述第一实体抹除单元的运作中，存储器管理电路还用以执行下述运作：分别计算所述参考值与所述多个参考更新次数的多个差值；以及根据所述多个差值从所述多个实体抹除单元中选择所述第一实体抹除单元以将所述第一实体抹除单元识别为属于所述冷区域。
在本发明的一实施例中，所述多个差值中对应于所述第一实体抹除单元的一第一差值的数量为i，当所述多个差值以由大到小的顺序排列时，所述第一差值是位于所述顺序中的前i个差值，其中i为正整数。
本发明提出一种存储器存储装置。存储器存储装置包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以电性连接至主机系统。所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元。存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块。存储器控制电路单元用以执行下述运作：记录分别对应于多个逻辑单元的多个逻辑更新次数；根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的多个参考更新次数；根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算一参考值；以及根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于一冷区域的至少一第一实体抹除单元。
在本发明的一实施例中，在记录分别对应于所述多个逻辑单元的所述多个逻辑更新次数的运作中，当根据多个逻辑子单元中的一第一逻辑子单元执行一第一写入操作时，存储器控制电路单元还用以更新所述多个逻辑单元中所述第一逻辑子单元所属的一第二逻辑单元的一写入次数。当所述第二逻辑单元的所述写入次数等于一门槛值时，存储器控制电路单元还用以更新所述多个逻辑更新次数中所述第二逻辑单元的一第二逻辑更新次数，并且将所述第二逻辑单元的所述写入次数设为零。
在本发明的一实施例中，所述门槛值为一个逻辑单元所具有的逻辑子单元的数量。
在本发明的一实施例中，在根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的所述多个参考更新次数的运作中，存储器控制电路单元还用以根据所述多个逻辑单元中的多个第三逻辑单元的多个第三逻辑更新次数，计算所述多个实体抹除单元中的一第二实体抹除单元的参考更新次数，其中所述第二实体抹除单元中的实体程序化单元映射所述多个第三逻辑单元。
在本发明的一实施例中，所述第二实体抹除单元的参考更新次数为所述多个第三逻辑更新次数的平均值。
在本发明的一实施例中，在根据所述多个逻辑单元中的所述多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的所述多个第一逻辑更新次数计算所述参考值的运作中，存储器控制电路单元还用以根据最近执行的多个第二写入操作所对应的所述多个第一逻辑单元，计算所述多个第一逻辑单元的所述多个第一逻辑更新次数的平均值以作为所述参考值。
在本发明的一实施例中，在根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于所述冷区域的所述第一实体抹除单元的运作中，存储器控制电路单元还用以执行下述运作：分别计算所述参考值与所述多个参考更新次数的多个差值；以及根据所述多个差值从所述多个实体抹除单元中选择所述第一实体抹除单元以将所述第一实体抹除单元识别为属于所述冷区域。
在本发明的一实施例中，所述多个差值中对应于所述第一实体抹除单元的一第一差值的数量为i，当所述多个差值以由大到小的顺序排列时，所述第一差值是位于所述顺序中的前i个差值，其中i为正整数。
本发明提出一种冷区域判断方法，用于一可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，所述冷区域判断方法包括：记录分别对应于多个逻辑单元的多个逻辑更新次数；根据用于记录分别对应于所述多个实体抹除单元的多个有效数据计数的一有效数据计数表，从所述多个实体抹除单元中选择多个候选实体抹除单元，其中当所述多个有效数据计数由小到大的顺序排列时，所述多个候选实体抹除单元的有效数据计数是位于所述顺序中的前k个有效数据计数，其中k为正整数；根据所述多个逻辑更新次数计算分别对应所述多个候选实体抹除单元的多个参考更新次数；根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算一参考值；根据所述参考值以及所述多个参考更新次数判断所述多个候选实体抹除单元中属于一冷区域的至少一第一实体抹除单元；以及从所述第一实体抹除单元中选择至少一来源实体抹除单元以执行一有效数据合并操作。
基于上述，本发明的冷区域判断方法、存储器控制电路单元与存储器存储装置可以有效地识别出属于冷区域的实体抹除单元。此外，本发明的冷区域判断方法可以找出用于执行有效数据合并操作的来源实体抹除单元以避免一有效数据合并操作的目的实体抹除单元在下一次的有效数据合并操作被挑选为来源实体抹除单元。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5A与图5B是根据本范例时实施例所示出的存储单元存储架构与实体抹除单元的范例示意图；
图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图；
图9是根据一范例实施例所示出的计算一实体抹除单元的参考更新次数的范例示意图；
图10是根据一范例实施例所示出的判断属于冷区域的实体抹除单元的范例示意图；
图11是根据一范例实施例所示出的冷区域判断方法的流程图；
图12是根据一范例实施例所示出的从属于冷区域的实体抹除单元中选择有效数据合并操作的来源实体抹除单元的范例示意图；
图13是根据另一范例实施例所示出的冷区域判断方法的流程图。
附图标记说明
10：存储器存储装置
11：主机系统
110：系统总线
111：处理器
112：随机存取存储器
113：只读存储器
114：数据传输接口
12：输入/输出(I/O)装置
20：主机板
201：U盘
202：存储卡
203：固态硬盘
204：无线存储器存储装置
205：全球定位系统模块
206：网络接口卡
207：无线传输装置
208：键盘
209：屏幕
210：喇叭
32：SD卡
33：CF卡
34：嵌入式存储装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装存储装置
402：连接接口单元
404：存储器控制电路单元
406：可复写式非易失性存储器模块
702：存储器管理电路
704：主机接口
706：存储器接口
708：错误检查与校正电路
710：缓冲存储器
712：电源管理电路
502：数据区
504：闲置区
506：暂存区
508：取代区
510(0)～510(N)：实体抹除单元
LBA(0)～LBA(H)：逻辑单元
LZ(0)～LZ(M)：逻辑区域
P1～P6：实体程序化单元
SLBA0、SLBA4096、SLBA5、SLBA5000、SLBA8193、SLBA8194：逻辑子单元
S1101：记录分别对应于多个逻辑单元的多个逻辑更新次数的步骤
S1103：根据前述多个逻辑更新次数计算分别对应多个实体抹除单元的多个参考更新次数的步骤
S1105：根据前述多个逻辑单元中的多个第一逻辑单元所分别对应的多个第一逻辑更新次数计算一参考值的步骤
S1107：根据前述的参考值以及前述的多个参考更新次数判断前述的多个实体抹除单元中属于冷区域的第一实体抹除单元的步骤
S1301：记录分别对应于多个逻辑单元的多个逻辑更新次数的步骤
S1303：根据用于记录分别对应于多个实体抹除单元的多个有效数据计数的一有效数据计数表，从前述的多个实体抹除单元中选择多个候选实体抹除单元的步骤
S1305：根据前述的多个逻辑更新次数计算分别对应多个候选实体抹除单元的多个参考更新次数的步骤
S1307：根据前述的多个逻辑单元中的多个第一逻辑单元所分别对应的多个第一逻辑更新次数计算一参考值的步骤
S1309：根据参考值以及前述的多个参考更新次数判断候选实体抹除单元中属于冷区域的第一实体抹除单元的步骤
S1311：从第一实体抹除单元中选择至少一来源实体抹除单元以执行有效数据合并操作的步骤
具体实施方式
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、安全数字(Secure Digital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi MediaCard,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embeddedMulti Chip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取、抹除与合并等运作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元510(0)～510(N)。例如，实体抹除单元510(0)～510(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序化单元，例如本发明的范例实施例中，每一个实体抹除单元包含258个实体程序化单元，而其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。
更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含4个实体存取地址，且一个实体存取地址的大小为512字节(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。
在本发明的范例实施例中，可复写式非易失性存储器模块406为复数阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406亦可是多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
图5A与图5B是根据本范例时实施例所示出的存储单元存储架构与实体抹除单元的范例示意图。
请参照图5A，可复写式非易失性存储器模块406的每个存储单元的存储状态可被识别为“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”(如图5A所示)，其中左侧算起的第1个比特为LSB、从左侧算起的第2个比特为CSB以及从左侧算起的第3个比特为MSB。此外，排列在同一条字线上的数个存储单元可组成3个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元，由此些存储单元的CSB所组成的实体程序化单元称为中实体程序化单元，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元。
请参照图5B，一个实体抹除单元是由多个实体程序化单元组所组成，其中每个实体程序化单元组包括由排列在同一条字线上的数个存储单元所组成的下实体程序化单元、中实体程序化单元与上实体程序化单元。例如，在实体抹除单元中，属于下实体程序化单元的第0个实体程序化单元、属于中实体程序化单元的第1个实体程序化单元和属于上实体程序化单元的第2个实体程序化单元会被视为一个实体程序化单元组。类似地，第3、4、5个实体程序化单元会被视为一个实体程序化单元组，并且以此类推其他实体程序化单元亦是依据此方式被区分为多个实体程序化单元组。
图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图6，存储器控制电路单元404包括存储器管理电路702、主机接口704、存储器接口706及错误检查与校正电路708。
存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702或任何包含于存储器控制电路单元404中的电路元件的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路702的控制指令是以固件型式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路702的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路702的控制指令亦可以一硬件型式来实作。例如，存储器管理电路702包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路702还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704亦可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路702产生并且通过存储器接口706传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。
错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路708会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器710与电源管理电路712。
缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器存储装置10的电源。
在本范例实施例中，错误检查与校正电路708可以针对存储于同一个实体程序化单元中的数据进行单框架(single-frame)编码，也可以针对存储于多个实体程序化单元中的数据进行多框架(multi-frame)编码。单框架编码与多框架编码可以分别采用低密度奇偶检查校正码(low density parity code，LDPC)、BCH码、回旋码(convolutional code)或涡轮码(turbo code)等编码算法的至少其中之一。或者，在一范例实施例中，多框架编码还可以采用里德-所罗门码(Reed-solomon codes,RS codes)算法或互斥或(XOR)算法。此外，在另一范例实施例中，更多未列于上的编码算法也可以被采用，在此便不赘述。根据所采用的编码算法，错误检查与校正电路708可以编码欲保护的数据来产生相对应的错误更正码和/或错误检查码。为了说明方便，以下将经由编码产生的错误更正码和/或错误检查码统称为编码数据。
图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
请参照图7，可复写式非易失性存储器模块406具有实体抹除单元510(0)～510(N)，并且存储器管理电路702会逻辑地分割(partition)为数据区502、闲置区504、暂存区506与取代区508。
逻辑上属于数据区502与闲置区504的实体抹除单元是用以存储来自于主机系统11的数据。具体来说，数据区502的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区504的实体抹除单元是用以替换数据区502的实体抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路702会从闲置区504中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区502的实体抹除单元。
逻辑上属于暂存区506的实体抹除单元是用以记录系统数据。例如，系统数据包括逻辑-实体映射表、关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
逻辑上属于取代区508中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区508中仍存有正常的实体抹除单元并且数据区502的实体抹除单元损坏时，存储器管理电路302会从取代区508中提取正常的实体抹除单元来更换损坏的实体抹除单元。
特别是，数据区502、闲置区504、暂存区506与取代区508的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至数据区502、闲置区504、暂存区506与取代区508的分组关系会动态地变动。例如，当闲置区504中的实体抹除单元损坏而被取代区508的实体抹除单元取代时，则原本取代区508的实体抹除单元会被关联至闲置区504。
请参照图8，存储器管理电路702会配置逻辑单元LBA(0)～LBA(H)以映射数据区502的实体抹除单元，其中每一逻辑单元具有多个逻辑子单元以映射对应的实体抹除单元的实体程序化单元。并且，当主机系统11欲写入数据至逻辑单元或更新存储于逻辑单元中的数据时，存储器管理电路702会从闲置区504中提取一个实体抹除单元来写入数据，以轮替数据区502的实体抹除单元。在本范例实施例中，逻辑子单元可以是逻辑页面或逻辑扇区。
为了识别每个逻辑单元的数据被存储在那个实体抹除单元，在本范例实施例中，存储器管理电路702会记录逻辑单元与实体抹除单元之间的映射。并且，当主机系统11欲在逻辑子单元中存取数据时，存储器管理电路702会确认此逻辑子单元所属的逻辑单元，并且在此逻辑单元所映射的实体抹除单元中来存取数据。例如，在本范例实施例中，存储器管理电路702会在可复写式非易失性存储器模块406中存储逻辑-实体映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器管理电路702会将逻辑-实体映射表载入至缓冲存储器710来维护。
值得一提的是，由于缓冲存储器710的容量有限无法存储记录所有逻辑单元的映射关系的映射表，因此，在本范例实施例中，假设存储器管理电路702会将逻辑单元LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑单元配置一个逻辑-实体映射表。特别是，当存储器管理电路702欲更新某个逻辑单元的映射时，对应此逻辑单元所属的逻辑区域的逻辑-实体映射表会被载入至缓冲存储器710来被更新。在本范例实施例中，存储所有的逻辑-实体映射表所需的空间为对应于可复写式非易失性存储器模块406中可用于存储数据的空间的千分之一。也就是说，假设可复写式非易失性存储器模块406的容量为1TB(Terabyte)，则存储所有的逻辑-实体映射表所需的空间为1GB(Gigabyte)。然而，在其他范例实施例中，存储所有的逻辑-实体映射表所需的空间可以随着可复写式非易失性存储器模块406的容量的不同而改变。
一般来说，可复写式非易失性存储器模块406中的实体抹除单元依照被存取的频率又可以被分为属于“冷区域”的实体抹除单元或者是属于“热区域”的实体抹除单元。特别是，属于热区域的实体抹除单元中的数据被存取的频率会高于冷区域被存取的频率。而如何识别一个实体抹除单元属于冷区域或热区域，是本领域技术人员所欲解决的问题之一。
在本发明的冷区域判断方法中，首先存储器管理电路702会对图8中的逻辑单元LBA(0)～LBA(H)分别记录多个逻辑更新次数。也就是说，在本实施例中，一个逻辑单元会有一张对应的逻辑-实体映射表以及该逻辑单元的一个逻辑更新次数。
更详细来说，当存储器管理电路702根据一逻辑子单元(亦称为，第一逻辑子单元)的地址执行一写入操作(亦称为，第一写入操作)以写入对应该第一逻辑子单元的数据至可复写式非易失性存储器模块406中时，存储器管理电路702会更新第一逻辑子单元所属的逻辑单元(亦称为，第二逻辑单元)的一写入次数。例如，每写入一次第二逻辑单元的一逻辑子单元的数据至可复写式非易失性存储器模块406中时，存储器管理电路702会对该写入次数加一。之后，当第二逻辑单元的写入次数等于一门槛值时，存储器管理电路702会更新第二逻辑单元的一逻辑更新次数(亦称为，第二逻辑更新次数)(例如，将逻辑更新次数加一)，并且将上述第二逻辑单元的写入次数设定为零以从零再开始累加。在本实施例中，前述的门槛值为可复写式非易失性存储器模块406中一个逻辑单元所具有的逻辑子单元的数量(例如，1024)。也就是说，在本实施例中，当根据一个逻辑单元执行1024次的写入操作后，该逻辑单元的逻辑更新次数会加一。然而，本发明并不用于限定前述的门槛值。通过上述方式，可以获得每一个逻辑单元LBA(0)～LBA(H)的逻辑更新次数。
之后，存储器管理电路702会根据逻辑单元LBA(0)～LBA(H)的逻辑更新次数计算分别对应实体抹除单元510(0)～510(S-1)的多个参考更新次数。也就是说，在本实施例中，每一个实体抹除单元会有一个参考更新次数。
图9是根据一范例实施例所示出的计算一实体抹除单元的参考更新次数的范例示意图。需说明的是，图9是以计算实体抹除单元510(0)的参考更新次数为例，而可复写式非易失性存储器模块406中其他的实体抹除单元也可以使用相同的方式计算出对应的参考更新次数。
请参照图9，以实体抹除单元510(0)(亦称为，第二实体抹除单元)为例，为了简化说明，在此假设实体抹除单元510(0)仅有六个实体程序化单元。假设实体抹除单元510(0)的实体程序化单元P1是存储逻辑子单元SLBA0的数据且逻辑子单元SLBA0是属于逻辑单元LBA(0)。实体抹除单元510(0)的实体程序化单元P2是存储逻辑子单元SLBA4096的数据且逻辑子单元SLBA4096是属于逻辑单元LBA(Z)。实体抹除单元510(0)的实体程序化单元P3是存储逻辑子单元SLBA5的数据且逻辑子单元SLBA5是属于逻辑单元LBA(0)。实体抹除单元510(0)的实体程序化单元P4是存储逻辑子单元SLBA5000的数据且逻辑子单元SLBA5000是属于逻辑单元LBA(Z)。实体抹除单元510(0)的实体程序化单元P5是存储逻辑子单元SLBA8193的数据且逻辑子单元SLBA8193是属于逻辑单元LBA(P)。实体抹除单元510(0)的实体程序化单元P6是存储逻辑子单元SLBA8194的数据且逻辑子单元SLBA8193是属于逻辑单元LBA(P)。
之后，存储器管理电路702会取得实体抹除单元510(0)中的每一个实体程序化单元所对应的逻辑单元的逻辑更新次数，并根据所取得的多个逻辑更新次数计算一平均值以将此平均值作为实体抹除单元510(0)的参考更新次数。以图9为例，存储器管理电路702会取得实体抹除单元510(0)中实体程序化单元P1所对应的逻辑单元LBA(0)的逻辑更新次数(例如，42)。存储器管理电路702会取得实体抹除单元510(0)中实体程序化单元P2所对应的逻辑单元LBA(Z)的逻辑更新次数(例如，52)。存储器管理电路702会取得实体抹除单元510(0)中实体程序化单元P3所对应的逻辑单元LBA(0)的逻辑更新次数(例如，42)。存储器管理电路702会取得实体抹除单元510(0)中实体程序化单元P4所对应的逻辑单元LBA(Z)的逻辑更新次数(例如，52)。存储器管理电路702会取得实体抹除单元510(0)中实体程序化单元P5所对应的逻辑单元LBA(P)的逻辑更新次数(例如，38)。存储器管理电路702会取得实体抹除单元510(0)中实体程序化单元P6所对应的逻辑单元LBA(P)的逻辑更新次数(例如，38)。在此，可以将实体抹除单元510(0)中实体程序化单元P1～P6所映射的逻辑单元简称为“第三逻辑单元”，且此些第三逻辑单元的逻辑更新次数可以简称为“第三逻辑更新次数”。
在取得实体抹除单元510(0)中的每一个实体程序化单元所对应的逻辑单元的逻辑更新次数后，存储器管理电路702会根据所取得的多个逻辑更新次数计算一平均值(例如，((42+52+42+52+38+38)/6)＝44)。存储器管理电路702会将此平均值作为实体抹除单元510(0)的参考更新次数。类似地，可复写式非易失性存储器模块406中其他的实体抹除单元也可以使用相同的方式计算出对应的参考更新次数，在此不再赘述。
此外，在本发明的范例实施例中，存储器管理电路702会根据最近执行(例如，最近执行的1024个)的多个写入操作(亦称为，第二写入操作)所分别使用到的多个逻辑单元(亦称为，第一逻辑单元)的逻辑更新次数(亦称为，第一逻辑更新次数)，计算此些第一逻辑更新次数的平均值以作为参考值。
举例来说，为了简化说明，假设存储器管理电路702是根据最近执行的六个写入操作所分别使用到的逻辑单元的逻辑更新次数计算前述的参考值。假设在存储器管理电路702最近执行的六个写入操作中依序使用逻辑单元LBA(0)、逻辑单元LBA(Z)、逻辑单元LBA(0)、逻辑单元LBA(Z)、逻辑单元LBA(P)与逻辑单元LBA(P)。假设逻辑单元LBA(0)的逻辑更新次数为42，逻辑单元LBA(Z)的逻辑更新次数为52，逻辑单元LBA(P)的逻辑更新次数为38。在根据最近执行的六个写入操作所分别使用到的逻辑单元的逻辑更新次数计算前述的参考值的运作中，存储器管理电路会记算出参考值为44(即，(42+52+42+52+38+38)/6)＝44)。
在完成前述计算后，存储器管理电路702会根据前述的参考值以及实体抹除单元510(0)～510(S-1)的参考更新次数判断实体抹除单元510(0)～510(S-1)中属于冷区域的实体抹除单元(亦称为，第一实体抹除单元)。
举例来说，图10是根据一范例实施例所示出的判断属于冷区域的实体抹除单元的范例示意图。为了简化说明，在图10的范例中仅以实体抹除单元510(0)～510(5)进行说明。而相类似的计算方式也可以应用至图8中的实体抹除单元510(0)～510(S-1)。
请参照图10，在图10的范例中，假设前述的参考值为50。此外，假设实体抹除单元510(0)的参考更新次数为50，实体抹除单元510(1)的参考更新次数为33，实体抹除单元510(2)的参考更新次数为22，实体抹除单元510(3)的参考更新次数为75，实体抹除单元510(4)的参考更新次数为40，且实体抹除单元510(5)的参考更新次数为25。
在图10的范例中，存储器管理电路702还会分别计算参考值与图10中每一个参考更新次数的差值。例如，值为50的参考值与实体抹除单元510(0)的参考更新次数(值为50)的差值为0。值为50的参考值与实体抹除单元510(1)的参考更新次数(值为33)的差值为17。值为50的参考值与实体抹除单元510(2)的参考更新次数(值为22)的差值为28。值为50的参考值与实体抹除单元510(3)的参考更新次数(值为75)的差值为-25。值为50的参考值与实体抹除单元510(4)的参考更新次数(值为40)的差值为10。值为50的参考值与实体抹除单元510(5)的参考更新次数(值为25)的差值为25。
在算出每一个实体抹除单元的参考值与参考更新次数的差值后，存储器管理电路702会根据所计算出的差值从实体抹除单元510(0)～510(5)中选择至少一实体抹除单元(亦称为，第一实体抹除单元)以将所选择出的第一实体抹除单元识别为属于冷区域的实体抹除单元。
在一实施例中，存储器管理电路702会将所计算出的多个差值以由大到小的顺序排列，并且从此顺序中挑选前i个差值(即，值最大的i个差值，亦称为第一差值)以将此i个差值所对应的实体抹除单元(即，前述的第一实体抹除单元)识别为属于冷区域的实体抹除单元。以图10的范例来说，实体抹除单元510(0)～510(5)根据所计算出的差值由大到小排列依序为实体抹除单元510(2)、实体抹除单元510(5)、实体抹除单元510(1)、实体抹除单元510(4)、实体抹除单元510(0)、实体抹除单元510(3)。假设前述i的值为3，则存储器管理电路702会识别实体抹除单元510(2)、实体抹除单元510(5)与实体抹除单元510(1)为冷区域的实体抹除单元，而剩余其他的实体抹除单元不会被识别为冷区域的实体抹除单元。需说明的是，前述的i值为正整数。
在另一实施例中，存储器管理电路702也可以从所计算出的差值中挑出值为最大的差值(例如，28)，并将仅将此差值所对应的实体抹除单元510(2)识别为冷区域的实体抹除单元。
图11是根据一范例实施例所示出的冷区域判断方法的流程图。
请参照图11，在步骤S1101中，存储器管理电路702记录分别对应于多个逻辑单元的多个逻辑更新次数。在步骤S1103中，存储器管理电路702根据前述多个逻辑更新次数计算分别对应多个实体抹除单元的多个参考更新次数。在步骤S1105中，存储器管理电路702根据前述多个逻辑单元中的多个第一逻辑单元所分别对应的多个第一逻辑更新次数计算一参考值。最后在步骤S1107中，存储器管理电路702根据前述的参考值以及前述的多个参考更新次数判断前述的多个实体抹除单元中属于冷区域的第一实体抹除单元。
特别是，本发明的冷区域判断方法也可以应用在有效数据合并操作中。一般来说，当可复写式非易失性存储器模块406的闲置区504中闲置的实体抹除单元的个数为非大于一预先定义值时，存储器管理电路702会执行一有效数据合并操作。例如，存储器管理电路702会从数据区502中挑选有效数据最少的多个实体抹除单元(亦称为，来源实体抹除单元)，并从此些来源实体抹除单元中复制有效数据至闲置区中的一实体抹除单元(亦称为，目的实体抹除单元)。之后，存储器管理电路702会将前述的来源实体抹除单元执行抹除操作并重新将该些来源实体抹除单元关联置闲置区504中以增加闲置区504中实体抹除单元的数量。此外，存储器管理电路702还会将前述的目的实体抹除单元关联至数据区502。
然而需注意的是，当用于执行有效数据合并操作的来源实体抹除单元是属于热区域的实体抹除单元时，该些来源实体抹除单元中的有效数据被存储器管理电路702存取的机率(或频率)会较高。当属于热区域的来源实体抹除单元中的有效数据被复制到目的实体抹除单元后，该些有效数据可能会再次地(或立即地)被更新(例如，将该些有效数据的更新数据写入另一实体抹除单元)而使得目的实体抹除单元中的有效数据又变为无效数据，进而导致该目的实体抹除单元的有效数据计数又急速地降低并且成为下次执行有效数据合并操作时的来源实体抹除单元的候选之一。为了避免一有效数据合并操作的目的实体抹除单元在下一次的有效数据合并操作被挑选为来源实体抹除单元，可以使用本发明的冷区域判断方法来从冷区域中挑选用于执行有效数据合并操作的来源实体抹除单元以避免前述情况发生。
详细来说，图12是根据一范例实施例所示出的从属于冷区域的实体抹除单元中选择有效数据合并操作的来源实体抹除单元的范例示意图。
请参照图12，存储器管理电路702会记录分别对应于逻辑单元LBA(0)～LBA(H)的多个逻辑更新次数。计算逻辑更新次数的方法已详述如前，在此不再赘述。此外，存储器管理电路702还会建立一有效数据计数表以记录实体抹除单元510(0)～510(S-1)中每一个实体抹除单元的有效数据计数。如何取得实体抹除单元510(0)～510(S-1)的有效数据计数可以由现有技术得知，在此不再赘述。
在本实施例中，存储器管理电路702会根据一有效数据计数表，从实体抹除单元510(0)～510(S-1)中选择多个候选实体抹除单元。在本实施例中，候选实体抹除单元是前k个具有最小的有效数据计数的实体抹除单元。换句话说，当有效数据表中的多个有效数据计数以由小到大的顺序排列时，该些候选实体抹除单元的有效数据计数是位于所述顺序中的前k个有效数据计数，其中k为正整数。在图12的实施例中，假设选出的候选实体抹除单元为实体抹除单元510(77)、实体抹除单元510(58)、实体抹除单元510(62)、实体抹除单元510(28)、实体抹除单元510(200)与实体抹除单元510(210)。此外，假设实体抹除单元510(77)的有效数据计数为312、实体抹除单元510(58)的有效数据计数为298、实体抹除单元510(62)的有效数据计数为301、实体抹除单元510(28)的有效数据计数为250、实体抹除单元510(200)的有效数据计数为330、实体抹除单元510(210)的有效数据计数为333。
此外，存储器管理电路702会根据前述的多个逻辑更新次数计算分别对应候选实体抹除单元的多个参考更新次数。如何计算一个实体抹除单元的参考更新次数已详述如前，在此不再赘述。在本实施例中，假设实体抹除单元510(77)的参考更新次数为50、实体抹除单元510(58)的参考更新次数为33、实体抹除单元510(62)的参考更新次数为22、实体抹除单元510(28)的参考更新次数为75、实体抹除单元510(200)的参考更新次数为40、实体抹除单元510(210)的参考更新次数为25。
此外，存储器管理电路702还会计算一参考值。例如，存储器管理电路702会根据最近执行(例如，最近执行的1024个)的多个写入操作所分别使用到的多个逻辑单元(亦称为，第一逻辑单元)的逻辑更新次数(亦称为，第一逻辑更新次数)，计算此些第一逻辑更新次数的平均值以作为前述的参考值。参考值的计算范例已详述如前，在此不再赘述。在本实施例中，假设参考值为50。
在图12的范例中，存储器管理电路702还会分别计算参考值与图10中每一个参考更新次数的差值。例如，值为50的参考值与实体抹除单元510(77)的参考更新次数(值为50)的差值为0。值为50的参考值与实体抹除单元510(58)的参考更新次数(值为33)的差值为17。值为50的参考值与实体抹除单元510(62)的参考更新次数(值为22)的差值为28。值为50的参考值与实体抹除单元510(28)的参考更新次数(值为75)的差值为-25。值为50的参考值与实体抹除单元510(200)的参考更新次数(值为40)的差值为10。值为50的参考值与实体抹除单元510(210)的参考更新次数(值为25)的差值为25。
在算出每一个实体抹除单元的参考值与参考更新次数的差值后，存储器管理电路702会根据所计算出的差值从候选实体抹除单元中选择至少一实体抹除单元(亦称为，第一实体抹除单元)以将所选择出的第一实体抹除单元识别为属于冷区域的实体抹除单元。存储器管理电路702会从选择出的第一实体抹除单元中选择至少一实体抹除单元以作为执行有效数据合并操作时的来源实体抹除单元。
例如，存储器管理电路702会将所计算出的多个差值以由大到小的顺序排列，并且从此顺序中挑选前i个差值(即，值最大的i个差值，亦称为第一差值)以将此i个差值所对应的实体抹除单元(即，前述的第一实体抹除单元)识别为属于冷区域的实体抹除单元。以图12的范例来说，图12中的候选实体抹除单元根据所计算出的差值由大到小排列依序为实体抹除单元510(62)、实体抹除单元510(210)、实体抹除单元510(58)、实体抹除单元510(200)、实体抹除单元510(77)、实体抹除单元510(28)。假设前述i的值为3，则存储器管理电路702会识别实体抹除单元510(62)、实体抹除单元510(210)与实体抹除单元510(58)为冷区域的实体抹除单元，而剩于其他的实体抹除单元不会被识别为冷区域的实体抹除单元。需说明的是，前述的i值为正整数。存储器管理电路702会从选择出的实体抹除单元510(62)、实体抹除单元510(210)与实体抹除单元510(58)中选择至少一实体抹除单元以作为执行有效数据合并操作时的来源实体抹除单元。
在另一实施例中，存储器管理电路702也可以从所计算出的差值中挑出值为最大的差值(例如，28)，并将仅将此差值所对应的实体抹除单元510(62)识别为冷区域的实体抹除单元并作为执行有效数据合并操作时的来源实体抹除单元。
图13是根据另一范例实施例所示出的冷区域判断方法的流程图。
请参照图13，在步骤S1301中，存储器管理电路702记录分别对应于多个逻辑单元的多个逻辑更新次数。在步骤S1303中，存储器管理电路702根据用于记录分别对应于多个实体抹除单元的多个有效数据计数的一有效数据计数表，从前述的多个实体抹除单元中选择多个候选实体抹除单元。在步骤S1305中，存储器管理电路702根据前述的多个逻辑更新次数计算分别对应多个候选实体抹除单元的多个参考更新次数。在步骤S1307中，存储器管理电路702根据前述的多个逻辑单元中的多个第一逻辑单元所分别对应的多个第一逻辑更新次数计算一参考值。在步骤S1309中，存储器管理电路702根据参考值以及前述的多个参考更新次数判断候选实体抹除单元中属于冷区域的第一实体抹除单元。最后在步骤S1311中，存储器管理电路702从第一实体抹除单元中选择至少一来源实体抹除单元以执行有效数据合并操作。
综上所述，本发明的冷区域判断方法、存储器控制电路单元与存储器存储装置可以有效地识别出属于冷区域的实体抹除单元。此外，本发明的冷区域判断方法可以找出用于执行有效数据合并操作的来源实体抹除单元以避免一有效数据合并操作的目的实体抹除单元在下一次的有效数据合并操作被挑选为来源实体抹除单元。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (22)

1.一种冷区域判断方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，所述冷区域判断方法包括：
记录分别对应于多个逻辑单元的多个逻辑更新次数；
根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的多个参考更新次数；
根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算参考值，其中所述第一逻辑单元为最近执行写入操作的所述多个逻辑单元；以及
根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于冷区域的至少一第一实体抹除单元。
2.根据权利要求1所述的冷区域判断方法，其中记录分别对应于所述多个逻辑单元的所述多个逻辑更新次数的步骤包括：
当根据多个逻辑子单元中的第一逻辑子单元执行第一写入操作时，更新所述多个逻辑单元中所述第一逻辑子单元所属的第二逻辑单元的写入次数；
当所述第二逻辑单元的所述写入次数等于门槛值时，更新所述多个逻辑更新次数中所述第二逻辑单元的第二逻辑更新次数，并且将所述第二逻辑单元的所述写入次数设为零。
3.根据权利要求2所述的冷区域判断方法，其中所述门槛值为一个逻辑单元所具有的逻辑子单元的数量。
4.根据权利要求1所述的冷区域判断方法，其中根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的所述多个参考更新次数的步骤包括：
根据所述多个逻辑单元中的多个第三逻辑单元的多个第三逻辑更新次数，计算所述多个实体抹除单元中的第二实体抹除单元的参考更新次数，其中所述第二实体抹除单元中的实体程序化单元映射所述多个第三逻辑单元，其中所述第二实体抹除单元的参考更新次数为所述多个第三逻辑更新次数的平均值。
5.根据权利要求1所述的冷区域判断方法，其中根据所述多个逻辑单元中的所述多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的所述多个第一逻辑更新次数计算所述参考值的步骤包括：
根据最近执行的多个第二写入操作所对应的所述多个第一逻辑单元，计算所述多个第一逻辑单元的所述多个第一逻辑更新次数的平均值以作为所述参考值。
6.根据权利要求1所述的冷区域判断方法，其中根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于所述冷区域的所述第一实体抹除单元的步骤包括：
分别计算所述参考值与所述多个参考更新次数的多个差值；以及
根据所述多个差值从所述多个实体抹除单元中选择所述第一实体抹除单元以将所述第一实体抹除单元识别为属于所述冷区域。
7.根据权利要求6所述的冷区域判断方法，其中所述多个差值中对应于所述第一实体抹除单元的第一差值的数量为i，当所述多个差值以由大到小的顺序排列时，所述第一差值是位于所述顺序中的前i个差值，其中i为正整数。
8.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元；
存储器管理电路，电性连接至所述主机接口以及所述存储器接口，
其中所述存储器管理电路用以记录分别对应于多个逻辑单元的多个逻辑更新次数，
其中所述存储器管理电路还用以根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的多个参考更新次数，
其中所述存储器管理电路还用以根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算参考值，其中所述第一逻辑单元为最近执行写入操作的所述多个逻辑单元，
其中所述存储器管理电路还用以根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于冷区域的至少一第一实体抹除单元。
9.根据权利要求8所述的存储器控制电路单元，其中在记录分别对应于所述多个逻辑单元的所述多个逻辑更新次数的运作中，
当根据多个逻辑子单元中的第一逻辑子单元执行第一写入操作时，所述存储器管理电路还用以更新所述多个逻辑单元中所述第一逻辑子单元所属的第二逻辑单元的写入次数，
当所述第二逻辑单元的所述写入次数等于门槛值时，所述存储器管理电路还用以更新所述多个逻辑更新次数中所述第二逻辑单元的第二逻辑更新次数，并且将所述第二逻辑单元的所述写入次数设为零。
10.根据权利要求9所述的存储器控制电路单元，其中所述门槛值为一个逻辑单元所具有的逻辑子单元的数量。
11.根据权利要求8所述的存储器控制电路单元，其中在根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的所述多个参考更新次数的运作中，
所述存储器管理电路还用以根据所述多个逻辑单元中的多个第三逻辑单元的多个第三逻辑更新次数，计算所述多个实体抹除单元中的第二实体抹除单元的参考更新次数，其中所述第二实体抹除单元中的实体程序化单元映射所述多个第三逻辑单元，其中所述第二实体抹除单元的参考更新次数为所述多个第三逻辑更新次数的平均值。
12.根据权利要求8所述的存储器控制电路单元，其中在根据所述多个逻辑单元中的所述多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的所述多个第一逻辑更新次数计算所述参考值的运作中，
所述存储器管理电路还用以根据最近执行的多个第二写入操作所对应的所述多个第一逻辑单元，计算所述多个第一逻辑单元的所述多个第一逻辑更新次数的平均值以作为所述参考值。
13.根据权利要求8所述的存储器控制电路单元，其中在根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于所述冷区域的所述第一实体抹除单元的运作中，
所述存储器管理电路还用以分别计算所述参考值与所述多个参考更新次数的多个差值，以及
所述存储器管理电路还用以根据所述多个差值从所述多个实体抹除单元中选择所述第一实体抹除单元以将所述第一实体抹除单元识别为属于所述冷区域。
14.根据权利要求13所述的存储器控制电路单元，其中所述多个差值中对应于所述第一实体抹除单元的第一差值的数量为i，当所述多个差值以由大到小的顺序排列时，所述第一差值是位于所述顺序中的前i个差值，其中i为正整数。
15.一种存储器存储装置，包括：
连接接口单元，用以电性连接至主机系统；
可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元；以及
存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以记录分别对应于多个逻辑单元的多个逻辑更新次数，
其中所述存储器控制电路单元还用以根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的多个参考更新次数，
其中所述存储器控制电路单元还用以根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算参考值，其中所述第一逻辑单元为最近执行写入操作的所述多个逻辑单元，
其中所述存储器控制电路单元还用以根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于冷区域的至少一第一实体抹除单元。
16.根据权利要求15所述的存储器存储装置，其中在记录分别对应于所述多个逻辑单元的所述多个逻辑更新次数的运作中，
当根据多个逻辑子单元中的第一逻辑子单元执行第一写入操作时，所述存储器控制电路单元还用以更新所述多个逻辑单元中所述第一逻辑子单元所属的第二逻辑单元的写入次数，
当所述第二逻辑单元的所述写入次数等于门槛值时，所述存储器控制电路单元还用以更新所述多个逻辑更新次数中所述第二逻辑单元的第二逻辑更新次数，并且将所述第二逻辑单元的所述写入次数设为零。
17.根据权利要求16所述的存储器存储装置，其中所述门槛值为一个逻辑单元所具有的逻辑子单元的数量。
18.根据权利要求15所述的存储器存储装置，其中在根据所述多个逻辑更新次数计算分别对应所述多个实体抹除单元的所述多个参考更新次数的运作中，
所述存储器控制电路单元还用以根据所述多个逻辑单元中的多个第三逻辑单元的多个第三逻辑更新次数，计算所述多个实体抹除单元中的第二实体抹除单元的参考更新次数，其中所述第二实体抹除单元中的实体程序化单元映射所述多个第三逻辑单元，其中所述第二实体抹除单元的参考更新次数为所述多个第三逻辑更新次数的平均值。
19.根据权利要求15所述的存储器存储装置，其中在根据所述多个逻辑单元中的所述多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的所述多个第一逻辑更新次数计算所述参考值的运作中，
所述存储器控制电路单元还用以根据最近执行的多个第二写入操作所对应的所述多个第一逻辑单元，计算所述多个第一逻辑单元的所述多个第一逻辑更新次数的平均值以作为所述参考值。
20.根据权利要求15所述的存储器存储装置，其中在根据所述参考值以及所述多个参考更新次数判断所述多个实体抹除单元中属于所述冷区域的所述第一实体抹除单元的运作中，
所述存储器控制电路单元还用以分别计算所述参考值与所述多个参考更新次数的多个差值，
所述存储器控制电路单元还用以根据所述多个差值从所述多个实体抹除单元中选择所述第一实体抹除单元以将所述第一实体抹除单元识别为属于所述冷区域。
21.根据权利要求20所述的存储器存储装置，其中所述多个差值中对应于所述第一实体抹除单元的第一差值的数量为i，当所述多个差值以由大到小的顺序排列时，所述第一差值是位于所述顺序中的前i个差值，其中i为正整数。
22.一种冷区域判断方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体抹除单元，所述多个实体抹除单元中的每一个实体抹除单元具有多个实体程序化单元，所述冷区域判断方法包括：
记录分别对应于多个逻辑单元的多个逻辑更新次数；
根据用于记录分别对应于所述多个实体抹除单元的多个有效数据计数的有效数据计数表，从所述多个实体抹除单元中选择多个候选实体抹除单元，其中当所述多个有效数据计数由小到大的顺序排列时，所述多个候选实体抹除单元的有效数据计数是位于所述顺序中的前k个有效数据计数，其中k为正整数；
根据所述多个逻辑更新次数计算分别对应所述多个候选实体抹除单元的多个参考更新次数；
根据所述多个逻辑单元中的多个第一逻辑单元所分别对应的所述多个逻辑更新次数中的多个第一逻辑更新次数计算参考值，其中所述第一逻辑单元为最近执行写入操作的所述多个逻辑单元；
根据所述参考值以及所述多个参考更新次数判断所述多个候选实体抹除单元中属于冷区域的至少一第一实体抹除单元；以及
从所述至少一第一实体抹除单元中选择至少一来源实体抹除单元以执行有效数据合并操作。
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