CN106445404B - 存储器编程方法、存储器控制电路单元与存储器存储装置 - Google Patents
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Abstract
本发明提供一种存储器编程方法、存储器控制电路单元与存储器存储装置，用于可复写式非易失性存储器的实体抹除单元。本方法包括将第一数据串程序化至第一实体程序单元，其中第一实体程序单元是由此实体抹除单元的第一比特线组与实体抹除单元的第一字符线层交错处上的存储单元所构成。此外，本方法还包括在将第一数据串程序化至第一实体程序单元之后，将另一数据串程序化至另一实体程序单元，其中此另一实体程序单元是由此实体抹除单元的第一比特线组与此实体抹除单元的另一字符线层交错处上的存储单元所构成，能够在发生编程失败时，避免数据遗失。
Description
技术领域
本发明是有关于一种存储器编程方法，且特别是有关于一种用于可复写式非易失性存储器模块的存储器编程方法、存储器控制电路单元与存储器存储装置。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，控制电路会通过对字符线(或字符线层)施加电压，并且通过比特线对可复写式非易失性存储器模块中所选择的存储单元进行编程(programming)，以存储数据。然而，编程的过程中，可能会因为字符线(或字符线层)的开放(Open)或短路(Short)，而造成编程失败。特别是，在可复写式非易失性存储器模块支持全页面编程下，为了因应编程失败的重新写入，控制电路上需配置缓冲存储器来存放所编程的数据。然而，对于固态硬盘、移动硬盘等可复写式非易失性存储器来说，由于装置微小，无法配置大容量的随机存取存储器来暂时存储所编程的数据，因此，如何在编程存储单元中发生字符线(或字符线层)的开放或短路时，避免数据遗失，是此领域技术人员所致力的欲解决的课题。
发明内容
本发明提供一种存储器编程方法、存储器控制电路单元与存储器存储装置，其能够在发生编程失败时，避免数据遗失。
本发明的一范例实施例提出一种存储器编程方法，用于可复写式非易失性存储器的实体抹除单元。实体抹除单元包括多个字符线层与多个比特线组，比特线组沿第一方向彼此分离开来排列，每一比特线组包括多条比特线，每一比特线组的比特线沿第二方向延伸且沿第三方向彼此分离开来排列，字符线层沿第二方向堆叠且字符线层之间彼此分离开来，并且每一字符线层与每一比特线组的每一比特线的交错处具有存储单元，比特线组之中的任一个比特线组与字符线层之中的任一个字符线层交错处上的存储单元构成至少一实体程序单元。本存储器编程方法包括将第一数据串程序化至此实体抹除单元的至少一第一实体程序单元，其中第一实体程序单元是由此些比特线组之中的至少一第一比特线组与此些字符线层之中的第一字符线层交错处上的存储单元所构成。此外，本存储器编程方法还包括在将第一数据串程序化至第一实体程序单元之后，将另一数据串程序化至实体抹除单元的至少一另一实体程序单元，其中此另一实体程序单元是由此第一比特线组与此些字符线层之中的另一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，此些比特线组之中的至少一其他比特线组与第一字符线层交错处上的存储单元未被程序化。
在本发明的一范例实施例中，在此些字符线层中上述第一字符线层与上述另一字符线层之间包括第二字符线层。
在本发明的一范例实施例中，上述存储器编程方法还包括：在将上述另一数据串程序化至上述另一实体程序单元之后，将第二数据串程序化至上述实体抹除单元的至少一第二实体程序单元，其中此第二实体程序单元是由上述第一比特线组与上述字符线层之中的第二字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器编程方法还包括：在将上述另一数据串程序化至上述另一实体程序单元之后，将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中此第N实体程序单元是由上述比特线组之中的至少一第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述另一字符线层相邻于第一字符线层。
在本发明的一范例实施例中，上述存储器编程方法还包括：在将上述另一数据串程序化至上述另一实体程序单元之后，将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中此第N实体程序单元是由上述第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器编程方法还包括：将上述第一数据串程序化至上述实体抹除单元的第一实体程序单元的同时，一并将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中上述第N实体程序单元是由上述第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器编程方法还包括：在将上述另一数据串程序化至上述实体抹除单元的另一实体程序单元的同时，一并将其他数据串程序化至上述实体抹除单元的至少一其他实体程序单元，其中此其他实体程序单元是由上述第二比特线组与上述另一字符线层交错处上的存储单元所构成。
本发明的一范例实施例提出一种用于存取可复写式非易失性存储器模块的存储器控制电路单元。此存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块。可复写式非易失性存储器具有实体抹除单元。实体抹除单元包括多个字符线层与多个比特线组，比特线组沿第一方向彼此分离开来排列，每一比特线组包括多条比特线，每一比特线组的比特线沿第二方向延伸且沿第三方向彼此分离开来排列，字符线层沿第二方向堆叠且字符线层之间彼此分离开来，并且每一字符线层与每一比特线组的每一比特线的交错处具有存储单元，比特线组之中的任一个比特线组与字符线层之中的任一个字符线层交错处上的存储单元构成至少一实体程序单元。存储器管理电路用以下达第一指令序列，以将第一数据串程序化至上述实体抹除单元的至少一第一实体程序单元，其中此第一实体程序单元是由上述比特线组之中的至少一第一比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。此外，存储器管理电路还用以在将第一数据串程序化至此第一实体程序单元之后，下达第二指令序列，以将另一数据串程序化至上述实体抹除单元的至少一另一实体程序单元，其中此另一实体程序单元是由上述第一比特线组与上述字符线层之中的另一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器管理电路还用以在将上述另一数据串程序化至上述另一实体程序单元之后，下达第三指令序列，以将第二数据串程序化至上述实体抹除单元的至少一第二实体程序单元，其中上述第二实体程序单元是由上述第一比特线组与上述字符线层之中的第二字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器管理电路还用以在将上述另一数据串程序化至上述另一实体程序单元之后，下达第四指令序列，将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中此第N实体程序单元是由上述第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器管理电路还用以在将上述另一数据串程序化至上述另一实体程序单元之后，下达第五指令序列，将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中此第N实体程序单元是由上述第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器管理电路还用以在将上述第一数据串程序化至上述实体抹除单元的第一实体程序单元的同时，一并将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中此第N实体程序单元是由上述第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器管理电路还用以在将上述另一数据串程序化至上述实体抹除单元的另一实体程序单元的同时，一并将其他数据串程序化至上述实体抹除单元的至少一其他实体程序单元，其中上述其他实体程序单元是由上述第二比特线组与上述另一字符线层交错处上的存储单元所构成。
本发明的一范例实施例提出一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接至主机系统。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块。可复写式非易失性存储器具有实体抹除单元。实体抹除单元包括多个字符线层与多个比特线组，比特线组沿第一方向彼此分离开来排列，每一比特线组包括多条比特线，每一比特线组的比特线沿第二方向延伸且沿第三方向彼此分离开来排列，字符线层沿第二方向堆叠且字符线层之间彼此分离开来，并且每一字符线层与每一比特线组的每一比特线的交错处具有存储单元，比特线组之中的任一个比特线组与字符线层之中的任一个字符线层交错处上的存储单元构成至少一实体程序单元。存储器控制电路单元用以下达第一指令序列，以将第一数据串程序化至上述实体抹除单元的至少一第一实体程序单元，其中此第一实体程序单元是由上述比特线组之中的至少一第一比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。此外，存储器控制电路单元还用以在将第一数据串程序化至第一实体程序单元之后，下达第二指令序列，以将另一数据串程序化至上述实体抹除单元的至少一另一实体程序单元，其中此另一实体程序单元是由上述第一比特线组与上述字符线层之中的另一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器控制电路单元还用以在将上述另一数据串程序化至上述另一实体程序单元之后，下达第三指令序列，以将第二数据串程序化至上述实体抹除单元的至少一第二实体程序单元，其中上述第二实体程序单元是由上述第一比特线组与上述字符线层之中的第二字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器控制电路单元还用以在将上述另一数据串程序化至上述另一实体程序单元之后，下达第四指令序列，以将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中此第N实体程序单元是由上述比特线组之中的至少一第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器控制电路单元还用以在将上述另一数据串程序化至上述另一实体程序单元之后，下达第五指令序列，以将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中此第N实体程序单元是由上述第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器控制电路单元还用以在将上述第一数据串程序化至上述实体抹除单元的第一实体程序单元的同时，一并将第N数据串程序化至上述实体抹除单元的至少一第N实体程序单元，其中第N实体程序单元是由上述第二比特线组与上述字符线层之中的第一字符线层交错处上的存储单元所构成。
在本发明的一范例实施例中，上述存储器控制电路单元还用以在将上述另一数据串程序化至上述实体抹除单元的另一实体程序单元的同时，一并将其他数据串程序化至上述实体抹除单元的至少一其他实体程序单元，其中上述其他实体程序单元是由上述第二比特线组与上述另一字符线层交错处上的存储单元所构成。
基于上述，本发明范例实施例的存储器编程方法、存储器控制电路单元与存储器存储装置能够在发生字符线(或字符线层)的开放或短路时，避免数据遗失。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据一范例实施例所示出的主机系统与存储器存储装置；
图2是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；
图3是根据一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；
图6是根据一范例实施例所示出的实体抹除单元的存储单元阵列的示意图；
图7是根据一范例实施例所示出的编程存储单元的示意图；
图8是根据一范例实施例所示出的从存储单元中读取数据的示意图；
图9、图10、图11与图12是根据一范例实施例所示出的管理实体抹除单元的范例示意图；
图13是根据一范例实施例所示出的存储器控制电路单元的概要方块图；
图14是根据本发明一范例实施例所示出的存储器编程方法的流程图；
图15～图22是根据本发明第一范例实施例所示出的使用单页模式编程数据至实体抹除单元的范例示意图；
图23～图30是根据本发明第二范例所示出的使用单页模式编程数据至实体抹除单元的范例示意图；
图31～图38是根据本发明第三范例所示出的使用单页模式编程数据至实体抹除单元的范例示意图；
图39～图46是根据本发明第四范例所示出的使用单页模式编程数据至实体抹除单元的范例示意图。
附图标记说明：
1000：主机系统；
1100：电脑；
1102：微处理器；
1104：随机存取存储器；
1106：输入/输出装置；
1108：系统总线；
1110：数据传输接口；
1202：鼠标；
1204：键盘；
1206：显示器；
1208：打印机；
1212：硬盘；
1214：存储卡；
1216：固态硬盘；
1310：数码相机；
1312：SD卡；
1314：MMC卡；
1316：记忆棒；
1318：CF卡；
1320：嵌入式存储装置；
100：存储器存储装置；
102：连接接口单元；
104：存储器控制电路单元；
106：可复写式非易失性存储器模块；
2202：存储单元阵列；
2204：字符线控制电路；
2206：比特线控制电路；
2208：行解码器；
2210：数据输入/输出缓冲器；
2212：控制电路；
702：存储单元；
704：比特线；
704a、704b、704c、704d：比特线组；
706(1)、706(2)、706(3)、706(4)、706(5)、706(6)、706(7)、706(8)：字符线层；
VA：第一预设读取电压；
VB：第二预设读取电压；
VC：第三预设读取电压；
VD：第四预设读取电压；
VE：第五预设读取电压；
VF：第六预设读取电压；
VG：第七预设读取电压；
202：存储器管理电路；
410(0)～410(N)：实体抹除单元；
502：数据区；
504：闲置区；
506：系统区；
508：暂存区；
510：取代区；
LBA(0)～LBA(H)：逻辑单元；
204：主机接口；
206：存储器接口；
208：错误检查与校正电路；
210：缓冲存储器；
212：电源管理电路；
VV1：第一验证电压；
VV2：第二验证电压；
S1601、S1603：存储器编程方法的步骤。
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
[第一范例实施例]
图1是根据一范例实施例所示出的主机系统与存储器存储装置。请参照图1，主机系统1000一般包括电脑1100与输入/输出(input/output,简称I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random access memory,简称RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图2是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图，图2所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。
在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图2所示的硬盘1212、存储卡1214或固态硬盘(Solid StateDrive,简称SSD)1216等的可复写式非易失性存储器存储装置。
一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄影机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memory stick)1316、CF卡1318或嵌入式存储装置1320(如图3所示)。嵌入式存储装置1320包括嵌入式多媒体卡(Embedded MMC,简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。
图4是根据一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。
在本范例实施例中，连接接口单元102是兼容于通用序列总线(Universal SerialBus,简称USB)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是并行高级技术附件(Parallel Advanced Technology Attachment,简称PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,简称IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,简称PCIExpress)标准、安全数字(Secure Digital,简称SD)接口标准、串行高级技术附件(SerialAdvanced Technology Attachment,简称SATA)标准、超高速一代(Ultra High Speed-I,简称UHS-I)接口标准、超高速二代(Ultra High Speed-II,简称UHS-II)接口标准、记忆棒(Memory Stick,简称MS)接口标准、多媒体存储卡(Multi Media Card,简称MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,简称eMMC)接口标准、通用快闪存储器(Universal Flash Storage,简称UFS)接口标准、小型快闪(Compact Flash,简称CF)接口标准、集成式驱动电子接口(Integrated Device Electronics,简称IDE)标准或其他适合的标准。
存储器控制电路单元104用以执行以硬件形式或固件形式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块106是电性连接至存储器控制电路单元104，并且用以存储主机系统1000所写入的数据。具体来说，可复写式非易失性存储器模块106的存储单元构成多个实体程序单元以存储数据。在本范例实施例中，可复写式非易失性存储器模块106为三阶存储单元(Trinary Level Cell，简称TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块106也可是多阶存储单元(Multi Level Cell，简称MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。请参照图5，可复写式非易失性存储器模块106包括存储单元阵列2202、字符线控制电路2204、比特线控制电路2206、行解码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。
图6是根据一范例实施例所示出的实体抹除单元的存储单元阵列的示意图。
请参照图5与图6，存储单元阵列2202包括用以存储数据的多个存储单元702、分别地包括多条比特线704的多个比特线组与多个字符线层(例如，第一字符线层706(1)、第二字符线层706(2)、第三字符线层706(3)、第四字符线层706(4)、第五字符线层706(5)、第六字符线层706(6)、第七字符线层706(7)与第八字符线层706(8))。实体抹除单元的是由存储单元阵列2202中的存储单元702所构成。具体来说，比特线组704a、704b、704c与704d是沿第一方向彼此分离开来排列。每一比特线组包括沿第三方向彼此分离开来排列且沿第二方向延伸的多条比特线。而多个字符线层706沿第二方向堆叠且字符线层706之间彼此分离开来。例如，第一方向为X轴，第二方向为Z轴，而第三方向为Y轴。而构成实体抹除单元的存储单元位于每一字符线层与每一比特线组的每一比特线的交错处。在本范例实施例，可复写式非易失性存储器模块106为TLC NAND型快闪存储器模块，因此，每个比特线组与每个字符线层交错处上的存储单元会构成3个实体程序单元。而在可复写式非易失性存储器模块106为MLC NAND型快闪存储器模块的例子中，每个比特线组与每个字符线层交错处上的存储单元会构成2个实体程序单元。当从存储器控制电路单元104接收到写入指令或读取指令时，控制电路2212会控制字符线控制电路2204、比特线控制电路2206、行解码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字符线控制电路2204用以控制施予至字符线层706的电压，比特线控制电路2206用以控制施予至比特线704的电压，行解码器2208依据指令中的解码列地址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存数据。可复写式非易失性存储器模块106中的存储单元是以多种栅极电压来代表多比特(bits)的数据。存储单元阵列2202的存储单元的数据写入(或称为编程)是利用施予一特定端点的电压，例如是控制栅极电压来改变栅极中的一电荷补捉层的电子量，因而改变了存储单元的通道的导通状态，以呈现不同的存储状态。
图7是根据一范例实施例所示出的编程存储单元的示意图。
请参照图7，在本范例实施例中，存储单元的编程是通过脉冲写入/验证临界电压方法来完成。具体来说，欲将数据写入至存储单元时，存储器控制电路单元104会设定初始写入电压以及写入电压脉冲时间，并且指示可复写式非易失性存储器模块106的控制电路2212使用所设定的初始写入电压以及写入电压脉冲时间来编程存储单元，以进行数据的写入。之后，存储器控制电路单元104会使用验证电压来对存储单元进行验证，以判断存储单元是否已处于正确的存储状态。倘若存储单元未被程序化至正确的存储状态时，存储器控制电路单元104指示控制电路2212以目前施予的写入电压加上一增量阶跃脉冲程序(Incremental-step-pulse programming,简称ISPP)调整值作为新的写入电压(也称为重复写入电压)并且依据新的写入电压与写入电压脉冲时间再次来编程存储单元。反之，倘若存储单元已被程序化至正确的存储状态时，则表示数据已被正确地写入至存储单元。例如，初始写入电压会被设定为16伏特(Voltage,简称V)，写入电压脉冲时间会被设定为18微秒(microseconds,简称μs)并且增量阶跃脉冲程序调整值被设定为0.6V，但本发明不限于此。
存储单元阵列2202的存储单元的读取操作是通过施予读取电压于控制闸(control gate)，通过存储单元的通道(存储单元用以电连接比特线与源极线的路径，例如是存储单元源极至汲极间的路径)的导通状态，来识别存储单元存储的数据。
图8是根据一范例实施例所示出的从存储单元中读取数据的示意图，其是以TLCNAND型快闪存储器为例。
请参照图8，可复写式非易失性存储器模块106的存储单元的存储状态包括左侧算起的第1个比特的最低有效比特(Least Significant Bit，简称LSB)、从左侧算起的第2个比特的中间有效比特(Center Significant Bit，简称CSB)以及从左侧算起的第3个比特的最高有效比特(Most Significant Bit，简称MSB)，其中LSB对应下实体程序单元，CSB对应中实体程序单元，MSB对应上实体程序单元。在此范例中，每一存储单元中的栅极电压可依据第一预设读取电压VA、第二预设读取电压VB、第三预设读取电压VC、第四预设读取电压VD、第五预设读取电压VE、第六预设读取电压VF与第七预设读取电压VG而区分为8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。特别是，排列在同一条字符线上的数个存储单元可组成3个实体程序单元，其中由此些存储单元的LSB所组成的实体程序单元称为下实体程序单元，由此些存储单元的CSB所组成的实体程序单元称为中实体程序单元，并且由此些存储单元的MSB所组成的实体程序单元称为上实体程序单元。
图9、图10、图11与图12是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
请参照图9，存储器控制电路单元104(或存储器管理电路202)会以实体程序单元为单位来对可复写式非易失性存储器模块106的存储单元702进行写入运作并且以实体抹除单元为单位来对可复写式非易失性存储器模块106的存储单元702进行抹除操作。具体来说，可复写式非易失性存储器模块106的存储单元702会构成多个实体程序单元，并且此些实体程序单元会构成多个实体抹除单元400(0)～400(N)。实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序单元为编程的最小单元。即，一个实体程序单元为写入数据的最小单元。每一实体程序单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。例如，以属于TLC NAND快闪存储器的可复写式非易失性存储器模块106为例，位于同一条字符线上的存储单元的LSB会构成一个下实体程序单元；位于同一条字符线上的存储单元的CSB会构成一个中实体程序单元；并且位于同一条字符线上的存储单元的MSB会构成一个上实体程序单元。也就是说，可复写式非易失性存储器模块106的实体抹除单元中的实体程序单元可区分为下实体程序单元、中实体程序单元与上实体程序单元(如图10所示)。
请参照图11，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会将实体抹除单元410(0)～410(N)逻辑地分组为数据区502、闲置区504、系统区506、暂存区508与取代区510。
逻辑上属于数据区502与闲置区504的实体抹除单元是用以存储来自于主机系统1000的数据。具体来说，数据区502的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区504的实体抹除单元是用以替换数据区502的实体抹除单元。也就是说，当从主机系统1000接收到写入指令与欲写入数据时，存储器控制电路单元104(或存储器管理电路202)会从闲置区504中提取实体抹除单元，并且将数据写入至所提取的实体抹除单元中，以替换数据区502的实体抹除单元。
逻辑上属于系统区506的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序单元数、存储器存储装置100的固件码等。
逻辑上属于暂存区508的实体抹除单元是用以暂存主机系统1000所写入的数据。
逻辑上属于取代区510中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区510中仍存有正常的实体抹除单元并且数据区502的实体抹除单元损坏时，存储器管理电路202会从取代区510中提取正常的实体抹除单元来更换损坏的实体抹除单元。
特别是，数据区502、闲置区504、系统区506、暂存区508与取代区510的实体抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置100的运作中，实体抹除单元关联至数据区502、闲置区504、系统区506暂存区508与取代区510的分组关系会动态地变动。例如，当闲置区504中的实体抹除单元损坏而被取代区510的实体抹除单元取代时，则原本取代区510的实体抹除单元会被关联至闲置区504。例如，在开卡程序中，未配置实体抹单元至暂存区508，当执行写入操作时，存储器管理电路202会从闲置区504中提取实体抹除单元来暂存数据，而此用于暂存数据的实体抹除单元会被视为属于暂存区508。
请参照图12，存储器控制电路单元104(或存储器管理电路202)会配置逻辑单元LBA(0)～LBA(H)以映射数据区502的实体抹除单元，其中每一逻辑单元具有多个逻辑子单元以映射对应的实体抹除单元的实体程序单元。并且，当主机系统100欲写入数据至逻辑单元或更新存储于逻辑单元中的数据时，存储器控制电路单元104(或存储器管理电路202)会从闲置区504中提取一个实体抹除单元来写入数据，以替换数据区502的实体抹除单元。在本范例实施例中，逻辑子单元可以是逻辑页面或逻辑扇区。
为了识别每个逻辑单元的数据被存储在那个实体抹除单元，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会记录逻辑单元与实体抹除单元之间的映射。并且，当主机系统1000欲在逻辑子单元中存取数据时，存储器控制电路单元104(或存储器管理电路202)会确认此逻辑子单元所属的逻辑单元，并且对可复写式非易失性存储器模块106下达对应的指令序列以在此逻辑单元所映射的实体抹除单元中来存取数据。例如，在本范例实施例中，存储器控制电路单元104(或存储器管理电路202)会在可复写式非易失性存储器模块106中存储逻辑转实体地址映射表来记录每一逻辑单元所映射的实体抹除单元，并且当欲存取数据时存储器控制电路单元104(或存储器管理电路202)会将逻辑转实体地址映射表载入至缓冲存储器210来维护。
图13是根据一范例实施例所示出的存储器控制电路单元的概要方块图。必须了解的是，图13所示的存储器控制电路单元的结构仅为一范例，本发明不以此为限。
请参照图13，存储器控制电路单元104包括存储器管理电路202、主机接口204、存储器接口206与错误检查与校正电路208。
存储器管理电路202用以控制存储器控制电路单元104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
在本范例实施例中，存储器管理电路202的控制指令是以固件形式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码形式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元104被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件形式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块106的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。
主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于USB标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、SD标准、SATA标准、UHS-I接口标准、UHS-II接口标准、MS标准、MMC标准、eMMC接口标准、UFS接口标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。
错误检查与校正电路208是电性连接至存储器管理电路202并且用以执行一错误校正程序以确保数据的正确性。具体来说，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时，错误检查与校正电路208会对所读取的数据执行错误校正程序。例如，在本范例实施例中，错误检查与校正电路208为低密度奇偶校正(Low DensityParity Check，简称LDPC)电路，并且会存储记录对数可能性比(Log Likelihood Ratio，简称LLR)值查询表。当存储器管理电路202从可复写式非易失性存储器模块106读取数据时，错误检查与校正电路208会依据所读取的数据以及查询表中对应的LLR值来执行错误校正程序。其中，值得说明的是在另一范例实施例中，错误检查与校正电路208也可为涡轮码(Turbo Code)电路。
在本发明一范例实施例中，存储器控制电路单元104还包括缓冲存储器210与电源管理电路212。
缓冲存储器210是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。
电源管理电路212是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。
在本发明的范例实施例中，当主机系统1000欲存储数据至逻辑单元时，存储器控制电路单元104(或存储器管理电路202)会先将数据暂存至一个实体抹除单元。具体来说，当从主机系统1000接收到指示将数据存储至逻辑单元的写入指令时，存储器控制电路单元104(或存储器管理电路202)会使用单页模式先将数据暂存至一个实体抹除单元的下实体程序单元。之后，存储器控制电路单元104(或存储器管理电路202)才使用多页模式将暂存于上述实体抹除单元中的数据写入至另一实体抹除单元并且将上述逻辑单元映射至此另一实体抹除单元。
在此，所谓单页模式是指，在存储单元中仅存储1个比特数据。也就是说，对于可以存储多个比特的存储单元来说，在单页模式中，存储器控制电路单元104(或存储器管理电路202)仅会对下实体程序单元进行数据的写入运作。所谓多页模式是指使用下实体程序单元、中实体程序单元与上实体程序单元来存储数据。也就是说，对于可以存储多个比特的存储单元来说，当使用多页模式来写入数据时，存储器控制电路单元104(或存储器管理电路202)会对一个实体程序单元组的下实体程序单元、中实体程序单元与上实体程序单元执行编程。
在本发明范例实施例中，存储器控制电路单元104(或存储器管理电路202)是使用缓冲存储器210中的一个区域(也称为写入数据缓冲区)来暂存写入数据，并且此写入数据缓冲区的大小是等于一个实体程序单元的大小。特别是，在将数据从缓冲存储器210的写入数据缓冲区中写入至一个实体抹除单元的过程中，若对一个字符线层与一个比特线组上的存储单元进行编程且发生编程错误时，邻近的字符线层与此比特线组上的存储单元中的数据可能会遗失。在本范例实施例中，在将数据写入至上述实体抹除单元的过程中，存储器控制电路单元104(或存储器管理电路202)每次下达指令序列以对其中一个字符线层施加电压以进行编程操作时，仅会指示选择其中一个比特线组来作动，以对此字符线层上对应一个实体程序单元的存储单元进行编程。并且，考虑到在发生编程错误时，邻近的字符线层上的存储单元中的数据可能会遗失，在完成此字符线层与一个比特线组上的存储单元的编程后，存储器控制电路单元104(或存储器管理电路202)继续对另一个不相邻字符线层与此比特线组上的存储单元编程。也就是说，存储器控制电路单元104(或存储器管理电路202)会间隔地对字符线层与同一个比特线组交错处上的存储单元进行编程。
图14是根据本发明一范例实施例所示出的存储器编程方法的流程图。
请参照图14，在步骤S1601中，存储器控制电路单元104(或存储器管理电路202)将数据串(以下称为第一数据串)程序化至实体抹除单元的一个实体程序单元(以下称为第一实体程序单元)，其中第一实体程序单元是由第一比特线组704a与第一字符线层706(1)交错处上的存储单元所构成。
之后，在步骤S1603中，存储器控制电路单元104(或存储器管理电路202)在将第一数据串程序化至第一实体程序单元之后，将另一数据串程序化至此实体抹除单元的另一实体程序单元，其中此另一实体程序单元是由第一比特线组704a与另一字符线层交错处上的存储单元所构成。特别是，在将另一数据串程序化至此实体抹除单元的另一实体程序单元时，其他比特线组(例如，第二比特线组704b、第三比特线组704c与第四比特线组704d)与第一字符线层706(1)交错处上的存储单元尚未被编程。
图15～图22是根据本发明第一范例实施例所示出的使用单页模式编程数据至实体抹除单元的范例示意图。
请参照图15～图22，当欲使用单页模式将数据程序化至一个实体抹除单元时，存储器控制电路单元104(或存储器管理电路202)会将此数据整理为对应此实体抹除单元的实体程序单元的多笔数据串，以将此些数据串程序化至每一实体抹除单元，其中黑色点表示已编程的存储单元。具体来说，存储器控制电路单元104(或存储器管理电路202)会先指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串(以下称为第一数据串)程序化至位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元，其中此些存储单元会构成一个实体程序单元(以下称为第一实体程序单元)。然后，存储器控制电路单元104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串依序地程序化至位于第一比特线组704a与第三字符线层706(3)交错处上的存储单元、位于第一比特线组704a与第五字符线层706(5)交错处上的存储单元以及位于第一比特线组704a与第七字符线层706(7)交错处上的存储单元。然后，存储器控制电路单元104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串依序地将对应的数据串程序化至位于第一比特线组704a与第二字符线层706(2)交错处上的存储单元、位于第一比特线组704a与第四字符线层706(4)交错处上的存储单元、位于第一比特线组704a与第六字符线层706(6)交错处上的存储单元以及位于第一比特线组704a与第八字符线层706(8)交错处上的存储单元。然后，存储器控制电路单元104(或存储器管理电路202)会再继续将对应的数据串依序地程序化至位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元、位于第二比特线组704b与第三字符线层706(3)交错处上的存储单元、位于第二比特线组704b与第五字符线层706(5)交错处上的存储单元、位于第二比特线组704b与第七字符线层706(7)交错处上的存储单元、位于第二比特线组704b与第二字符线层706(2)交错处上的存储单元、位于第二比特线组704b与第四字符线层706(4)交错处上的存储单元、位于第二比特线组704b与第六字符线层706(6)交错处上的存储单元与位于第二比特线组704b与第八字符线层706(8)交错处上的存储单元。以此类推，存储器控制电路单元104(或存储器管理电路202)会再继续编程位于第三比特线组704c与位于第四比特线组704d上的存储单元。也就是说，在编程过程中，存储器控制电路单元104(或存储器管理电路202)会跳过一个字符线层上位于部分比特线组交界处的存储单元，而先编程另一个不相邻的字符线层上的存储单元。
[第二范例实施例]
第二范例实施例与第一范例实施例的差异之处在于，在第一范例实施例中，写入数据缓冲区的大小是等于一个实体程序单元的大小，而在第二范例实施例中，写入数据缓冲区的大小是等于二个实体程序单元的大小。特别是，由于写入数据缓冲区可以暂存对应两个实体程序单元的写入数据，因此，若一个字符线层与一个比特线组上的存储单元发生编程错误且邻近的字符线层与此比特线上的存储单元中的数据也遗失时，此些存储单元的数据仍可依据写入数据缓冲区的数据来回复，因此，在第二范例实施例中，在将数据写入至一个实体抹除单元的过程中，存储器控制电路单元104(或存储器管理电路202)在完成此一个字符线层与一个比特线组上的存储单元的编程后，存储器控制电路单元104(或存储器管理电路202)继续对下一个字符线层与此比特线组上的存储单元进行程式化。也就是说，存储器控制电路单元104(或存储器管理电路202)会先对位于每个字符线层与同一个比特线组交错处上的存储单元进行编程，而后接着对位于每个字符线层与另一个比特线组交错处上的存储单元进行编程。
图23～图30是根据本发明第二范例所示出的使用单页模式编程数据至实体抹除单元的范例示意图。
请参照图23～图30，当欲使用单页模式将数据程序化至一个实体抹除单元时，存储器控制电路单元104(或存储器管理电路202)会将此数据整理为对应此实体抹除单元的实体程序单元的多笔数据串，以将此些数据串程序化至每一实体抹除单元。具体来说，存储器控制电路单元104(或存储器管理电路202)会先指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串(以下称为第一数据串)程序化至位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元，其中此些存储单元会构成一个实体程序单元(以下称为第一实体程序单元)。然后，存储器控制电路单元104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串(以下称为第二数据串)程序化至位于第一比特线组704a与第二字符线层706(2)交错处上的存储单元，其中此些存储单元也会构成一个实体程序单元(以下称为第二实体程序单元)。接着，存储器控制电路单元104(或存储器管理电路202)会依序地将对应的数据串编程位于第一比特线组704a与第三字符线层706(3)交错处上的存储单元、位于第一比特线组704a与第四字符线层706(4)交错处上的存储单元、位于第一比特线组704a与第五字符线层706(5)交错处上的存储单元、位于第一比特线组704a与第六字符线层706(6)交错处上的存储单元、位于第一比特线组704a与第七字符线层706(7)交错处上的存储单元、位于第一比特线组704a与第八字符线层706(8)交错处上的存储单元。然后，存储器控制电路单元104(或存储器管理电路202)会再继续以此顺序将对应的数据串编程位于第二比特线组704b上的存储单元、位于第三比特线组704c上的存储单元以及位于第四比特线组704d上的存储单元。也就是说，在编程过程中，存储器控制电路单元104(或存储器管理电路202)会跳过一个字符线层上位于部分比特线组交界处的存储单元，而先编程另一个字符线层上的存储单元。
[第三范例实施例]
第三范例实施例与第二范例实施例的差异之处在于，在第二范例实施例中，写入数据缓冲区的大小是等于二个实体程序单元的大小，而在第三范例实施例中，写入数据缓冲区的大小是等于四个实体程序单元的大小。因此，在第三范例实施例中，在将数据写入至一个实体抹除单元的过程中，存储器控制电路单元104(或存储器管理电路202)会依序或同时对一个字符线层与两个比特线组交界处的存储单元进行编程，并且在完成此一个字符线层与两个比特线组上的存储单元的编程后，存储器控制电路单元104(或存储器管理电路202)继续对下一个字符线层与此两个比特线组上的存储单元进行编程。
图31～图38是根据本发明第三范例所示出的使用单页模式编程数据至实体抹除单元的范例示意图。
请参照图31～图38，当欲使用单页模式将数据程序化至一个实体抹除单元时，存储器控制电路单元104(或存储器管理电路202)会将此数据整理为对应此实体抹除单元的实体程序单元的多笔数据串，以将此些数据串程序化至每一实体抹除单元。具体来说，存储器控制电路单元104(或存储器管理电路202)会先指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元，并且将对应的数据串程序化至位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元。在此，存储器控制电路单元104(或存储器管理电路202)会同时下达指令以对位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元与位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元进行编程。但本发明不限于此，在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可先下达指令以对位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元，然后，在位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元编程完成后，才下达指令以对位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元进行编程。接着，存储器控制电路单元104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至位于第一比特线组704a与第二字符线层706(2)交错处上的存储单元以及位于第二比特线组704b与第二字符线层706(2)交错处上的存储单元。然后，存储器控制电路单元104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至位于第一比特线组704a与第三字符线层706(3)交错处上的存储单元以及位于第二比特线组704b与第三字符线层706(3)交错处上的存储单元。以此类推，存储器控制电路单元104(或存储器管理电路202)会依序地指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至位于第一比特线组704a与第四字符线层706(4)交错处上的存储单元以及位于第二比特线组704b与第四字符线层706(4)交错处上的存储单元；位于第一比特线组704a与第五字符线层706(5)交错处上的存储单元以及位于第二比特线组704b与第五字符线层706(5)交错处上的存储单元；位于第一比特线组704a与第六字符线层706(6)交错处上的存储单元以及位于第二比特线组704b与第六字符线层706(6)交错处上的存储单元；位于第一比特线组704a与第七字符线层706(7)交错处上的存储单元以及位于第二比特线组704b与第七字符线层706(7)交错处上的存储单元；和位于第一比特线组704a与第八字符线层706(8)交错处上的存储单元以及位于第二比特线组704b与第八字符线层706(8)交错处上的存储单元。之后，存储器控制电路单元104(或存储器管理电路202)会再继续以此顺序将对应的数据串编程位于第三比特线组704c上的存储单元与位于第四比特线组704d上的存储单元。
[第四范例实施例]
第四范例实施例与第三范例实施例的差异之处在于，在第三范例实施例中，写入数据缓冲区的大小是等于四个实体程序单元的大小，而在第四范例实施例中，写入数据缓冲区的大小是等于八个实体程序单元的大小。因此，在第四范例实施例中，在将数据写入至一个实体抹除单元的过程中，存储器控制电路单元104(或存储器管理电路202)会依序或同时对一个字符线层与四个比特线组交界处的存储单元进行编程，并且在完成此一个字符线层与四个比特线组上之存储单元的编程后，存储器控制电路单元104(或存储器管理电路202)继续对下一个字符线层与此四个比特线组上的存储单元进行编程。
图39～图46是根据本发明第四范例所示出的使用单页模式编程数据至实体抹除单元的范例示意图。
请参照图39～图46，当欲使用单页模式将数据程序化至一个实体抹除单元时，存储器控制电路单元104(或存储器管理电路202)会将此数据整理为对应此实体抹除单元的实体程序单元的多笔数据串，以将此些数据串程序化至每一实体抹除单元。具体来说，存储器控制电路单元104(或存储器管理电路202)会先指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元，将对应的数据串程序化至位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元，将对应的数据串程序化至位于第三比特线组704c与第一字符线层706(1)交错处上的存储单元并且将对应的数据串程序化至位于第四比特线组704d与第一字符线层706(1)交错处上的存储单元。在此，存储器控制电路单元104(或存储器管理电路202)会同时下达指令以对位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元、位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元、位于第三比特线组704c与第一字符线层706(1)交错处上的存储单元以及位于第四比特线组704d与第一字符线层706(1)交错处上的存储单元进行编程。但本发明不限于此，在另一范例实施例中，存储器控制电路单元104(或存储器管理电路202)也可先下达指令以对位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元，然后，在位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元编程完成后，才下达指令以对位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元进行编程。接着，在位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元编程完成后，才下达指令以对位于第三比特线组704c与第一字符线层706(1)交错处上的存储单元进行编程。最后，在位于第三比特线组704c与第一字符线层706(1)交错处上的存储单元程式化完成后，才下达指令以对位于第四比特线组704d与第一字符线层706(1)交错处上的存储单元进行编程。在位于第一比特线组704a与第一字符线层706(1)交错处上的存储单元、位于第二比特线组704b与第一字符线层706(1)交错处上的存储单元、位于第三比特线组704c与第一字符线层706(1)交错处上的存储单元以及位于第四比特线组704d与第一字符线层706(1)交错处上的存储单元被编程后，存储器控制电路单元104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至位于第一比特线组704a与第二字符线层706(2)交错处上的存储单元、位于第二比特线组704b与第二字符线层706(2)交错处上的存储单元、位于第三比特线组704c与第二字符线层706(2)交错处上的存储单元和位于第四比特线组704d与第二字符线层706(2)交错处上的存储单元。然后，存储器控制电路单元104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至位于第一比特线组704a与第三字符线层706(3)交错处上的存储单元、位于第二比特线组704b与第三字符线层706(3)交错处上的存储单元、位于第三比特线组704c与第三字符线层706(3)交错处上的存储单元和位于第四比特线组704d与第三字符线层706(3)交错处上的存储单元。以此类推，存储器控制电路单元104(或存储器管理电路202)会依序地指示可复写式非易失性存储器模块106的控制电路2212将对应的数据串程序化至其他字符线层上的存储单元。
综上所述，本发明范例实施例的数据编程方法、存储器控制电路单元与存储器存储装置是在编程数据时，是先依序或间隔地编程每个字符线层与相同的比特线组交界处的存储单元，由此在发生字符线(或字符线层)的开放或短路时，避免数据遗失。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (27)
1.一种存储器编程方法，用于一可复写式非易失性存储器的一实体抹除单元，其特征在于，所述实体抹除单元包括多个字符线层与多个比特线组，该些比特线组沿一第一方向彼此分离开来排列，每一比特线组包括多条比特线，每一比特线组的该些比特线沿一第二方向延伸且沿一第三方向彼此分离开来排列，该些字符线层沿所述第二方向堆叠且该些字符线层之间彼此分离开来，并且每一字符线层与每一比特线组的每一比特线的交错处具有一存储单元，该些比特线组之中的任一个比特线组与该些字符线层之中的任一个字符线层交错处上的存储单元构成至少一实体程序单元，所述存储器编程方法包括：
将一第一数据串程序化至所述实体抹除单元的至少一第一实体程序单元，其中所述至少一第一实体程序单元是由该些比特线组之中的至少一第一比特线组与该些字符线层之中的一第一字符线层交错处上的存储单元所构成；以及
在将所述第一数据串程序化至所述至少一第一实体程序单元之后，将一另一数据串程序化至所述实体抹除单元的至少一另一实体程序单元，其中所述至少一另一实体程序单元是由该些比特线组之中的所述至少一第一比特线组与该些字符线层之中的一另一字符线层交错处上的存储单元所构成。
2.根据权利要求1所述的存储器编程方法，其特征在于，该些比特线组之中的至少一其他比特线组与所述第一字符线层交错处上的存储单元未被程序化。
3.根据权利要求1所述的存储器编程方法，其特征在于，在该些字符线层中所述第一字符线层与所述另一字符线层之间包括一第二字符线层。
4.根据权利要求3所述的存储器编程方法，其特征在于，还包括：
在将所述另一数据串程序化至所述至少一另一实体程序单元之后，将一第二数据串程序化至所述实体抹除单元的至少一第二实体程序单元，其中所述至少一第二实体程序单元是由该些比特线组之中的所述至少一第一比特线组与该些字符线层之中的所述第二字符线层交错处上的存储单元所构成。
5.根据权利要求1所述的存储器编程方法，其特征在于，还包括：
在将所述另一数据串程序化至所述至少一另一实体程序单元之后，将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
6.根据权利要求1所述的存储器编程方法，其特征在于，所述另一字符线层相邻于所述第一字符线层。
7.根据权利要求6所述的存储器编程方法，其特征在于，还包括：
在将所述另一数据串程序化至所述至少一另一实体程序单元之后，将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
8.根据权利要求1所述的存储器编程方法，其特征在于，还包括：
将所述第一数据串程序化至所述实体抹除单元的所述至少一第一实体程序单元的同时，一并将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
9.根据权利要求8所述的存储器编程方法，其特征在于，还包括：
在将所述另一数据串程序化至所述实体抹除单元的所述至少一另一实体程序单元的同时，一并将一其他数据串程序化至所述实体抹除单元的至少一其他实体程序单元，其中所述至少一其他实体程序单元是由该些比特线组之中的所述至少一第二比特线组与该些字符线层之中的所述另一字符线层交错处上的存储单元所构成。
10.一种存储器控制电路单元，用于存取一可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：
一主机接口，用于电性连接至一主机系统；
一存储器接口，用于电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有一实体抹除单元，所述实体抹除单元包括多个字符线层与多个比特线组，该些比特线组沿一第一方向彼此分离开来排列，每一比特线组包括多条比特线，每一比特线组的该些比特线沿一第二方向延伸且沿一第三方向彼此分离开来排列，该些字符线层沿所述第二方向堆叠且该些字符线层之间彼此分离开来，并且每一字符线层与每一比特线组的每一比特线的交错处具有一存储单元，该些比特线组之中的任一个比特线组与该些字符线层之中的任一个字符线层交错处上的存储单元构成至少一实体程序单元；以及
一存储器管理电路，电性连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用于下达一第一指令序列，以将一第一数据串程序化至所述实体抹除单元的至少一第一实体程序单元，其中所述至少一第一实体程序单元是由该些比特线组之中的至少一第一比特线组与该些字符线层之中的一第一字符线层交错处上的存储单元所构成，
其中所述存储器管理电路还用于在将所述第一数据串程序化至所述至少一第一实体程序单元之后，下达一第二指令序列，以将一另一数据串程序化至所述实体抹除单元的至少一另一实体程序单元，其中所述至少一另一实体程序单元是由该些比特线组之中的所述至少一第一比特线组与该些字符线层之中的一另一字符线层交错处上的存储单元所构成。
11.根据权利要求10所述的存储器控制电路单元，其特征在于，该些比特线组之中的至少一其他比特线组与所述第一字符线层交错处上的存储单元未被程序化。
12.根据权利要求10所述的存储器控制电路单元，其特征在于，在该些字符线层中所述第一字符线层与所述另一字符线层之间包括一第二字符线层。
13.根据权利要求12所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用于在将所述另一数据串程序化至所述至少一另一实体程序单元之后，下达一第三指令序列，以将一第二数据串程序化至所述实体抹除单元的至少一第二实体程序单元，其中所述至少一第二实体程序单元是由该些比特线组之中的所述至少一第一比特线组与该些字符线层之中的所述第二字符线层交错处上的存储单元所构成。
14.根据权利要求10所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用于在将所述另一数据串程序化至所述至少一另一实体程序单元之后，下达一第四指令序列，将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
15.根据权利要求10所述的存储器控制电路单元，其特征在于，所述另一字符线层相邻于所述第一字符线层。
16.根据权利要求15所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用于在将所述另一数据串程序化至所述至少一另一实体程序单元之后，下达一第五指令序列，将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
17.根据权利要求10所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用于在将所述第一数据串程序化至所述实体抹除单元的所述至少一第一实体程序单元的同时，一并将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
18.根据权利要求17所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用于在将所述另一数据串程序化至所述实体抹除单元的所述至少一另一实体程序单元的同时，一并将一其他数据串程序化至所述实体抹除单元的至少一其他实体程序单元，其中所述至少一其他实体程序单元是由该些比特线组之中的所述至少一第二比特线组与该些字符线层之中的所述另一字符线层交错处上的存储单元所构成。
19.一种存储器存储装置，其特征在于，包括：
一连接接口单元，用于电性连接至一主机系统；
一可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有一实体抹除单元，所述实体抹除单元包括多个字符线层与多个比特线组，该些比特线组沿一第一方向彼此分离开来排列，每一比特线组包括多条比特线，每一比特线组的该些比特线沿一第二方向延伸且沿一第三方向彼此分离开来排列，该些字符线层沿所述第二方向堆叠且该些字符线层之间彼此分离开来，并且每一字符线层与每一比特线组的每一比特线的交错处具有一存储单元，该些比特线组之中的任一个比特线组与该些字符线层之中的任一个字符线层交错处上的存储单元构成至少一实体程序单元；以及
一存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用于下达一第一指令序列，以将一第一数据串程序化至所述实体抹除单元的至少一第一实体程序单元，其中所述至少一第一实体程序单元是由该些比特线组之中的至少一第一比特线组与该些字符线层之中的一第一字符线层交错处上的存储单元所构成，
其中所述存储器控制电路单元还用于在将所述第一数据串程序化至所述至少一第一实体程序单元之后，下达一第二指令序列，以将一另一数据串程序化至所述实体抹除单元的至少一另一实体程序单元，其中所述至少一另一实体程序单元是由该些比特线组之中的所述至少一第一比特线组与该些字符线层之中的一另一字符线层交错处上的存储单元所构成。
20.根据权利要求19所述的存储器存储装置，其特征在于，该些比特线组之中的至少一其他比特线组与所述第一字符线层交错处上的存储单元未被程序化。
21.根据权利要求20所述的存储器存储装置，其特征在于，在该些字符线层中所述第一字符线层与所述另一字符线层之间包括一第二字符线层。
22.根据权利要求21所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用于在将所述另一数据串程序化至所述至少一另一实体程序单元之后，下达一第三指令序列，以将一第二数据串程序化至所述实体抹除单元的至少一第二实体程序单元，其中所述至少一第二实体程序单元是由该些比特线组之中的所述至少一第一比特线组与该些字符线层之中的所述第二字符线层交错处上的存储单元所构成。
23.根据权利要求19所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用于在将所述另一数据串程序化至所述至少一另一实体程序单元之后，下达一第四指令序列，以将至少一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
24.根据权利要求19所述的存储器存储装置，其特征在于，所述另一字符线层相邻于所述第一字符线层。
25.根据权利要求24所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用于在将所述另一数据串程序化至所述至少一另一实体程序单元之后，下达一第五指令序列，以将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
26.根据权利要求19所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用于在将所述第一数据串程序化至所述实体抹除单元的所述至少一第一实体程序单元的同时，一并将一第N数据串程序化至所述实体抹除单元的至少一第N实体程序单元，其中所述至少一第N实体程序单元是由该些比特线组之中的至少一第二比特线组与该些字符线层之中的所述第一字符线层交错处上的存储单元所构成。
27.根据权利要求26所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用于在将所述另一数据串程序化至所述实体抹除单元的所述至少一另一实体程序单元的同时，一并将一其他数据串程序化至所述实体抹除单元的至少一其他实体程序单元，其中所述至少一其他实体程序单元是由该些比特线组之中的所述至少一第二比特线组与该些字符线层之中的所述另一字符线层交错处上的存储单元所构成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510494662.3A CN106445404B (zh) | 2015-08-13 | 2015-08-13 | 存储器编程方法、存储器控制电路单元与存储器存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510494662.3A CN106445404B (zh) | 2015-08-13 | 2015-08-13 | 存储器编程方法、存储器控制电路单元与存储器存储装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106445404A CN106445404A (zh) | 2017-02-22 |
| CN106445404B true CN106445404B (zh) | 2019-04-23 |
Family
ID=58093334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510494662.3A Active CN106445404B (zh) | 2015-08-13 | 2015-08-13 | 存储器编程方法、存储器控制电路单元与存储器存储装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106445404B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109508252B (zh) * | 2017-09-15 | 2022-03-01 | 群联电子股份有限公司 | 数据编码方法、存储器控制电路单元与存储器存储装置 |
| CN109710450B (zh) * | 2017-10-25 | 2022-05-31 | 群联电子股份有限公司 | 数据编码方法、存储器控制电路单元与存储器存储装置 |
| CN110658977B (zh) * | 2018-06-28 | 2023-02-24 | 深圳大心电子科技有限公司 | 存储器管理方法以及存储控制器 |
| CN111666174B (zh) * | 2019-03-07 | 2023-03-14 | 群联电子股份有限公司 | 数据写入方法、存储器控制电路单元以及存储器存储装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104425502A (zh) * | 2013-08-19 | 2015-03-18 | 群联电子股份有限公司 | 非易失性存储器装置及其操作和制造方法 |
| CN104425030A (zh) * | 2013-08-20 | 2015-03-18 | 华邦电子股份有限公司 | 非易失性存储器系统及偏压非易失性存储器的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8626989B2 (en) * | 2011-02-02 | 2014-01-07 | Micron Technology, Inc. | Control arrangements and methods for accessing block oriented nonvolatile memory |
| JP5758744B2 (ja) * | 2011-08-25 | 2015-08-05 | 株式会社日立製作所 | 相変化メモリ |
-
2015
- 2015-08-13 CN CN201510494662.3A patent/CN106445404B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104425502A (zh) * | 2013-08-19 | 2015-03-18 | 群联电子股份有限公司 | 非易失性存储器装置及其操作和制造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106445404A (zh) | 2017-02-22 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |