CN100339997C - 含有非易失性存储器的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了含有非易失性存储器的半导体器件。倘采用该半导体器件，则把第2栅极电极膜用做逻辑电路的栅极电极膜和非易失性存储器的控制栅极电极膜。该构造在第2栅极电极膜形成后的热处理比较少，更适合于构成逻辑电路的晶体管的微细化。

Description

含有非易失性存储器的半导体器件及其制造方法
技术领域
本发明涉及含有非易失性存储器的半导体器件及其制造方法。
背景技术
以往，作为非易失性存储器广为使用NAND型闪速存储器或NOR型闪速存储器。近些年来，人们也提出了具备NAND型闪速存储器和NOR型闪速存储器这两方的特长的闪速存储器的方案。把各种各样的闪速存储器电路和逻辑电路等混合载置到1个芯片上面的LSI的需要也日益高涨起来。
混合载置闪速存储器和逻辑电路的LSI将变成为复杂的器件构造。构成闪速存储器的存储单元的构造，与逻辑电路的MOS晶体管的构造不同。其存储单元的构造是分别通过不同的栅极绝缘膜地把多个栅极电极叠层起来。
此外，在制造工序中，该存储单元也存在着与逻辑电路的MOS晶体管不同的部分。例如，闪速存储器的栅极绝缘膜，要求与逻辑电路的栅极绝缘膜不同的性能。因此，在系统LSI中，就必须满足闪速存储器和逻辑电路中各自所必要的性能。此外，在系统LSI中，制造工序和元件构造也必须形成两者的匹配性。
在把闪速存储器和逻辑电路混合载置起来的LSI中，例如，在特开2002-64157号公报中讲述了把3层多晶硅膜用做栅极的构造。此外，在特开2002-64157号公报中还讲述了改变作为各自的栅极电极膜的多晶硅膜的掺杂条件的事项。
如上所述，采用形成闪速存储器和逻辑电路的元件构造和制造工序相匹配的办法，就可以制造性能更为优良的系统LSI。
但是，在今后的混合载置闪速存储器和逻辑电路的LSI中，要求逻辑电路的动作速度等性能的进一步提高。
发明内容
因此，本发明的目的在于提供含有可提高逻辑电路的动作速度等性能的非易失性存储器的半导体器件及其制造方法。
为了解决所述的课题，本发明的1个形态提供了一种含有非易失性存储器的半导体器件，具备：半导体衬底；至少具有一个第1MOS晶体管的非易失性存储单元，所述第1 MOS晶体管具备第1栅极和在所述半导体衬底中形成的将所述第1栅极夹在中间的源极和漏极区，所述第1栅极由在所述半导体衬底上从下边开始依次叠层的第1栅极绝缘膜、第1栅极电极膜、第2栅极绝缘膜和第2栅极电极膜构成；以及具有多个第2 MOS晶体管的逻辑电路，所述第2 MOS晶体管具备第2栅极和在所述半导体衬底中形成的将所述第2栅极夹在中间的源极和漏极区，所述第2栅极与所述非易失性存储单元分离且由在所述半导体衬底上从下边开始依次叠层的第3栅极绝缘膜和所述第2栅极电极膜构成。
此外，本发明的另一个形态提供了一种含有非易失性存储器的半导体器件的制造方法，包括如下工序：形成将半导体衬底的预定元件形成区围起来的元件隔离区的工序；在所述预定元件形成区上形成第1栅极绝缘膜的工序；在所述第1栅极绝缘膜上面形成第1栅极电极膜的工序；选择性地使所述预定元件形成区的形成非易失性存储单元的区域中的所述第1栅极电极膜和所述第1栅极绝缘膜图形化的工序；在图形化后的所述第1栅极电极膜上面形成第2栅极绝缘膜的工序；剥离所述预定元件形成区的形成逻辑电路的区域中的所述第2栅极绝缘膜、所述第1栅极电极膜和所述第1栅极绝缘膜的工序；在形成所述逻辑电路的区域的所述半导体衬底上面形成第3栅极绝缘膜的工序；在所述第2栅极绝缘膜和所述第3栅极绝缘膜上面形成第2栅极电极膜的工序；选择性地使形成所述非易失性存储单元的区域中的所述第2栅极电极膜、所述第2栅极绝缘膜和所述第1栅极电极膜以及形成所述逻辑电路的区域中的所述第2栅极电极膜图形化的工序；以及以图形化后的所述第2栅极电极膜为掩模，向所述半导体衬底表面中导入杂质以形成源极和漏极区的工序。
倘采用本发明，则可以借助于在比较靠后的工序中形成的第2栅极电极膜，形成互补型MOS逻辑电路的栅极电极膜和非易失性存储器的控制栅极电极膜。为此，就将减少第2栅极电极膜形成后的热处理时间，变成为对构成逻辑电路的晶体管的微细化更为合适的构造。借助于此，就可以得到具有可提高逻辑电路的性能的非易失性存储器的半导体器件。
附图说明
图1是本发明的半导体器件的实施例1的非易失性存储器的电路框图。
图2是本发明的半导体器件的实施例1的非易失性存储器的平面模式图。
图3A-3V是本发明的半导体器件的制造方法的实施例1的剖面的模式图。
图4是本发明的半导体器件的制造方法的实施例2的非易失性存储器的电路框图。
图5A-5H是本发明的半导体器件的制造方法的实施例2的剖面模式图。
图6是本发明的半导体器件的实施例3的系统LSI的框图。
图7是本发明的半导体器件的实施例3的非易失性存储器的电路框图。
图8是本发明的半导体器件的实施例3的非易失性存储器的电路框图。
具体实施方式
以下，参看附图说明本发明的实施例。
(实施例1)
本发明实施例1的非易失性存储器是具有用2个第1 MOS晶体管构成的存储单元的闪速存储器。此外，第1 MOS晶体管具有把作为第1栅极绝缘膜的隧道绝缘膜、作为第1栅极电极膜的浮置栅极电极膜、作为第2栅极绝缘膜的中间栅极绝缘膜、以及作为第2栅极电极膜的控制栅极电极膜叠层起来的第1栅极。
另一方面，包含外围电路等的逻辑电路，含有用第2 MOS晶体管构成的互补型MOS逻辑电路。第2 MOS晶体管具有把第3栅极绝缘膜和第2栅极电极膜叠层起来的第2栅极。
此外，还具有膜厚不同的3种第3栅极绝缘膜。3种第3栅极绝缘膜与晶体管的电源电压相对应。最大膜厚的第3栅极绝缘膜在高电压晶体管内形成，中间膜厚的第3栅极绝缘膜在中间电压晶体管内形成，最小膜厚的第3栅极绝缘膜在低电压晶体管内形成。此外，非易失性存储器中的第2栅极绝缘膜的膜厚，要作成为最大膜厚的第3栅极绝缘膜和中间膜厚的第3栅极绝缘膜之间的膜厚。
图1是本发明的实施例1的非易失性存储器的框图。非易失性存储器10具备存储单元阵列11，列译码器12，读出放大器13，行译码器14、15和源极线驱动器16。
存储单元阵列11具有矩阵状配置的多个存储单元MC。每一个存储单元都具有把电流路径彼此串联连接起来的存储单元晶体管MT和选择晶体管ST。此外，还把存储单元晶体管MT的源极区与选择晶体管ST的漏极区连接起来。此外，在列方向上相邻的存储单元MC彼此共有选择晶体管的源极区或存储单元晶体管MT的漏极区。
行方向上的存储单元MC的存储单元晶体管MT的控制栅极共通地连接到字线WL上。选择晶体管ST的栅极则共通地连接到栅极线SG上。此外，在列方向上的存储单元MC的存储单元晶体管MT的漏极区共通地连接到位线上。此外，存储单元MC的选择晶体管ST的源极共通地连接到源极线SL上。源极线SL则要连接到源极线驱动器16上。
把图1所示的存储单元阵列11的一部分区域作为平面模式图示于图2。在作为半导体衬底的硅衬底20上，形成借助于元件隔离区21a划分开来的长方形的元件区21。使作为第1栅极电极膜的字线14a、14b和选择栅极线15a、15b，与该元件区21垂直相交，使得形成为跨过多个元件区21。
在字线14a、14b与元件区21交叉的部分上形成存储单元晶体管。在选择栅极线15a、15b与元件区21交叉的部分上形成选择晶体管。此外，在字线14a、14b与元件区21交叉的部分上形成作为对每一个存储单元晶体管进行隔离的第2栅极电极膜的浮置栅极电极膜(未画出来)。
在元件区21中使得把字线14a、14b和选择栅极线15a、15b夹在中间那样地形成接触栓塞22。沿着元件区21形成未画出来的位线。该位线把接触栓塞22连接起来。被夹在2个接触栓塞22之间的存储单元晶体管和选择晶体管构成1个存储单元11a。
图3A到图3V是按照工序顺序示出了本发明的半导体器件的制造方法的实施例1的剖面图。在图的上侧所示的图3A、C、E、G、I、K、M、O、Q、S、U，是按照工序顺序示出了本发明的非易失性存储器的制造方法的剖面图。在各图的下侧所示的图B、D、F、H、J、L、N、P、R、T、V是按照工序顺序示出了本实施例中的互补型MOS逻辑电路的制造方法的剖面图。此外，图3U和图3V示出了本发明的半导体器件的实施例1。
随着制造工序的进行，图中的非易失性存储器的剖面如下所述。图3A到图3D，扩大示出了图2的X-X剖面。图3F到图3U，扩大示出了图2的Y-Y剖面。
另一方面，在图3B到图3V中，不改变剖面方向地示出了图中的互补型MOS电路的剖面。
如图3A和图3B所示，作为半导体衬底准备P型的硅衬底30。
接着，对元件隔离工序进行说明。在硅衬底30上面形成未画出来的硅氧化膜、硅氮化膜等。用光刻法、干法刻蚀法等，使硅氧化膜、硅氮化膜图形化，形成掩模。其次，在未形成掩模的硅衬底30的区域上，借助于干法刻蚀形成沟。在包含沟在内的硅衬底30的整个面上用CVD法形成硅氧化膜。用CMP法、刻蚀法等，使表面平坦化，同时，使在硅衬底30的沟内形成的硅氧化膜残存下来。使在沟内形成的硅氧化膜成为元件隔离区31。
由于使用的是P型的硅衬底30，故对图3A的非易失性存储器区来说，通常，不形成阱区。必要时使用离子注入法形成P型阱区。在该情况下，也可以是首先形成N型阱区，然后在其中形成P型阱的二重阱构造。另外，至于图3B的互补型MOS逻辑电路区中的阱形成，将在后边讲述。
其次，进入非易失性存储器的栅极构造的形成工序。如图4C和图4D所示，借助于热氧化法形成例如10nm左右的将成为第1栅极绝缘膜32的硅氧化膜。
此外，用CVD法形成80nm左右的将成为第1栅极电极膜33的掺磷多晶硅膜或掺磷非晶硅膜。此外，在CVD时在不掺磷的情况下，就形成无掺杂的多晶硅膜或无掺杂的非晶硅膜。然后，用离子注入法等向多晶硅膜或非晶硅膜中导入剂量为1E15cm-2～1E16cm-2左右的提供磷等的导电类型的杂质。
接着，在图3D的互补型MOS逻辑电路区域上面整个面地形成将成为掩模的膜。对图3C的非易失性存储器区，用光刻法、干法刻蚀等，使多晶硅膜或非晶硅膜以及硅氧化膜图形化。
借助于此，形成第1栅极绝缘膜32和第1栅极电极膜33。另外，第1栅极绝缘膜32是非易失性存储器的隧道绝缘膜，第1栅极电极膜33是浮置栅极电极膜。
其次，如图3E和图3F所示，形成第2绝缘膜34。第2绝缘膜34例如被形成为叠层构造。用CVD法在同一膜形成装置中连续地形成硅氧化膜、硅氮化膜和硅氧化膜。叠层膜全体的膜厚例如为15nm左右。第2绝缘膜34是非易失性存储器的中间栅极绝缘膜。
由以上可知，非易失性存储器区中的存储单元的栅极构造的形成工序，是仅仅剩下第2栅极电极膜的形成工序。另一方面，即便是在互补型MOS逻辑电路区域中也可以如图3E和图3F所示那样地形成膜。但是，该膜不能在互补型MOS逻辑电路的栅极构造中使用。该膜如后所述被剥离。
接着，说明晶体管形成工序。到图3E的工序为止结束的非易失性存储器区中的图2所示平面模式图的Y-Y剖面示于图3G。如图所示，在元件区上的Y-Y方向上，是在硅衬底30的上面把第1绝缘膜32、第1栅极电极膜33和第2栅极绝缘膜34叠层起来的构造。以后，一直到图3U为止，用Y-Y剖面进行说明。
另一方面，互补型MOS逻辑电路区的剖面与目前为止的剖面是相同的。因此，图3H是与图3F同样的图。
接着，如图3I所示，用作为掩模膜35的光刻胶膜或绝缘膜等把非易失性存储器区覆盖起来。另一方面，如图3J所示，在互补型MOS逻辑电路上面，用干法刻蚀法、湿法刻蚀法等，整个面剥离第2绝缘膜34和第1栅极电极膜33。在互补型MOS逻辑电路区的硅衬底30上面剩下第1绝缘膜32。
此外，用光刻法、离子注入法等，如图7J所示，在互补型MOS逻辑电路区中分别形成P型阱区36和N型阱区37。然后，用干法刻蚀法、湿法刻蚀法等剥离第1绝缘膜32。
其次，在互补型MOS逻辑电路区的硅衬底30上面，形成膜厚不同的3种第3栅极绝缘膜。第3栅极绝缘膜都是硅氧化膜。如图3L所示，用热氧化法形成例如16nm左右的3种第3栅极绝缘膜中最大膜厚的第3栅极绝缘膜38。该最大膜厚的第3栅极绝缘膜38是互补型MOS电路中的高电压晶体管的栅极氧化膜。
其次，如图3N所示，用湿法刻蚀法等剥离其它区域的最大膜厚的第3栅极绝缘膜38。剩下互补型MOS逻辑电路区的高电压晶体管39上面的最大膜厚的第3栅极绝缘膜38。接着，用热氧化法，形成例如9nm左右的中间膜厚的第3栅极绝缘膜40。该中间膜厚的第3栅极绝缘膜40是互补型MOS逻辑电路中的中间电压晶体管41的栅极氧化膜。借助于该氧化工序，最大膜厚的第3栅极绝缘膜38也通过生长使其膜厚增加若干。另一方面，要剩下高电压晶体管39上面的第3栅极绝缘膜38和中间电压晶体管41上面的中间膜厚的第3栅极绝缘膜40。借助于湿法刻蚀法等剥离其它区域的中间膜厚的第3栅极绝缘膜40。
其次，如图3P所示，借助于热氧化法，形成3nm左右的最小膜厚的第3栅极绝缘膜42。该最小膜厚的第3栅极绝缘膜42是互补型MOS逻辑电路中的低电压晶体管43的栅极氧化膜。借助于该氧化工序，其它第3栅极绝缘膜38、40也通过生长而使膜厚增加若干。例如，最大膜厚的第3栅极绝缘膜38为18nm左右，中间膜厚的第3栅极绝缘膜40是11nm左右，和最小膜厚的第3栅极绝缘膜42是3nm左右。此外，非易失性存储器中的第2绝缘膜的厚度，如上所述，例如是15nm左右。从而第2绝缘膜的厚度成为比最大膜厚的第3栅极绝缘膜38薄而比中间膜厚的第3栅极绝缘膜40厚。
借助于以上的工序，就可以形成与互补型MOS逻辑电路的多个电压对应的晶体管的栅极绝缘膜。另一方面，在图3I、3K、3M、3O中所示的非易失性存储器区中，第2栅极绝缘膜将成为掩模，不形成第3栅极绝缘膜。非易失性存储器区中的栅极构造，与图3G所示的构造是同样的。
另外，在所述的栅极绝缘膜形成工序的途中，例如，在形成了中间膜厚的第3栅极绝缘膜40之后，或者，在栅极绝缘膜形成工序结束之后，用离子注入法等向硅衬底30中的沟道区内导入提供导电类型的杂质。在P型的情况下掺入硼，在N型的情况下掺入磷、砷等。作为剂量约为1E11cm-2～1E13cm-2左右。在每一个区域中都可以改变杂质掺杂量或杂质在硅衬底方向上的分布。这时，要用光刻法等，用掩模把不需要进行掺杂的部分覆盖起来。
其次，在非易失性存储器区和互补型MOS逻辑电路区这两方中，借助于CVD法形成50nm左右的多晶硅膜或非晶硅膜。接着，用光刻法、干法刻蚀法等使多晶硅膜或非晶硅膜图形化。借助于此，如图3Q、3R所示，形成第2栅极电极膜44。非易失性存储器的控制栅极电极膜和互补型MOS逻辑电路的栅极电极膜用第2栅极电极膜44形成。
接着，用掩模把互补MOS逻辑电路区覆盖起来。以非易失性存储器区的第2栅极电极膜44为掩模，如图3S所示，构图第2栅极绝缘膜34和第1栅极电极膜。
其次，非易失性存储器区和互补型MOS逻辑电路区中，都以第2栅极电极膜44为掩模，借助于离子注入法等在硅衬底30中导入杂质。形成结深比较浅的源极和漏极区(未画出来)。向P型区例如掺入硼，向N型区例如掺入磷、砷等。作为剂量约为1E13cm-2～1E15cm-2左右。
此外，在第2栅极绝缘膜44上面，借助于CVD法形成硅氮化膜等的绝缘膜。进行用干法刻蚀法等实施的膜剥离等，如图3S、3T所示，形成侧壁绝缘膜45。
非易失性存储器区中的由第1栅极绝缘膜32、第1栅极电极膜33、第2栅极绝缘膜34和第2栅极电极膜44形成的叠层栅极构造是第1栅极。此外，逻辑电路中的由不同膜厚的第3栅极绝缘膜38、40、42和第2栅极电极膜44形成的叠层栅极构造是第2栅极。
此外，非易失性存储器区和互补型MOS逻辑电路区中，都以第2栅极电极膜44和侧壁绝缘膜45为掩模，借助于离子注入法等向硅衬底30中导入杂质。形成结深比较深的源极和漏极区。向P型区例如掺入硼，向N型区例如掺入磷、砷等。作为剂量约为1E15cm-2～5E16cm-2左右。把先前所说的比较浅的源极和漏极区组合在一起，如图3S、3T所示，形成最终的源极和漏极区46。此外，把非易失性存储器区中的2个晶体管组合到一起的区域是存储单元47。
其次，非易失性存储器区和互补型MOS逻辑电路区中都形成钴膜。此外，如果有必要，进一步在钴膜上面形成Ti或TiN等的帽盖膜。采用进行热处理的办法，如图3U、3V所示，在第2栅极电极膜44以及源极和漏极区46上面形成作为钴硅化物膜的自对准硅化物电极膜48。
然后，用等离子体CVD法，在硅衬底30的整个面上形成未画出来的硅氧化膜等。在该硅氧化膜等上形成了接触孔的开口后，形成包括位线在内的金属布线层。此外，根据需要反复进行硅氧化膜等的形成、接触孔的开口和金属布线层的形成。借助于此，形成多层布线层。此外，用表面保护膜把硅衬底整个面覆盖起来。其次，用干法刻蚀法等使开口焊盘部分。借助于此，完成含有非易失性存储器的半导体器件。
倘采用本实施例，则可以借助于在比较靠后的工序中形成的第2栅极电极膜，形成互补型MOS逻辑电路的栅极电极膜和非易失性存储器的控制栅极电极膜。为此，就将减少第2栅极电极膜形成后的热处理时间，变成为对构成逻辑电路的晶体管的微细化更为合适的构造。借助于此，就可以得到具有可提高逻辑电路的性能的非易失性存储器的半导体器件。
此外，采用对互补型MOS逻辑电路使用具有与使用电压对应的栅极绝缘膜膜厚的3种晶体管的办法，就可以得到具有可提高逻辑电路动作速度的非易失性存储器的半导体器件。
此外，还采用把存储单元的第2栅极绝缘膜的膜厚形成得比逻辑电路中的中间膜厚的栅极绝缘膜更厚的办法来提高耐压。此外，还采用把存储单元的第2栅极绝缘膜的膜厚形成得比最大膜厚的栅极绝缘膜更薄的办法来提高动作速度。可以得到具有能满足两者的特性的非易失性存储器的半导体器件。
(实施例2)
本发明实施例2的基本构成与实施例1是相同的。与实施例1不同之点是具有第3栅极电极膜，与第2电极膜叠层起来构成栅极。
作为非易失性存储器，是用2个第1 MOS晶体管构成存储单元的闪速存储器。此外，第1 MOS晶体管具有把作为第1栅极绝缘膜的隧道绝缘膜、作为第1栅极电极膜的浮置栅极电极膜、作为第2栅极绝缘膜的中间栅极绝缘膜，以及把第2栅极电极膜和第3栅极电极膜重叠起来的控制栅极电极膜叠层起来的第1栅极。
另一方面，包含外围电路等在内的逻辑电路，含有用第2 MOS晶体管构成的互补型MOS逻辑电路。第2 MOS晶体管具有把第3栅极绝缘膜以及第2栅极电极膜和第3栅极电极膜叠层起来的第2栅极。
此外，还具有膜厚不同的3种第3栅极绝缘膜。3种第3栅极绝缘膜与晶体管的电源电压相对应。最大膜厚的第3栅极绝缘膜在高电压晶体管内形成，中间膜厚的第3栅极绝缘膜在中间电压晶体管内形成，最小膜厚的第3栅极绝缘膜在低电压晶体管内形成。此外，非易失性存储器中的第2栅极绝缘膜的膜厚，要作成为最大膜厚的第3栅极绝缘膜和中间膜厚的第3栅极绝缘膜之间的膜厚。
图4是本发明的实施例2的存储单元阵列的一部分区域的平面模式图。由于基本构成与图2所示的实施例1中的存储单元阵列的一部分区域的平面模式图是相同的，故对不同的部分进行说明。
在图中，在选择字线15a、15b的一部分中存在着扩展，并形成有控制栅极接触23。选择栅极线是由第2栅极电极膜和第3栅极电极膜构成的选择晶体管ST的栅极电极。在其下边存在着由第1栅极电极膜构成的浮置栅极。控制栅极接触23是用来把选择栅极线和浮置栅极连接起来的区域。
图5A到图5H的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施例2。此外，图5H示出了本发明的半导体器件的实施例2。
示于各图的上侧的图5A、5C、5E、5G，扩大示出了非易失性存储器的图4的Y-Y剖面。此外，各图的下侧所示的图5B、5D、5F、5H扩大示出了非易失性存储器的图4的Y’-Y’的剖面。另一方面，互补型MOS逻辑电路区，由于基本上将成为与实施例1同样的工序，故未画出来。
在一直到形成互补型MOS逻辑电路区的第3栅极绝缘膜的工序为止，都采用与实施例1中的图3A到图3N相同的工序，为此，省略了到此为止的工序的图面。对从此往后的工序进行说明。
在非易失性存储器的Y-Y剖面中，首先，如图5A所示，在作为半导体衬底的P型硅衬底30上面，叠层第1栅极绝缘膜32、第1栅极电极膜33和第2栅极绝缘膜34。
另一方面，Y’-Y’剖面如图5B所示，在元件隔离区31上叠层第1栅极电极膜33和第2栅极绝缘膜34。在这些膜上面再用CVD法形成30nm的作为第2栅极电极膜44的多晶硅膜或非晶硅膜。
其次，用掩模把在图5C的剖面中所示的非易失性存储器区覆盖起来，对图5D所示剖面的区域，在第1栅极电极膜33上的一部分上，用光刻法、干法刻蚀法等开口图4所示的控制栅极接触23。然后，用CVD法，如图5C、5D所示，在硅衬底30的整个面上形成例如30nm左右的作为第3栅极电极膜44a的多晶硅膜或非晶硅膜。这时，就可以在第2栅极电极膜44a上，在厚的情况下，形成例如3nm左右，在薄的情况下形成例如1nm以下的极薄的硅氧化膜44b。
接着，用离子注入法等向第3栅极电极膜44a和第2栅极电极膜44中掺入提供导电类型的杂质。此外，用光刻法、干法刻蚀法等，如图5E、5F所示，使第3栅极电极膜44b、第2栅极电极膜44a、第2栅极绝缘膜34和第1栅极电极膜33图形化。这时，即便是在未画出来的互补型MOS逻辑电路区中，第3栅极电极膜44b、第2栅极电极膜44a也被图形化，形成栅极构造。
此外，由于以下的工序采用与实施例1同样的工序，故简单地进行说明。就是说，如图5G所示，以第3栅极电极膜44a和第2栅极电极膜44为掩模通过离子注入法等向硅衬底30中导入杂质。形成结深比较浅的源极和漏极区(未画出来)。向P型区域例如掺入硼，向N型区域例如掺入磷、砷等。作为剂量约为1E13cm-2～1E15cm-2左右。然后，在第3栅极电极膜44a和第2栅极电极膜44等的侧面上，形成侧壁绝缘膜45。
接着，以第3栅极电极膜44a和第2栅极电极膜44以及侧壁绝缘膜45为掩模，用离子注入法等向硅衬底30中导入杂质。形成结深比较深的源极和漏极区。向P型区域例如掺入硼，向N型区域例如掺入磷、砷等。作为剂量约为1E15cm-2～5E16cm-2左右。把先前所述的比较浅的源极和漏极区组合在一起，形成最终的源极和漏极区46。
此外，在硅衬底30的整个面上形成钴膜。此外，如果有必要，在钴膜上面进一步形成Ti或TiN等的帽盖膜。采用进行热处理的办法，与第3栅极电极膜44b一起在源极和漏极区46上面形成作为钴硅化物膜的自对准硅化物电极膜48。另外，未画出来的互补型MOS逻辑电路区中也进行同样的工序，形成晶体管。
然后，用等离子体CVD法等，在硅衬底30的整个面上形成未画出来的硅氧化膜等。在该硅氧化膜等上开口接触孔后，形成包括位线在内的金属布线层。此外，根据需要反复进行硅氧化膜等的形成、接触孔的开口和金属布线层的形成。借助于此，形成多层布线层。此外，用表面保护膜把硅衬底整个面覆盖起来。其次，用干法刻蚀法等开口焊盘部分。借助于此，完成含有非易失性存储器的半导体器件。
倘采用本实施例，则可以借助于在比较靠后的工序中形成的第2栅极电极膜，形成互补型MOS逻辑电路的栅极电极膜和非易失性存储器的控制栅极电极膜。为此，就将减少第2栅极电极膜形成后的热处理时间，成为对构成逻辑电路的晶体管的微细化更为合适的构造。借助于此，就可以得到具有可提高逻辑电路性能的非易失性存储器的半导体器件。
此外，采用对互补型MOS逻辑电路使用具有与使用电压对应的栅极绝缘膜膜厚的3种晶体管的办法，就可以得到具有可提高逻辑电路动作速度的非易失性存储器的半导体器件。
此外，还采用把存储单元的第2栅极绝缘膜的膜厚，形成得比逻辑电路中的中间膜厚的栅极绝缘膜更厚的办法来提高耐压。此外，还采用把存储单元的第2栅极绝缘膜的膜厚形成得比最大膜厚的栅极绝缘膜更薄的办法，提高动作速度。可以得到具有能满足两者的特性的非易失性存储器的半导体器件。
此外，在非易失性存储器中，采用把第1栅极电极膜和第3栅极电极膜连接起来的办法，就可以得到具有使选择晶体管中的选择栅极与在上层上形成的金属布线之间的连接容易进行的非易失性存储器的半导体器件。
(实施例3)
图6用框图示出了本发明的实施例3。是作为含有多种构造的非易失性存储器和逻辑电路的系统LSI的半导体器件。
系统LSI 50具有逻辑电路区和存储器区。在逻辑电路区中，例如，设置有CPU 51。此外，在存储器区中设置有3种非易失性存储器。是在所述实施例1和2中说明的用2个晶体管构成1个存储单元的非易失性存储器10、NAND型非易失性存储器10a和用3个晶体管构成1个存储单元的非易失性存储器10b。
在该系统LSI中，采用把用2个晶体管构成1个存储单元的非易失性存储器10和CPU 51装载到同一芯片上的办法，就可以作为存放CPU 51的固件的读出专用存储器使用。
NAND型非易失性存储器10a的电路框图示于图7。存储单元11b用具有叠层构造栅极的1个晶体管构成。作为外围电路，具备列译码器12、读出放大器13和行译码器14。
用3个晶体管构成1个存储单元的非易失性存储器10b的电路框图示于图8。存储单元11c由2个晶体管和被该2个晶体管夹持着的具有叠层构造栅极的1个晶体管构成。作为外围电路，具备有列译码器12、读出放大器13、行译码器15和源极线驱动器16。
系统LSI 50，与在实施例1中所示的半导体器件的制造方法基本上采用同样的方法。因此，作为半导体器件可以与实施例1同样地完成。用2个晶体管构成1个存储单元的非易失性存储器10、NAND型非易失性存储器10a和用3个晶体管构成1个存储单元的非易失性存储器10b等非易失性存储器，可用同一的工序和条件形成。为此，可以简化LSI 50的制造方法。
另外，也可以把所述制造方法应用于分别单独含有NAND型非易失性存储器10a、用3个晶体管构成1个存储单元的非易失性存储器10b的半导体器件。
另外，本发明并不受限于所述实施例，在不背离本发明的主旨的范围内可在进行种种的变更后实施。
例如，第1栅极绝缘膜、第2栅极绝缘膜和第3栅极绝缘膜的栅极绝缘膜并不限于硅氧化膜和硅氮化膜，也可以是以各种各样的组合含有氧和氮这两方的硅氮氧化膜、或铪氧化膜、锆氧化膜、钛氧化膜、铝氧化膜等的金属氧化膜，此外，理所当然也可以是这些膜的复合膜或使用叠层构造的膜。
此外，若作为含有第1栅极电极膜和第2栅极电极膜的栅极电极膜的材料变成为以往一直使用的高浓度N型硅，则存在着可以使作为半导体器件的应用变得比较容易的可能性。
此外，作为与所述栅极电极一起在源极和漏极区上形成的自对准硅化物构造的材料，并不限于钴，也可以是钛、镍、钨、钽、钼等的自对准硅化物构造。
再有，也包括所述金属的硅化物或氮化物地形成叠层构造的栅极电极膜。
此外，金属布线，可以从铝、铜、金、银、钨等中选用。此外，采用在所述材料的下层上敷设势垒金属的办法，可以得到与基底绝缘膜之间的贴紧性、在接触区域中的反应抑制等的优点。在该情况下，作为势垒金属，可以采用钨、钼、钛等的金属，钨硅化物、钼硅化物、钛硅化物等的金属硅化物，或已形成了氮化钛、氮化钨等的金属氮化物的构造。
此外，作为半导体衬底，除硅衬底之外，还可以使用SOI衬底、GaAs等的化合物半导体衬底等。
此外，作为叠层栅极构造，不仅可应用于非易失性存储器，理所当然地也可以应用于其它种类的元件。
此外，作为半导体器件，既可以是各种非易失性存储器单独使用，也可以在把它们与各种逻辑电路混合载置使用，这是不言而喻的。

Claims (20)

1.一种含有非易失性存储器的半导体器件，具备：
半导体衬底；
至少具有一个第1MOS晶体管的非易失性存储单元，所述第1MOS晶体管具备第1栅极和在所述半导体衬底中形成的将所述第1栅极夹在中间的源极和漏极区，所述第1栅极由在所述半导体衬底上从下边开始依次叠层的第1栅极绝缘膜、第1栅极电极膜、第2栅极绝缘膜、第2栅极电极膜和第3栅极电极膜构成；以及
具有多个第2MOS晶体管的逻辑电路，所述第2MOS晶体管具备第2栅极和在所述半导体衬底中形成的将所述第2栅极夹在中间的源极和漏极区，所述第2栅极与所述非易失性存储单元分离且由在所述半导体衬底上从下边开始依次叠层的第3栅极绝缘膜、第2栅极电极膜和所述第3栅极电极膜构成。
2.根据权利要求1所述的含有非易失性存储器的半导体器件，其特征在于：在所述第2栅极电极膜和所述第3栅极电极膜之间具有3nm以下的极薄绝缘膜。
3.根据权利要求1所述的含有非易失性存储器的半导体器件，其特征在于：所述第2栅极绝缘膜和所述第2栅极电极膜具有彼此重叠的开口部分，所述第3栅极电极膜和所述第1栅极电极膜通过所述开口部分进行连接。
4.根据权利要求1所述的含有非易失性存储器的半导体器件，其特征在于：在所述第3栅极电极膜和所述源极以及漏极区上面形成有金属硅化物膜。
5.根据权利要求1所述的含有非易失性存储器的半导体器件，其特征在于：所述逻辑电路是互补型MOS逻辑电路。
6.根据权利要求1所述的含有非易失性存储器的半导体器件，其特征在于：所述逻辑电路具备分别具有不同膜厚的第3栅极绝缘膜的多个所述第2MOS晶体管。
7.根据权利要求1所述的含有非易失性存储器的半导体器件，其特征在于：在所述逻辑电路中具备所述第3栅极绝缘膜的膜厚分别不同的3个所述第2MOS晶体管，所述存储单元的第2栅极绝缘膜的膜厚，在所述膜厚分别不同的3个所述第3栅极绝缘膜中，比最大膜厚小，比中间膜厚大。
8.根据权利要求1所述的含有非易失性存储器的半导体器件，其特征在于：所述存储单元由存储单元晶体管和电流路径与所述存储单元晶体管的一端连接的选择晶体管这2个第1MOS晶体管构成。
9.根据权利要求8所述的含有非易失性存储器的半导体器件，其特征在于：在所述选择晶体管中，所述第1栅极电极膜上的所述第2栅极绝缘膜和所述第2栅极电极膜具有开口部分，在其上形成的所述第3栅极电极膜与所述第1栅极电极膜连接。
10.一种含有非易失性存储器的半导体器件的制造方法，包括如下工序：
形成将半导体衬底的预定元件形成区围起来的元件隔离区的工序；
在所述预定元件形成区上形成第1栅极绝缘膜的工序；
在所述第1栅极绝缘膜上面形成第1栅极电极膜的工序；
选择性地使所述预定元件形成区的形成非易失性存储单元的区域中的所述第1栅极电极膜和所述第1栅极绝缘膜图形化的工序；
在图形化后的所述第1栅极电极膜上面形成第2栅极绝缘膜的工序；
剥离所述预定元件形成区的形成逻辑电路的区域中的所述第2栅极绝缘膜、所述第1栅极电极膜和所述第1栅极绝缘膜的工序；
在形成所述逻辑电路的区域的所述半导体衬底上面形成第3栅极绝缘膜的工序；
在所述第2栅极绝缘膜和所述第3栅极绝缘膜上面形成第2栅极电极膜的工序；
选择性地使形成所述非易失性存储单元的区域中的所述第2栅极电极膜、所述第2栅极绝缘膜和所述第1栅极电极膜以及形成所述逻辑电路的区域中的所述第2栅极电极膜图形化的工序；以及
以图形化后的所述第2栅极电极膜为掩模，向所述半导体衬底表面中导入杂质以形成源极和漏极区的工序。
11.根据权利要求10所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：在形成所述源极和漏极区的工序之后，具有在所述第2栅极电极膜以及所述源极和漏极区上面形成金属硅化物膜的工序。
12.根据权利要求10所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：在向所述半导体衬底表面中导入杂质以形成源极和漏极区的工序中，作为杂质分别选择性地导入P型杂质和N型杂质，在所述逻辑电路中至少形成互补型MOS逻辑电路。
13.根据权利要求10所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：在所述半导体衬底上面形成第3栅极绝缘膜的工序是依次形成膜厚不同的多个所述第3栅极绝缘膜的工序。
14.根据权利要求10所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：所述第3栅极绝缘膜由膜厚分别不同的3个栅极绝缘膜构成，依次形成所述膜厚不同的多个所述第3栅极绝缘膜的工序，是形成在所述3个栅极绝缘膜之中最大膜厚的所述第3栅极绝缘膜的工序、选择性地剥离所述最大膜厚的所述第3栅极绝缘膜并接着形成中间膜厚的第3栅极绝缘膜的工序和选择性地剥离中间膜厚的所述第3栅极绝缘膜并形成最小膜厚的所述第3栅极绝缘膜的工序。
15.一种含有非易失性存储器的半导体器件的制造方法，包括如下工序：
形成将半导体衬底的预定元件形成区围起来的元件隔离区的工序；
在所述预定元件形成区上形成第1栅极绝缘膜的工序；
在所述第1栅极绝缘膜上面形成第1栅极电极膜的工序；
选择性地使所述预定元件形成区的形成非易失性存储单元的区域中的所述第1栅极电极膜和所述第1栅极绝缘膜图形化的工序；
在图形化后的所述第1栅极电极膜上面形成第2栅极绝缘膜的工序；
选择性地剥离所述预定元件形成区的形成逻辑电路的区域中的所述第2栅极绝缘膜、所述第1栅极电极膜和所述第1栅极绝缘膜的工序；
在形成所述逻辑电路的区域的所述半导体衬底上面形成第3栅极绝缘膜的工序；
在包含所述第2栅极绝缘膜和所述第3栅极绝缘膜上面在内的所述半导体衬底上面形成第2栅极电极膜的工序；
选择性地使形成所述非易失性存储单元的区域中的所述第2栅极电极膜和所述第2栅极绝缘膜图形化的工序；
在图形化后的所述第2栅极电极膜上面形成第3栅极电极膜的工序；
选择性地使形成所述非易失性存储单元的区域中的所述第3栅极电极膜、所述第2栅极电极膜、所述第2栅极绝缘膜和所述第1栅极电极膜以及形成所述逻辑电路的区域的所述第3栅极电极膜和所述第2栅极电极膜图形化的工序；以及
以图形化后的所述第3栅极电极膜和所述第2栅极电极膜为掩模，向所述半导体衬底表面中导入杂质以形成源极和漏极区的工序。
16.根据权利要求15所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：在选择性地使形成所述非易失性存储单元的区域中的所述第2栅极电极膜和所述第2栅极绝缘膜图形化的工序和在图形化后的所述第2栅极电极膜上面形成第3栅极电极膜的工序之间，具有形成3nm以下的极薄绝缘膜的工序。
17.根据权利要求15所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：在形成所述源极和漏极区的工序之后，具有在所述第3栅极电极膜和所述源极以及漏极区上面形成金属硅化物膜的工序。
18.根据权利要求15所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：在向所述半导体衬底表面中导入杂质以形成源极和漏极区的工序中，作为杂质分别选择性地导入P型杂质和N型杂质，在所述逻辑电路中至少形成互补型MOS逻辑电路。
19.根据权利要求15所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：在所述半导体衬底上面形成第3栅极绝缘膜的工序是依次形成膜厚不同的多个所述第3栅极绝缘膜的工序。
20.根据权利要求15所述的含有非易失性存储器的半导体器件的制造方法，其特征在于：所述第3栅极绝缘膜由膜厚分别不同的3个栅极绝缘膜构成，依次形成所述膜厚不同的多个所述第3栅极绝缘膜的工序，是形成在所述3个栅极绝缘膜之中最大膜厚的所述第3栅极绝缘膜的工序、选择性地剥离所述最大膜厚的所述第3栅极绝缘膜并接着形成中间膜厚的第3栅极绝缘膜的工序和选择性地剥离中间膜厚的所述第3栅极绝缘膜并形成最小膜厚的所述第3栅极绝缘膜的工序。
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