TWI261897B - Semiconductor device including nonvolatile memory and method for fabricating the same - Google Patents

Semiconductor device including nonvolatile memory and method for fabricating the same Download PDF

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Description

1261897 玫、發明說明： 【相關申請案交叉參考】 本申請案係以先前於2003年7月3〇曰提出申請的第 2003 18 8889#b日本專利中請案為基礎並聲請其利益，該申 請案的所有内容在此併入當成參考。 【發明所屬之技術領域】 本^月係關於-種包含非揮發性記憶體之半導體裝置及 其製造方法。 【先前技術】 以往，非揮發性記憶體方面係廣泛使用nan 閃記„。近年，亦提出—種具備nand ;快閃記憶體與職型快閃記憶體兩者優點之快閃記憶 曰 σ L、體弘路與邏輯電路等混載於一個 日日片上之系統LSI的需求也提高。 匕載有快閃記丨咅濟帝 F L'體$路與邏輯電路之⑶係形成複雜的 衣置構化。用以構成快 兩收^ L、體之圯憶胞的構造係與邏輯 二：：電晶體的構造不同。其記憶 極刀/經由不同的間極絕緣心4層之構造。 此外，製造工序中， 係# # π m ‘思胞與邏輯電路的MOS電晶體 ’、 不同的部分。例如，快閃# ^ 、复盘、器^ §己憶體的閘極絕緣膜係要 求與_路的開極絕 要
中，必箱、、s； β % U之眭旎。因此，糸統LSI 义眉滿足快閃記憶體電路及 者，系缽τ 士 、輯兒路所需之性能。再 有乐統LSI中，必須採取 性。 、序及元件構造兩者的整合
0 八 9Q\90540.DOC 1261897 此载有快閃記憶體電路與邏輯電路之乙幻 说么報。此外，替代作為各個閘極電極膜 曰 的雜暂姑放，— 、之夕晶石夕膜 ’、、>減备、件係揭示於曰本特開2002— 64157號公報 及：、亡所，，藉由採取快閃記憶體與邏輯電路之元:構造 工序的整合，可製造性能更佳之系統lsi。 但是’今後混載有快閃記憶體電路與邏輯電路之⑶中 進-步要求邏輯電路的動作速度等的性能提升。 ， 【發明内容】 因此，本發明之目的在於提供一種包 的動作速度等的性能之非揮發性記情；=:，電路 平知丨匕f思體之+導體裝置及其 表方法。 為=上述之課題’本發明之—態樣，其特徵係半導 置具備：半導體基體；非揮發性記憶胞，其具有至少 -個胸電晶體，該M〇s電晶體係具備在前述半導體基體 上由下依序疊層之第一問極絕緣膜、第一鬧極電極膜、第 -閘極絕緣膜、及第二閘極電極膜所構成之第一閘極，及 為炎住前述第-閘極’形成於前述半導體基體之源極及汲 :品或及建輯电路’其具有複數第二M〇s電晶體，該第 二MOS電晶體係具備從前述非揮發性記憶胞分離而在前述 半導體基體上由下依序疊層之第三問極絕緣膜及第二閑極 電減所構成之第二間極’及為夾住前述第二閘極，形成 於刖述半導體基體之源極及汲極區域。 此外’本發明之其他-態樣’其特徵係具有以下工序：
O:\90\90540.DOC 1261897 為包圍半導體基體的元件 ,Λ, ^ — 干升^成預定區域，#二、 域之工序，·在前述元件形成 4 W元件分離區 之工序丨在前述第一間 、品形成第—閘極絕緣膜 工序’ ·前述元件形成預定區域弟—間極電極膜之 憶胞之區域中的前述第—閑極電極膜及：形成非揮發性記 艇選擇性圖案化之工序，·在、則述弟—閘極絕緣 膜上形成第二間極絕緣膜之工前述第—間極電極 中’將用以形成邏輯電路之區域中：:、件：成預定區域 膜、前述第一間朽+托+ —、刖述第二閘極絕緣 工序;在二成:！前述第，絕緣膜剝離之 序，在形成珂述邏輯電路之區域中離之 形成第三閘極絕緣膜之工序；在 “ ν -基體上 、+、结 述弟一閘極絕绫膜另今 述弟三間極絕緣膜上形成第二閑極電極 巴相及刖 形成前述非揮發性記憶胞之 ’將心 膜、前述第二閑極絕緣膜、及前述:=弟：間極 ^ χ 乐閑極電極膜與用以 形成則4邏輯電路之區域中的# 安 丨甲j位电極肤選擇性 圖案化之工序；及將已圖案化之前述第二間極電極膜作為 先罩’、再將雜質導入前述半導體基體表面以形成源極及沒 極區域之工序。 【實施方式】 以下，參照圖面說明本發明之實施例。 (實施例1) 本發明之第一實施例之非揮發性記憶體係具有由二個第 一MOS電晶體所構成的記憶胞之快閃記憶體。此外’第一 刪電晶體係具有第-閘極’其疊層有··作為第一閘極絕
O:\90\90540.DOC 1261897 緣臈之隧道絕緣膜、作為第一閘極 膜、作為第-q 、之序動閘極電極 閘極電極膜之枷& ]往、、、巴緣胰、及作為第二 、之控制閘極電極膜。 電：體:二包含周邊電路等的邏輯電路係包含第二_ 具有第的Γ型M0S邏輯電路。第二刪電晶體係 極膜 其⑽：第三間極絕緣膜與第二閑極電 冉者，具有三種不同膜厚 曰曰丄 ...... …％啄朕。三種第二 1=緣膜係對應電晶體的電源㈣。最大膜厚的第三: ，緣膜可形成於高電壓電晶體，中間膜厚的第三閉極絕 相可形成於中„電晶體、及最小臈厚的第三閘極絕緣 膜可形成於低電壓電晶體…非揮發性記憶體之第二閉 極，緣膜的膜厚係介於最大膜厚的第三閘極絕緣膜與中間 膜厚的第二閘極絕緣膜之間的膜厚。 圖1係本發明之第一實施例之非揮發性記憶體的區塊 圖。非揮發性記憶體10係具備··記憶胞陣列丨丨、行解碼器 U、感測放大器13、列解碼器14、15及源極線驅動器16。 記憶胞陣列11係具有配置為矩陣狀的複數個記憶胞 MC。各記憶胞係具有··相互争聯連接電流路徑的記憶胞電 晶體MT及選擇電晶體ST。接著，記憶胞電晶體Μτ的源極 區域與選擇電晶體ST的汲極區域相連接。此外，行向鄰接 之記憶胞MC係相互共有選擇電晶體的源極區域或記憶胞 電晶體MT的汲極區域。 列向之記憶胞MC的記憶胞電晶體MT的控制閘極係共通
O:\90\90540.DOC 1261897 連接字元線WL。選擇電晶體ST的閘極係共通連接選擇閘極 線SG。此外，行向之記憶胞MC的記憶胞電晶體mt的汲極
區域係共通連接位元線。再者，記憶胞MC之選擇電晶體ST 的源極係共通連接源極線SL。源極線SL可連接於源極線驅 動器16。 圖2係顯示圖丨所示記憶胞陣列丨丨之部分區域的平面模式 圖在作為半導體基體之石夕基板20係形成元件分離區域2 ^ a 所區分之長方形元件區域21。將作為第一閘極電極膜之字 元線14a、14b及選擇閘極線15a、15]3正交於元件區域21， 以跨越複數元件區域21。 在子7L線14a、14b與元件區域21的交叉部分形成記憶胞 電晶體。在選擇閘極線15&、15b與元件區域21的交又部分 形成選擇電晶體。此外，在字元線14a、⑷與元件區域Η 的交叉部分形成浮動閑極電極膜(未圖示)，其係作為按每一 記憶胞電晶體而分離之第二閘極電極膜。 在元件區域21中形成接觸插塞A以夾住字元線14a、14b 與4擇閘極線15a、15be沿著元件區域^形成未圖示的位 凡線。該位元線係連接接觸插塞&夾於二個接觸插塞22 間的記憶胞電晶體與選擇電晶體可構成一個記憶胞lla。 的：1八乃至圖係按工序順序顯示本發明之半導體裝置 、Ί ^法之第—貫施例的剖面圖。圖上側所示圖从、。、 =:M、〇、Q、S、U係按工序順序顯示本實施例 之非揮^體之製造方法的剖面圖。各圖下側所 D、F、H、J、L、N、p、R、f 序順序顯示
O:\90\90540.DOC - 10- 1261897 本實施例之互補型MOS邏輯電路之製造方法的剖面圖。此 外，圖3U及圖3 V係顯示本發明之半導體裝置的第—實施 例。 、 沿著製程的進行，圖上之非揮發性記憶體的剖面係如下 所述。圖3A乃至圖3D係顯示圖2之又_乂剖面的放大圖。圖邛 乃至圖3U係顯示圖2之γ-γ剖面的放大圖。 另方面圖3B乃至圖3 V以不改變剖面方向方式顯示圖 上之互補型MOS邏輯電路的剖面。 如圖3A及圖3B所示，預備作為半導體基體之p型矽基板 30。 土 接著’說明元件分離卫序。在石夕基板3G上形成未圖示之 矽氧化膜、矽氮化膜等。使用微影法、乾蝕刻法等將矽氧 化膜、石夕氮化膜圖案化，並形成光罩。其次1用乾餘刻 法在未形成光罩的秒基板观域形成溝。使用cvd法在包 "冓的砍基板30全面形成碎氧化膜。使用CMp法、钱刻法 等邊將表面平坦化，一邊使形成於矽基板3 0的溝之矽氧 化膜殘存。將形成於溝之秒氧化膜作為元件分離區域31。 由於係使用p型石夕基板3〇，&圖3A的非揮發性記憶體區 域通常不形成井區域。必要時Μ吏用離子植入法等形成!> 型井區域。此時’也可為雙井構造，其用以先形成Ν型井區 域亚於其中形成Ρ型井。另外，圖把之互補型邏輯電 路區域之井形成係如後述。 其次，進入非揮發性記憶體之閘極構造的形成工序。如 圖4C及圖4D所：ίή，14丄& 、9由…、氧化法，使構成第一閘極絕緣膜
O:\90\90540.DOC 1261897 3 2之石夕氧化膜形成例如1 〇 nm左右。 此外，利用CVD法，使構成第一閘極電極膜33之燐添加 多晶矽膜或燐添加非晶形矽膜形成8〇 nm左右。再者，於 CVD時未添加料，係、形成未摻雜的多晶梦臈或未掺雜的 非晶形碎膜。之後，使用離子植入法等，以iei5⑽.2〜旧6咖2 左右的劑量將可給予燐等導電型的雜質導入多晶矽膜或非 晶形石夕膜。 接著，王面在圖3D之互補型MOS邏輯電路區域上形成構 成光罩的膜。有關圖3C之非揮發性記憶體區域，利用微影 法乾钱刻法等將多晶石夕或非晶形石夕膜及石夕氧化膜圖案化。 如此，可形成第一閘極絕緣膜32及第一閘極電極膜33。 卜第閘極、纟巴緣膜32係非揮發性記憶體之隧道絕緣 膜第閘極電極膜3 3係浮動閘極電極膜。 其次如圖3E及圖3F所示，形成第二閘極絕緣膜34。第二 閘極、、、巴緣膜34例如可形成為疊層構造。使用CVD法，於同 :膜形成裝置中連續形切氧化膜、錢化膜及石夕氧化 '且層膜全體的膜厚例如係15 nm左右。第二絕緣膜34 係非揮發性記憶體之中間閘極絕緣膜。 、藉由上述，非揮發性記憶體區域之記憶胞的閘極構造形 成工序只殘留第二閘極電極膜的形成工序。另一方面，互 補型MOS邏輯電路區域中也可如圖3E及圖3f所示形成膜。 但是，該膜並不用於M0S邏輯電路的閘極構造。如後所述 可剝離該膜。 接著，5兒明電晶體形成工序。圖係顯示結束至圖的
O:\90\90540.DOC -12- 1261897 工序之非揮發性記憶體區域中，圖2所示的平面模式圖的 γ-γ剖面。如圖所示，元件區域上的γ_γ方向中係在石夕基 板30上疊層有第一絕緣膜32、第一間極電極膜μ及第二絕 緣膜34之構造。之後，直到ffl3u係❹γ_γ剖面作說明。巴 另-方面’互補型MOS邏輯電路區域的剖面係與目前相 同。因此，圖3Η係與圖3F相同的圖。 接者’如圖31所示，以作為本罟摇q《a 1 1卞马先罩朕35之光阻膜或絕緣膜 等覆蓋非揮發性記憶體區域。另一方面，如圖3j所示，互 補型刪邏輯電路上係使用乾姓刻法、濕姓刻法等將第二 絕緣膜34及第-閘極電極膜33全面剝離。在互補型刪邏 輯電路區域的矽基板30上殘存第一絕緣膜32。 此外’如圖7;所示，使用微影法、離子植人法等在互補 型_邏肖電路區域分別形成P型井區域36及_井區域 37。之後’使用乾㈣法、難刻法等將第—絕緣膜糊 離。 八人在互補型MOS邏輯電路區域的矽基板3〇上形成三 種不同膜厚的第三閘極絕緣膜。第三閘極絕緣膜全部係石夕 =化t如圖3L所示’ ^用熱氧化法’三種第三閘極絕緣 中係形成例如16 nm左右之最大膜厚的第三閘極絕緣膜 "亥取大膜厚的第三閘極絕緣膜38係互補型MOS電路之 南笔壓電晶體的閘極氧化膜。 其次，如圖3N所示，利用濕蝕刻法等剝離其他區域之最 大膜厚的第二閘極絕緣膜3 8。將互補型M〇s邏輯電路區域 之回電壓電晶體39上的最大膜厚的第三閘極絕緣膜38殘
O:\90\90540.DOC -13 - 1261897 存。接著，使用熱氧化法，形 的箓-^ n ^立 成例如9 nm左右之中間膜厚 的弟二閘極絕緣膜4〇。該中間 、厚的第三閘極絕緣膜40係 互補垔MOS邏輯電路之中電壓带曰 ^ 兒日日肢4 1的閘極氧化膜。藉 由氧化工序，也使最大膜厚 一 弟二閘極絕緣膜3 8成長。第 二閘極絕緣膜38的膜厚係增加芒 9刀右干。另一方面，將高電壓 黾日日體3 9上的第三閘極絕緣膜 目“ 豕胰38及中電壓電晶體41上的中 間膜厚的第三閘極氣化膜4 + 乳㈣殘存。利賴㈣法等剝離並 他區域之中間膜厚的第三閘極氧化膜40。 ’、 其次，如圖3P所示，使用熱氧化法，形成例如3請左右 之取小膜厚的第三間極絕緣膜42。該最小膜厚的第三閑極 ^緣膜42=互補型刪邏輯電路之低電壓電晶_的閑極 乳化版。精由氧化ji序’也使其他的第三閑極絕緣膜Μ、 4〇成長。其他的第三閘極絕緣膜38、4()的膜厚係增加若干。 :如，取大膜厚的第三閘極絕緣膜38係丨8 nm左右，中間膜 厚的第三閘極絕緣膜40係u賊左右，及最小膜厚的第三間 減緣膜42係3 nm左右。又，如前所述，非揮發性記憶體 之第—絶緣膜的厚度係例如15 nm左右。第二絕緣膜的厚度 比最大膜厚的第三閘極絕緣膜3 8薄，比中間膜厚的第三閘 極絕緣膜40厚。 藉由以上工序，可形成對應互補型MOS邏輯電路的複數 电壓之電晶體的閘極絕緣膜。另一方面，圖3ι、、3M、 30所示非揮發性記憶體區域中，第二閘極絕緣膜係形成光 罩且並未开》成第三閘極絕緣膜。非揮發性記憶體區域之 閘極構造係與圖3G所示構造相同。
O:\90\90540.DOC -14- 1261897 另外，上述閘極絕緣膜形成工序的中途，例如，形成中 間臈厚的第三閘極絕緣膜爾，或閘極絕緣膜形成工序結 束後，使用離子植入法等將給予導電型之雜質導入石夕基板 、"^道區4 P型的情況係摻雜石朋，N型的，隋況係摻雜 燦、坤等。劑量係1Ellcm-2〜1EUcm-2左右。雜質換雜量 二：質的矽基板方向的剖面可在各區域替換。此時，使用 微影法，以光罩覆蓋不要雜質摻雜的部分。 咖其次’利用CVD法在非揮發性記憶體區域及互補型M〇S 避輯電路區域兩方形成5〇 nm左右的多晶石夕膜或非晶形石夕 膜1著，使用微影法、乾敍刻法等將多晶石夕膜或非晶形 石:膜圖案化。如此’如圖3Q、艰所示，形成第二閘極電極 胺44。利用第二閘極電極膜44可形成非揮發性記憶體的於 制_電極膜與互補型刪邏輯電路的間極電極膜。I 接者，以光罩覆蓋互補型MOS邏輯電路區域。將非揮發 T記憶體的第二閘極電極膜44當作光罩，如圖％所示1 第二閘極絕緣臈34及第一閘極電極膜圖案化。 -其次’與非揮發性記憶體及互補龍〇S邏輯電路區域— 同’將第二間極電極膜44當作光罩，再利用離子植入法等， 「、貝導^石夕基板3时。形成接合深度較淺的源極及汲極 區輪示)。對P型區域摻雜例如硼，對n型區域摻雜例 如％、砷等。劑量係1Ei3 cm-2〜1E]5cm-2左右。 斤再者’利用CVD法在第二間極電極膜料上形成石夕氮化膜 寻絕緣膜。進行乾㈣法等之臈剝離，如圖％、订所示， 形成側壁絕緣膜45。
O:\90\90540.DOC -15- 1261897 非揮發性記憶體區域中，由第一閘極絕緣膜3 2、第一閘 極電極膜33、第二閘極絕緣膜34、及第二閘極電極膜料所 形成的疊層構造係第一閘極。此外，邏輯電路中，由不同 膜厚的第三閘極絕緣膜38、4〇、42及第二閘極電極膜私所 形成的疊層閘極構造係第二閘極。 再者，與非揮發性記憶體區域及互補型M〇s邏輯電路區 域一同，將第二閘極電極膜44及側壁絕緣膜牦作為光罩， 再利用離子植入法等，將雜質導入矽基板3〇中。可形成接 合深度較深的源極及汲極區域。對p型區域摻雜例如硼，對 N型區域摻雜例如燐、砷等。劑量係π。⑽_2〜沾16 左右。其與之前所述之較淺的源極及汲極區域合併，可形 成圖3S、3T所示之最終的源極及汲極區域^。此外，組合 有非揮發性記憶體區域的二個電晶體之區域係記憶胞Ο。 、八 人非揮發性§己憶體區域及互補型MOS邏輯電路區 或同，形成銘膜。此夕卜，必要日丰όρ $ . 00 π 义要打可進一步在鈷膜上形成 Τι或ΤιΝ寺罩膜。如圖糾-〇丄 〜 ㈡川3¥所不，猎由進行熱處理，在 弟一閘極電極臈44及源極及汲極區域仏 鈷膜之矽酸鹽電極膜48。 成作為矽化 之後’藉由電漿CVD法，在 矽氧化膜耸* t切基板30全面形成未圖示之
夕虱化朕寺。在該矽氧化膜等， I 形成含位元線# ϋ ^ ^ 孔開口後， 卜t 屬配線層。此外，依必要反覆進杆矽 氧化膜等的形成、㈣敎後進仃矽 如此，形成少展 "口、及金屬配線層的形成。 板全面。其次 者以表面保護膜覆蓋石夕基 使用乾蝕刻法等’使墊片部開口。如此，
O:\90\90540.DOC -16- 1261897 完成包含非揮發性記憶體之半導體裝置。 根據本實施例，藉由比較後面的工序所形成的第二閘極 電極膜，可形成互補型M0S邏輯電路的閘極電極膜及非揮 極臈形成後的熱處理時間，以形成更適於用以構成邏輯； =之電晶體微細化的構造。從而，可得到具有能提升邏輯 電路性能之非揮發性記憶體之半導體裝置。 此外，藉由對互補型M0S邏輯電路使用三種具對庫使用 電壓的閘㈣緣膜的膜厚之以體，可得到具能提升邏輯 電路的動作速度之非揮發性記憶體之半導體裝置。 再者’藉由記憶胞的第二閘極絕緣膜的膜厚比邏輯電路 :之中間膜厚的閘極絕緣膜厚，可提升耐屢。X，藉由比 最大膜厚的閘極絕緣膜薄，可提升動作速度。從而；得到 具滿足兩者特性之非揮發性記憶體之半導體裝置。 (實施例2) 施例的基本構成相同。 三閘極電極膜，與第二 本發明之第二實施例係與第一實 其與第一實施例不同點在於具有第 電極膜相疊層而構成閘極。 :=憶體方面，係具有由二個第，電 =:::T體。此外，第一M〇S電晶體係具有， 作為第—問二.作為第-閑極絕緣膜之暖道絕緣膜、 喙膜之由 朕之洋動閘極電極膜、作為第二閘極, ΐ中間絕緣膜、及重疊有第二間極電極膜盘第-= 電極膜之控制間極電極膜。 I、弟二閑極
O:\90\90540.DOC -17- 1261897 另方面包含周邊電路笼&、尸#
電曰^ % , ◊璉輯電路係包含第二MOS 兒曰日體所構成的互補型“ 卓耳電路。第-MOS雷曰辦及 具有第二㈣，其疊一 弟-則“體係 極㈣— 層有.弟三閑極絕緣臈及第二間極電 極胰與第三閘極電極膜。 甲]位屯 再者’具有三種不同膜厚 SB ^ 、予々弟一閘極絕緣膜。三種第二 閘極絕緣膜係對應電晶 弟一 極絕緣膜可开H 的电源-电壓。最大膜厚的第三間 匕豕胰j开》成於向雷Μ恭曰舰 丄 y 土弘日日體，中間膜厚的第三閘極絕
緣胰可形成於中電壓電a， ^ ^ ? G 膜可厂 玫小膜厚的第三間極絕緣 勝了形成於低電壓電晶體。 极心—: 又非揮發性記憶體之第二閘 β、、、巴緣膜的膜厚係介於最 _ 胰与的弟二閘極絕緣膜與中間 膜；的弟三閘極絕緣膜之間的膜厚。 圖14係本發明之第二實施例之記憶胞陣列的部分區域的 平面模式圖。圖2所干筮一每仏y丨丄 一 ^ 斤弟一只鈀例中記憶胞陣列的部分區域 平面核式w係與基本構成相同，故針對不同部分作說明。 圖中，選擇字_15a、15b的—部份擴大，形成有控制 閘極接觸部23。選擇閘極線係由第二閘極電極膜與第三閑
極電極膜所構成之選擇電晶體ST的閘極電極。在A 第y閘極電極膜所構成之浮動閘極。控制間極接觸部23係 用以連接選擇閘極線與浮動間極之區域。 圖5 A乃至圖5H係按工序順序顯示本發明之半導體裝置 的製造方法之第二實施例的剖面圖。又，圖5h係顯示本發 明之半導體袭置的第二實施例。 各圖上側所示圖5A、5C、5E、5G係顯示非揮發性記憶體 之圖4的Υ〜γ剖面的放大圖。此外，各圖下側所示圖沾、
O:\90\90540.DOC -18- 1261897 5D、5F、5H係顯示非揮發性記憶體之圖14的γ，-γ，剖面的放 大圖。另一方面，互補型M0S邏輯電路區域基本上係形成 與第一實施例相同的工序，故未圖示。 直到用以形成互補型MOS邏輯電路區域的第三閘極絕緣 膜之工序係採取與第一實施例之圖3 A乃至圖相同的工 序，故省略目前工序的圖示。針對之後的工序作說明。 非揮發性記憶體之γ-γ剖面中，首先，如圖5A所示，在 作為半導體基體之P型矽基板3 〇上係疊層第一閘極絕緣膜 32、第一閘極電極膜33及第二閘極絕緣膜34。 另一方面，如圖5B所示，γ，-γ，剖面在元件分離區域31上 係璺層第一閘極電極膜33、及第二閘極絕緣膜34。利用CVD έ在口亥等膜上進一步形成3 〇 nm左右之作為第二閘極電極 膜44之多晶石夕膜或非晶形石夕膜。 其次’以光罩覆蓋圖5C的剖面所示之非揮發性記憶體區 域，並針對圖5D所示剖面的區域，在第—問極電極膜33上 的一部份，使用微影法、乾_法等，使圖4所示㈣間極 接觸部23開π。再者’如圖5C、5D所示，利用⑽法在石夕 基板30全面形成例如3〇 nm左右之作為第三閑極電極膜^ 之多晶砍膜或非晶㈣膜。此時，第二閘極電 厚時可形成例如3 nm左右，較薄時可形成例如“Μ以下的 極薄矽氧化膜44b。 接著，利用離子植入法等將可仏逡 斤一 」、、、口予V電型的雜質摻雜至 弟二間極電極膜44a及第二間極電極 匕一丄 丹f，如圖5E、 斤不，使用微影法、乾蝕刻法等將第二 乐—閘極電極膜44b、
O:\90\90540.DOC -19- 1261897 第二閑極電極膜44a、第二閘極電極膜34及第一閘極電極膜 33圖 >案化。此時，亦在未圖示之互補型MOS邏輯電路區域 第一閘極電極膜44b、第二閘極電極膜44a圖案化，並 形成閘極構造。 由於以下之工序係採取與第一實施例相同的工 各 簡單^兒明之。亦即’如圖5G所示，將第三閘極電極 = 44a及第二閘極電極膜料作為光罩，再利用離子植入法 等將雜貝導入矽基板30中。形成接合深度較淺的源極及 汲極區域（未圖不）。對p型區域摻雜例如硼，對N型區域摻 雜:如燐、神等。劑量係1£13這_2〜1£15瞻.2左右。此外: 在第二閘極電極膜44a及第二閘極電極膜44等的側面形成 側壁絕緣膜45。 接著，將第三閘極電極膜44a及第二閘極電極膜44及側壁 絕緣膜45作為光罩，再利用離子植入法等，將雜質導入石夕 基板30中。形成接合深度較深的源極及汲極區域。對p型區 域#雜例如，對N型區域摻雜例如燐、砂等。劑量係1E1 $ 5E16 cm左右。其與之前所述較淺的源極及汲極區域合 併’可形成最終的源極及汲極區域46。 再者在石夕基板3 0全面形成始膜。此外，必要時可進一 步在鈷膜上形成T^tTlN等罩膜。接著，藉由進行熱處理， 在第二閘極電極膜44b及源極及汲極區域46上可形成作為 矽化鈷膜之矽酸鹽電極膜48。另外，在在未圖示之互補型 MOSiii輯電路區域中可進行相同的工序，並形成電晶體。 之後，藉由電漿CVD法，在矽基板30全面形成未圖示之
O:\90\90540.DOC -20- 1261897 /氧化膜等。在該石夕氧化膜等，進—步於接觸孔開口後， Γ成含位71線等之金屬配線層。此外，依必要反覆進行石夕 乳化膜等的形成、接觸孔的開口、及金屬配線層的形成。 如形成多層配線構造。再者，以表面保護臈覆蓋石夕基 面/、-人’使用乾I虫刻法等，並使墊片部開口。如此， 完成包含非揮發性記憶體之半導體裝置。 干根據本實施例，藉由比較後面的工序所形成的第二閑極 -極’可形成互補型M0S邏輯電路的間極電極膜及 發性記憶體的控制閘極電極膜。如此 :=顺熱處理時間，以形成更適於用以= 日體仏細化的構造。從而，可得到具有能提升邏輯 包路生此之非揮發性記憶體之半導體裝置。 此外’藉由對互補型MOS邏輯電路使用三種具對 ==絕緣膜的膜厚之電晶體，可得到具能提;邏輯 电、動作速度之非揮發性記憶體之半導體裝置。 再者’藉由記憶胞的第二閉極絕緣臈的膜厚比邏輯 中之中間膜厚的閘極絕緣膜厚，可提升耐壓。又： 最大膜厚的閑極絕緣膜薄，可提升動作速度。從而二 具滿足兩者特性之非揮發性記憶體之半導體裝置。件到 又，非揮發性記憶體中，藉由連接第一 ^ 三閘極電極m卜甩極瞑與第 …居 璉擇電晶體的選擇閑極㈣ 成；上層的金屬配線容易連接之非揮 二 裝置。 C u to之+導體 (實施例3)
O:\90\90540.DOC 1261897 圖6之區塊圖係顯示本發明之第三實施例。其係作為包含 複數構造的非揮發性記憶體與邏輯電路之系統⑶之半導 體裝置。 系統L S15 0係具有邏輯電路區域與記憶體區域。在邏輯電 路區域係設有例如CPU51。此外，在記憶體區域係設有三 種非揮發性記憶體。上述第一及第二實施例所說明之由二 個電晶體構成-個記憶胞之非揮發性記憶體1Q/、nand型非 揮發性記憶體10a及由三個電晶體構成一個記憶胞之非揮 發性記憶體1 Ob。 在該系統LSI中，藉由將由二個電晶體構成一個記憶胞之 非揮發性記憶體H)與CPU51搭載於相同晶片，可作為用以 儲存CPU51的固件之讀出專用記憶體用。 圖7係顯不NAND型非揮發性記憶體1〇a的電路區塊圖。記 fe胞11 b係由具璺層構造的閘極之一個電晶體所構成。周邊 電路係具備：行解碼器12、感測放大器13、及列解碼器Μ。 圖8係顯示由三個電晶體構成一個記憶胞之非揮發性記 憶體i〇b的電路區塊圖。記憶胞Uc係由二個電晶體及具該 一個私㈤體所夾®層構造的閘極之一個電晶體所構成。周 邊電路係、具備··行解碼器丨2、感測放大器丨3、列解瑪器^ 及源極線驅動器16。 系統LSI50基本上係採取與第一實施例所示之半導體穿 置的製造方法相同的方法。因此，與第一實施例相同，可 完成半導體裝置。可由二個電晶體構成一個記憶胞之非揮 發性記憶體10、NAND型非揮發性記憶體1〇a及可由三個電
O:\90\90540.DOC -22- 1261897 曰曰體構成一個記憶胞之非揮發性記憶體1 ，該等非揮發性 記憶體可由同一工序及條件形成。如此，可簡略化系統 LSI5〇的製造方法。 此外，也可分別對單獨包含NAND型非揮發性記憶體 1 〇a、可由二個電晶體構成一個記憶胞之非揮發性記憶體 10b之半導體裝置使用上述的製造方法。 另外，本發明並不限於上述之實施例，在不脫離本發明 之要旨的範圍内可作各種變更而實施。 例如，第一閘極絕緣膜、第二閘極絕緣膜、及第三閘極 絕緣膜的閘極絕緣膜並不限於矽氧化膜、矽氮化膜，當然 $可為以各種組成包含有氧及氮兩方之矽氮氧化膜或金合 氧化臈、錯氧化膜、鈦氧化膜、銘氧化膜等金屬氧化膜， 或該等臈的複合膜，或使用有疊層構造之膜。 此外，包含有第一閘極電極膜及第二閘極電極膜之閘極 私極膜的材料為以往所使用之高濃度n型矽時，可使半導體 裝置的應用比較容易。 再者，形成於上述閘極電極與源極及汲極區域之矽酸趟 構造的材料並不限於始’也可為欽、錄、嫣、欽、翻等: 酸鹽構造。 又，也可形成包含上述金屬的矽化物或氮化物之疊層構 造的閘極電極膜。 此外，金屬配線可從鎳、銅、金、銀、鎢等選擇而使用。 再者’藉由將阻擋金屬塗敷於上述材料的下層，可得到盘 底層絕緣膜之密著性，接觸區域的反應控制等優點。此時、，
O:\90\90540.DOC -23- 1261897 阻擋金屬也可為形成有鶴、自、鈦等金屬，碎化鎢、石夕化 銷、石夕化鈦等金屬石夕化物或氮化鈦 '氮化鎢等金屬之構造。 又’半導體基體除石夕基板以外，可使用s〇I基板、GaAs 等化合物半導體基板等。 此外，疊層閘極構造方面5除了非揮發性記憶體外，當 然也可使用其他種類的元件。 再者，半導體裝置當然也可單獨使用各種非揮發性記憶 體，或該等與各種邏輯電路相混載而使用。 【圖式簡單說明】 圖1係本發明之半導體裝置第一實施例之非揮發性記憶 體的電路區塊圖。 圖2係本發明之半導體裝置第一實施例之非揮發性記憶 體的平面模式圖。 圖3 A-3V係本發明之半導體裝置製造方法之第一實施例 的剖面模式圖。 圖4係本發明之半導體裝置第二實施例之非揮發性記憶 體的電路區塊圖。 圖5 A-5H係本發明之半導體裝置製造方法之第二實施例 的剖面模式圖。 圖6係本發明之半導體裝置第三實施例之系統lsi的區塊 圖。 圖7係本發明之半導體裝置第三實施例之非揮發性記憶 體的電路區塊圖。 圖8係本發明之半導體裝置第三實施例之非揮發性記憶
O:\90\90540.DOC -24- 1261897 體的電路區塊圖。 【圖式代表符號說明】 MC 記憶胞 MT 記憶胞電晶體 ST 選擇電晶體 SG 選擇閘極線 SL 源極線 10 非揮發性記憶體 10a NAND型非揮發性記憶體 10b 非揮發性記憶體 11 記憶胞陣列 11a 記憶胞 11b 記憶胞 12 行解碼器 13 感測放大器 14、 15 列解碼器 14a 、14b 字元線 15a 、15b 選擇閘極線 16 源極線驅動器 20 $夕基板 21a 元件分離區域 21 元件區域 22 接觸插塞 23 控制閘極接觸部 O:\90\90540.DOC -25 - ♦基板 元件分離區域 第一閘極絕緣膜 第一閘極電極膜 第二閘極絕緣膜 光罩膜 P型井區域 N型井區域 最大膜厚的第三閘極絕緣膜 高電壓電晶體 中間膜厚的第三閘極絕緣膜 電壓電晶體 最小膜厚的第三閘極絕緣膜 低電壓電晶體 第二閘極電極膜 第三閘極電極膜 第二閘極電極膜 極薄石夕氧化膜 側壁絕緣膜 源極及 >及極區域 記憶胞
矽酸鹽電極膜 系統LSI CPU -26-

Claims (1)

1261 柳3101972 號專利申請案 中文申請專利範圍替換本(95年1月） 拾、申請專利範圍： 憶體之半導體裝置，其特徵係具備： 1。 一種包含非揮發性記 半導體基體； 非揮發性記憶胞，其具有至少-個第-MOS電晶體， =第-咖電晶體係具備在前述半導體基體上由下依序 $:之弟一閘極絕緣膜、第-閘極膜、第二閘極絕緣膜 及第二閘極膜所構成之第一開極及以夾住前述第一間極 之方式’形成於前述半導體基體之源極及汲極區域；及 、輯电路’其具有複數第二MOS電晶體，該第二M〇 電晶體係呈備外二、 〃 則述非揮發性記憶胞分離而在前述丰莫 體基體上由下依序疊層之第三問極絕緣膜及前述第二： 和^所構成之第二閘極及以夾住前述第二閘極之方 成=前述半導體基體之源極及汲㈣域。 ^ _、月^項1之包含非揮發性記憶體之半導體裝置，其中在 述弟-閘極膜與前述源極及汲極區域上形成矽化金屬 3· 一種包含非揮發性記憶體之半導體裝置，其特徵係且備 半導體基體； 〃 該Γ::性：憶胞’其具有至少—個第-m〇s電晶體, 〇s电晶體係具備在前述半導體基體上由 β； ^ I κ又 Η ::一’極絕緣膜、第-開極膜、第二間極絕緣膜 :極膜、及第三間極膜所構成之第-閑極，及以央 =[第：閉極之方式，形成於前述半導體基體之源: 及汲極區域；及 4 90540-950II8.doc 車耳甘 ^ 具具有複數第二MOS電晶體，該第二M〇s 氣晶體传JL Y共//Λ、， /、/、鸯攸刚述非揮發性記憶胞分離而在前述半 體基I#卜士 、 ^ 下依序豐層之第三閘極絕緣膜、第二閘極膜 第—閘極膜所構成之第二閘極，及以夾住前述第二閘 4·如1、式，形成於前述半導體基體之源極及汲極區域。 項包含非揮發性記憶體之半導體裝置，其中在 膜。弟一間極膜與前述第三間極膜之間具有極薄絕緣 5’ 求項3之包含非揮發性記憶體之半導體裝置，其中前 二乐二間極絕緣膜及前述第二閘極膜分別具有像重μ 二Γ前述第三問極膜與前述第一開極膜經由前述開 u 4而相連接。 6· 2睛^項3之包含非揮發性記憶體之半導體|置，其中 :述第三閘極膜與前述源極及汲極區域上形成發：金屬 7·如：求：1或3之包含非揮發性記憶體之半導體裝置，並 中則述邏輯電路係互補型MOS邏輯電路。 〃 8·如μ求項1或3之包含非揮發性記憶體之半導體壯 中耵述邏輯電路具備分別具有丨同膜厚的第三=/、 膜之複數前述第二M0S電晶體。 -甲極絕緣 9.如請求項1或3之包含非揮發性記憶體之 中前述邏輯電路中，具備前述第三問極絕：Γ置：其 別不同的三個前述第：则電晶體， =以分 二閘極絕緣膜的膜厚在前述膜厚分別不同的：::：： 90540-950118.doc 三閘極絕緣膜中係比最大膜厚小，比中間膜厚大。 1〇·=求項1或3之包含非揮發性記憶體之半導I裝置，苴 則逑記憶胞係由記憶胞電晶體與電流路徑連接於前述 :憶胞電晶體的一端之選擇電晶體之二個 體所構成。 包曰曰 Π.=請求項10之包含非揮發性記憶體之半導體裝置’並中 闕選擇電晶體中，前述第—閉極膜上的前述第二閉極 絶緣μ及前述第二間極膜具有開口部， 前述第三閘極膜與前述第—間極膜相連接。… 12_:::=:揮發性記憶體之半導體裝置之製造方法，- 特被係具有以下工序·· - 乂已圍半導體基體的元件形成預定區域之方 件分離區域； 飞7成7L = 形成預定區域形成第一間極絕緣膜； 二…間極絕緣臈上形成第—閘極膜； 月;J述元件形成預定區域 區域中的前述第—間極…將形成非揮發性記憶胞之 圖案化； 、刚述弟一閘極絕緣膜選擇性 閑極犋上形成第二閘極絕緣 在已圖案化之前述第 膜； 前述元件形成預定 的前述第二閘極絕7、，’將形成邏輯電路之區域中 極絕緣膜剝離； 在形成前述邏輯雷 區域中的前述半導體基體上升 、'彖馭、珂述第—閘極膜及前述第一聞 9()540-950118.doc
成第二閘極絕緣膜； 第=述第二間極絕緣膜及前述第三間極絕緣膜上形成 乐一閘極膜； 成前述非揮發性記憶胞之區域中的前述第二間極 :輯：述第二間極絕緣膜及前述第-間極膜與形成前述 :路之£域中的前述第二間極膜選擇性圖案化；及 前述:案匕之則4 S -閘極膜作為遮罩，將雜質導入 二广體基體表面以形成源極及汲極區域。 3.::求：12之包含非揮發性記憶體之半導體裝置之製造 中形成則述源極及汲極區域之工 前述第二閘極膜及 後-有在 膜之工序。 K源極及沒極區域上形成石夕化金屬 14. -種包含非揮發性記憶體之半 特徵係具有以下工序： 直之衣&方法，其 以包圍半導體基體的 元件分離區域； 成預心域之方式，形成 =元件形成預定區域形成第—閑極絕緣膜； I刚迷卜間極絕緣膜上形閘極膜； 刚述凡件形成預定區域中，將形成非揮 區域中的前述第^已之 圖案化； ^ ^、、巴、、象選擇性 在已圖案化之前述第一閘 又乐一閘極絕缝將· 刖述-件形成預定區域甲，將形成 路之“:， 的前述第二閘極絕緣膜、_ £域中 閘極艇及前述第一 90540-95011S.doc
•替換I 極絕緣膜選擇性剝離； 的前述半導體基體上形成 在形成前述邏輯電路之區域 第三閘極絕緣膜； 包3則述第二閘極絕緣膜及前述 於前述半導體基體上間極絕緣膜上’ 土趾上圯成弟二閘極膜· 將形成前述非料性記 膜及前述第二閑極絕緣膜選擇性圖案化·，…間極 在已圖案化之前述第二閘極膜上一 將幵彡#义、+、t 、 乂成弟二閘極膜； 將开/成刚述非揮發性記憶胞之 一 膜、前述第二閘極膜、前 ：1U弟二閘極 k弟一閘極絕緣膜 Μ 閑極膜與形成前述邏輯電路之區域的前述笫、一 前述第二閑極膜選擇性圖案化；及 ^二閑極膜及 將已圖案化之前述第三閘極 、择罢^ 胰及則述弟二閘極臈作為 遮罩，將雜質導入前述半導俨 、忭马 極區域。 基體表面以形成源極及沒 15二請求項14之包含非揮發性記憶體之半導體裝置之R :’其中在將形成前述非揮發性記憶胞之區域中的前 述弟-間極膜及前述第二閘極絕緣膜選擇性圖案化之工 序與於已圖案化之前述第二閘極膜上形成第三閘極膜之 工序間’具有形成極薄絕緣膜之工序。 16·如14之包含非揮發性記憶體之半導體裝置之製造 :法，其中形成前述源極及汲極區域之工序後，具有: 刖述弟二閘極膜及前述源極及汲極區域上形成矽化金 膜之工序。 90540-950118.doc 制=項12或14之包含非揮發性記憶體之半導體裝置之 =4 ’其中將雜質導入前述半導體基體表面而形成 ::雜：及極區域之工序中，作為雜質，分別選擇性導入P 貝及N型雜貝，亚在前述邏輯電路至少形 MOS邏輯電路。 & ^ 1 8.如請求項12或14之包今兆描八α 制、 ι 3非揮兔性記憶體之半導體裝置之 衣以方法，其中在前述半導 一 守基體上形成弟三閘極絕緣 ’吴工序係依序形成膜厚不同的遴鉍a、+，楚 膜之工序。 子不门的複數刚述弟三間極絕緣 19.如請求項12或14 匕3非揮發性記憶體之半導體裝置之 裂造方法，豆由於、4·、> 一 〃則述弟三閘極絕緣膜係由膜厚分別不同 的二個閘極絕緣膜 ^ ^ 驭佤序形成刖述胰厚不同的複 數刖述苐三閘極絕缝 ^ 、、、彖^之工序在前述三個閘極絕緣膜中 係形成最大膜厚的前f 、 ^ ^述弟二閘極絕緣膜之工序、選摆性 將前述最大膜厚的前f 乂弟二閘極絕緣膜剝離，接著形忐 中間膜厚的前述第二續缕眩夕^ 者形成 _ 、、、巴緣胰之工序及選擇性將中間膜厚 的如述弟二間極锅绪 、、，豪^剝離，並形成最小膜厚的前述第 三絕緣膜之工序。 币 90540-950118.doc
TW093101972A 2003-06-30 2004-01-29 Semiconductor device including nonvolatile memory and method for fabricating the same TWI261897B (en)

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