KR20060049590A - 비휘발성 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

비휘발성 반도체 메모리 소자는 터널 절연막을 통해 제1 전도형의 반도체 기판의 주표면 위에 형성된 플로팅 게이트 전극, 상기 플로팅 게이트 전극상에 형성되고 2종 이상의 고유전 물질로 형성된 3층 이상의 적층 구조막으로 형성된 전극간 절연막, 및 상기 플로팅 게이트 전극 위에 전극간 절연막을 통해 형성된 컨트롤 게이트로 이루어진 게이트 전극부; 및 기판의 주표면상에 형성된 제2 전도형의 소오스 및 드레인부 (게이트 전극부가 소오스 및 드레인부사이에 위치됨)를 포함한다.
비휘발성 메모리, 게이트 전극부, 소오스부, 드레인부, 3층 적층구조, 고유전율, 장벽 높이

Description

비휘발성 반도체 메모리 소자 및 그의 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 각 타입의 절연막의 유전율과 장벽 높이 사이의 관계를 설명하기 위한 특성도.
도 2는 각 타입의 절연막의 계산에 대해 얻어진 전압-전류 특성을 나타내는 특성도.
도 3a 내지 3c는 양전기장 및 음전기장이 2층 구조의 절연막에 가해질 때 밴드구조를 설명하기 위한 도.
도 4a 내지 4c는 양전기장 및 음전기장이 3층 구조의 절연막에 가해질 때 밴드구조를 설명하기 위한 도.
도 5는 알루미늄 옥사이드막 및 하프늄 옥사이드막의 2층 구조의 경우에 음전기장 전압-전류 특성을 나타내는 특성도.
도 6은 알루미늄 옥사이드막 및 하프늄 옥사이드막의 2층 구조의 경우에 알루미늄 옥사이드막의 비율과 누설 전류사이의 관계를 나타내는 특성도.
도 7은 알루미늄 옥사이드막 및 하프늄 옥사이드막의 2층 구조의 경우에 양전기장 전압-전류 특성을 나타내는 특성도.
도 8은 알루미늄 옥사이드막 및 하프늄 옥사이드막의 2층 구조의 경우에 알 루미늄 옥사이드막의 비율과 누설 전류사이의 관계를 나타내는 특성도.
도 9는 알루미늄 옥사이드막/하프늄 옥사이드막/알루미늄 옥사이드막의 3층 구조의 경우에 전압-전류 특성을 나타내는 특성도.
도 10은 알루미늄 옥사이드막/하프늄 옥사이드막/알루미늄 옥사이드막의 3층 구조의 경우에 알루미늄 옥사이드막의 비율과 누설 전류사이의 관계를 나타내는 특성도.
도 11은 하프늄 옥사이드막/알루미늄 옥사이드막/하프늄 옥사이드의 3층 구조의 경우에 전압-전류 특성을 나타내는 특성도.
도 12는 하프늄 옥사이드막/알루미늄 옥사이드막/하프늄 옥사이드의 3층 구조의 경우에 알루미늄 옥사이드막의 비율과 누설 전류사이의 관계를 나타내는 특성도.
도 13은 본 발명의 제1 실시태양에 따른 비휘발성 반도체 메모리 소자의 개략적인 구성을 나타내는 단면도.
도 14a 내지 14d는 제1 실시태양의 비휘발성 반도체 메모리 소자의 제조 단계를 설명하기 위한 단면도.
도 15는 고유전막을 증착하기 위한 스퍼터링 장치의 구성을 개략적으로 나타내는 단면도.
도 16은 본 발명의 제2 실시태양에 따른 비휘발성 반도체 메모리 소자를 설명하기 위한, 함께 나노적층된 알루미늄 옥사이드막 및 하프늄 옥사이드막의 단면도.
도 17은 제2 실시태양의 비활성 반도체 메모리 소자를 설명하기 위한, 알루미늄 옥사이드막 및 하프늄 옥사이드막을 수회 증착하는 실시예를 나타내는 단면도.
도 18은 본 발명의 제3 실시태양에 따른 비휘발성 반도체 메모리 소자를 설명하기 위한, 필름 두께 방향에 대해 알루미늄 및 하프늄의 대칭 조성을 형성하는 실시예를 나타내는 단면도.
도 19는 인터폴리 절연막으로서 작용하는 고유전막에서 누설 전류를 평가한 결과를 나타내는 도.
도 20은 하프늄 옥사이드막의 단일층의 경우에 결정 구조의 단면의 현미경 사진.
도 21은 알루미늄 옥사이드막/하프늄 옥사이드막/알루미늄 옥사이드막의 3층 구조의 경우에 결정 구조의 단면의 현미경 사진.
[문헌1]일본 특허 출원 공개 번호 6-151830
[문헌2]일본 특허 출원 공개 번호 2002-539637
본 발명은 비휘발성 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다. 더욱 구체적으로는, 본 발명은 적층 게이트 구성에서의 터널 절연막 및 전극간 절 연막을 개선시킨 비휘발성 반도체 메모리 소자 (플로팅 게이트 전극 및 컨트롤 게이트 전극은 서로의 상부상에 적층됨) 및 상기 비휘발성 반도체 메모리 소자의 제조 방법에 관한 것이다.
적층 게이트 구성을 갖는 MOS 구조가 NAND 비휘발성 반도체 메모리 소자의 메모리 셀을 위해 사용되어져 왔다. 적층 게이트 구성을 가진 MOS 구조는, 플로팅 게이트 전극이 터널 절연막을 통해 반도체 기판 위에 형성되고, 컨트롤 게이트 전극이 전극간 절연막 (또는 인터폴리 절연막)을 통해 플로팅 게이트 전극 위에 형성되도록 하였다. 이러한 타입의 메모리 셀에서, 플로팅 게이트 전극 대 컨트롤 전극의 전기 정전용량비를 얻기 위해, 실리콘 옥사이드막보다 높은 유전율을 가지는 SiO2/SiN/SiO2 막 (이하에서는 ONO 막으로 지칭함)이 인터 폴리 절연막으로서 사용되어져 왔다 (문헌 1 참조).
최근의 메모리 셀의 소형화와 함께, 인터 폴리 절연막으로서 ONO 막보다 높은 유전율을 가지는 재료의 사용이 연구되어져 왔다. 고유전막 중에서 알루미늄 옥사이드 (Al2O3) 막은 특히 높은 열안정성 및 낮은 폴리실리콘과의 반응성을 가진다. 따라서, 알루미늄 옥사이드막은 NAND 반도체 소자의 제조 공정과 양호한 호환성을 가지고, 따라서 가까운 미래에 터널 절연막 및 인터폴리 절연막을 위해 유망한 막이다 (문헌 2 참조).
그러나, 알루미늄 옥사이드막이 인터폴리 절연막으로 사용될 때, 다음 문제 가 발생한다: 고전기장이 인터폴리 절연막에 가해졌을 때, 누설 수준이 메모리 유지 특성 미만으로 억제될 수 없다.
본 발명의 요약
본 발명의 첫번째 면에 따르면,
터널 절연막을 통해 제1 전도형의 반도체 기판의 주표면 위에 형성된 플로팅 게이트 전극; 2종 이상의 고유전 물질로 형성된 3층 이상의 적층구조막으로 형성된, 플로팅 게이트 전극 상에 형성된 전극간 절연막; 및 전극간 절연막을 통해 플로팅 게이트 전극 위에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역 (게이트 전극부는 소오스와 드레인 영역 사이에 배치됨)
을 포함하는 비휘발성 반도체 메모리 소자가 제공된다.
본 발명의 두번째 면에 따르면,
2종 이상의 고유전 물질의 3층 이상의 적층구조막으로 형성된 제1 전도형의 반도체 기판의 주표면 상에 형성된 터널 절연막; 터널 절연막 상에 형성된 플로팅 게이트 전극; 및 전극간 절연막을 통해 플로팅 게이트 전극 위에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역 (게이트 전 극부는 소오스와 드레인 영역 사이에 배치됨)
을 포함하는 비휘발성 반도체 메모리 소자가 제공된다.
본 발명의 세번째 면에 따르면,
터널 절연막을 통해 제1 전도형의 반도체 기판의 주표면 위에 형성된 플로팅 게이트 전극; 2종 이상의 금속 원소 및 산소 (O)를 포함 (막 두께 방향으로 연속적으로 변화하고 대칭적으로 분포됨)하는 고유전막으로 형성된 전극간 절연막; 및 전극간 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역 (게이트 전극부는 소오스와 드레인 영역 사이에 배치됨)
을 포함하는 비휘발성 반도체 메모리 소자가 제공된다.
본 발명의 네번째 면에 따르면,
2종 이상의 금속 원소 및 산소 (O)를 포함 (막 두께 방향으로 연속적으로 변화하고 대칭적으로 분포됨)하는 고유전막으로 형성된, 제1 전도형의 반도체 기판의 주표면 상에 형성된 터널 절연막; 터널 절연막 상에 형성된 플로팅 게이트 전극; 및 전극간 절연막을 통해 플로팅 게이트 전극 위에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역 (게이트 전극부는 소오스와 드레인 영역 사이에 배치됨)
을 포함하는 비휘발성 반도체 메모리 소자가 제공된다.
발명의 상세한 기재
본 발명의 실시태양을 설명하기 전에, 본 발명의 기본 사상이 설명될 것이다. 이하의 설명에서, 유전율은 상대 유전율을 의미한다. 누설 전류가 작다는 것은 누설 전류의 절대값이 작다는 것을 의미한다.
본 발명의 발명자는 종래의 알루미늄 옥사이드막 대신에, 보다 높은 유전율을 갖는 하프늄 옥사이드막을 사용하여 메모리 셀을 제조하였다. 이 경우, 하프늄 옥사이드막은 이론적으로 그 고유전율때문에 누설 전류를 억제할 수 있다. 그러나, 실제로는 누설 전류는 증가하였고, 하프늄 옥사이드막이 인터폴리 절연막으로서 사용될 수 없다고 밝혀졌다. 누설 전류의 증가의 원인이 명확하지는 않으나, 하프늄 옥사이드막 중의 결함에서의 누설 전류의 흐름 및 하프늄 옥사이드막의 결정화에 의해 야기된 표면 조도 (surface roughness)가 누설 전류의 증가와 연관된다고 생각될 수 있다.
상기한 바와 같이, 알루미늄 옥사이드막이 적층 게이트 구성을 가진 메모리 셀의 인터폴리 절연막으로서 사용될 때조차도 다음 문제는 발생한다고 알려졌다: 인터폴리 절연막에 요구되는 고전기장에서의 누설 전류는 충분히 감소될 수 없었다. 단일 하프늄 옥사이드막에서, 누설 전류는 저전기장 및 고전기장 모두에서 계산상으로는 억제되어져야 한다. 그러나, 실제로는 누설 전류가 하프늄 옥사이드막 중 결함을 통해 발생하며, 결정화에 의해 야기된 표면 조도에 아마 기인하는 누설 전류가 발생한다. 따라서, 단일 하프늄 옥사이드막이 사용될 때조차도 인터폴리 절연막으로서 사용될 수 없다는 문제가 있다고 알려졌다.
이 문제를 해결하기 위해, 발명자들은 연구를 수행하여 다음 지식을 얻어 본 발명을 완성하였다.
고유전막이 인터폴리 절연막으로서 사용될 때, 매우 높은 전기장이 소자의 프로그램 작업동안 가해진다. 그러한 고전기장이 가해질 때, 인터폴리 절연층을 흐르는 누설 전류는 터널 절연막을 흐르는 누설 전류의 1/10 이하로 억제되어야 한다. 예컨대, 터널 절연막의 막두께가 0.75 nm이고 터널 절연막 대 인터폴리 절연막의 커플링비가 0.58일 때, 인터폴리 절연막에 가해진 전기장은 18MV/cm 정도로 높다. 이때 인터폴리 절연막에서의 허용 누설 전류는 약 1 × 10-6 A/cm2이다.
메모리를 유지하기 위해, 누설 전류의 형태로 인터폴리 절연막으로 흐르는, 컨트롤 게이트 전극에서 축적되는 전자를 억제하는 것이 필수적이다. 구체적으로는, 예컨대 상기한 바와 동일한 소자 조건하에서, 인터폴리 절연막에 가해지는 전기장이 4MV/cm일 때, 인터폴리 절연막의 누설 수준은 1 × 10-16 A/cm2 이하로 요구된다. 소자가 삭제될 때, 음의 고전기장 (-16 MV/cm)이 가해진다. 이때, 인터폴리 절연막을 흐르는 누설전류를 1 × 10-6 A/cm2 이하로 억제할 필요가 있다.
상기한 바와 같이, 비휘발성 반도체 메모리 소자에서 사용된 인터폴리 절연막에서, 양의 그리고 음의 고전기장 각각에서의 누설전류를 감소시키는 것 뿐만 아니라 저전기장에서의 누설 전류도 감소시키는 것도 필수적이다. 유사하게는, 터널 절연막에서, 양의 그리고 음의 고전기장 각각에서의 누설전류를 감소시키는 것 뿐만 아니라 저전기장에서의 누설 전류도 감소시키는 것이 필수적이다.
일반적으로, 전기장에 대한 고유전막을 흐르는 누설 전류의 의존도는 선택된 고유전율 물질의 유전율 및 장벽 높이에 의해 결정된다. 장벽 높이와 유전율사이의 관계는, 유전율이 높아지면 장벽 높이가 작아지는 경향이 되도록 한다.
도 1에서 도시된 바와 같이, 실리콘 옥사이드막 (SiO2)은 3.9의 유전율 및 3.2 eV의 장벽 높이를 갖는다. 이에 비해, 실리콘 니트라이드 막 (SiN)은 8의 유전율 및 2.1 eV의 장벽 높이를 가지고, 알루미늄 옥사이드 막 (Al2O3)은 9 내지 11의 유전율 및 2.0 내지 2.5 eV의 장벽 높이를 가지며, 하프늄 옥사이드막 (HfO2)는 25의 유전율 및 1.0 내지 1.5 eV의 장벽 높이를 가지고, 탄탈룸 옥사이드막 (Ta2O5)는 28의 유전율 및 0.2 eV의 장벽 높이를 가지는 것으로 보고되었다.
도시하지는 않았으나, 이트륨 옥사이드막 (Y2O3)은 15의 유전율 및 2.3 eV의 장벽 높이를 가지고, 지르코늄 옥사이드막 (ZrO2)은 25의 유전율 및 1.4 eV의 장벽 높이를 가지며, 티타늄 옥사이드막 (TiO2)은 80의 유전율 및 0.2 eV의 장벽 높이를 가지고, 란탄 옥사이드막 (La2O5)는 30의 유전율 및 2.3 eV의 장벽 높이를 가지는 것으로 보고되었다.
유전율이 높은 경우, 옥사이드막 등가 막두께가 일정하게 제조될때 물리적 막 두께는 보다 높아지며, 결과적으로 누설 전류는 감소한다. 한편, 유전율이 높 은 경우, 장벽 높이가 감소한다. 장벽 높이가 보다 낮아질 때, 페르미 수준보다 높은 수준으로부터의 터널링의 확률 또는 전자가 장벽을 넘어 이동하여 전도체내로 흐를 확률은 보다 높아지고, 결과적으로 터널 전류 밀도는 증가한다. 즉, 막을 흐르는 누설 전류는 고유전율로 인한 누설 전류의 감소 및 낮은 장벽 높이로 인한 터널 전류 밀도의 증가에 의해 결정된다.
상기 각 물질이 사용될 때 흐르는 누설 전류를 추정하기 위해, 직접 터널 전류 및 파울로-노르드하임 (Fowler Nordheim, FN) 터널 전류 각각에서의 누설 전류를 WKB 가정을 사용한 이론 계산 접근법을 사용하여 계산하였다. 상기 계산 결과를 인터폴리 절연막에 허용된 누설 수준과 비교한 결과를 도 2에 나타낸다.
계산에서, 옥사이드막 등가 막 두께는 7 nm이고 유효 질량은 0.46 m이며 온도는 85℃이라고 가정하였다. 원으로 표시된 3개의 점은 인터폴리 절연막에 허용된 누설 수준을 나타낸다. 이들 3개의 점을 상기 계산 결과와 비교하면, 알루미늄 옥사이드막이 인터폴리 절연막으로서 사용될 때 누설 전류가 허용 누설 수준 즉 저전기장 (4MV/cm) 영역에서 요구된 메모리 유지 특성 미만으로 억제되는 것을 나타내었다. 그러나, 고전기장 (18MV/cm) 영역에서, 누설 전류는 기록 작업에서 허용된 누설 수준 미만으로 억제될 수 없었다. 실제로 실험적으로 측정된 알루미늄 옥사이드막의 누설 전류 특성은 상기 계산 결과와 매우 잘 일치하였다.
한편, 하프늄 옥사이드막이 인터폴리 절연막으로 사용될 때, 알루미늄 옥사이드막보다 높은 유전율로 인해 알루미늄 옥사이드막보다 높은 물리적 막 두께가 제조될 수 있다. 계산 결과로부터, 고전기장 (18MV/cm)에서 누설 전류는 기록 작 업에 요구되는 누설 수준 미만으로 충분히 억제될 수 있다고 나타난다. 저전기장 (4MV/cm) 영역에서도 누설 전류는 거의 요구 누설 수준에 있었다.
그러나, 하프늄 옥사이드막만을 사용한 실제 제조 측정 결과는 누설 전류가 수 차수 단위로 증가하는 것을 나타내었다. 이 이유는 계산에서 가정된 터널 누설 전류에 더해 누설 전류가 결함을 통해 흐르고 있기 때문인 것으로 보인다. 또한, 막 형성 후 열처리의 결과로서 결정화가 진행되고 큰 결정 입자가 성장하여 표면 조도를 야기하고, 이는 전기장이 입자 경계에 농축되게 하므로 누설 전류를 증가시키게 한다고 생각될 수 있다. 이 이유로 인해, 하프늄 옥사이드막만을 인터폴리 절연막에 적용하는 것은 불가능하다.
또한, 발명자에 의해 행해진 검사는 2종의 유전막의 2층 구조는 이하에 설명된 이유에 의해 불충분하다는 것을 나타내었다. 2층 구조의 경우, 전자가 더높은 유전율을 갖는 막으로부터 주입될 때 누설 전류는 억제될 수 있다. 그러나, 전자가 더낮은 유전율을 갖는 막으로부터 주입될 때 누설 전류는 억제될 수 없다. 이는 고전기장이 더낮은 유전율의 막에 가해지고 전자가 더낮은 유전율의 막의 삼각 전위를 통해 터널되어 이는 더높은 유전율의 막의 영향 없이 2층 인터폴리 절연막으로 직접 전류가 흐르게 하기 때문이다.
도 3a 내지 3c는 상기 개념을 개략적으로 도시하는 밴드 다이어그램을 나타낸다. 양의 그리고 음의 고전기장이 기록 및 소거 작업에서 인터 폴리 절연막에 가해지기 때문에, 양의 그리고 음의 누설 특성을 억제하는 것이 필수적이다. 그러나, 2층 구조에서는, 누설 전류가 양전기장 및 음전기장 중 하나에서 증가되는 것 을 막을 수 없기 때문에 누설 전류의 억제 효과는 불충분하다.
구체적으로, 절연막(I1) 및 절연막(I2)가 컨트롤 게이트(CG) 및 플로팅 게이트(FG) 사이에 위치하는 것으로 가정한다. CG측이 음성(-)일때, 누설 전류는 도 3a에서 도시된 바와 같이 I1 및 I2의 장벽에 의해 억제된다. CG측이 양성이고 저전기장 하일 때, 누설 전류는 도 3b에서 도시된 바와 같이 I1 및 I2에 의해 억제된다. 그러나, CG측이 양성 (+)이고 고전기장 하일 때, I2는 도 3c에 도시된 바와 같이 장벽으로서 기능하지 않는다. 따라서, CG측이 양성(+)이고 고전기장하일 때, 2층 구조의 메리트는 얻어질 수 없다.
이 문제를 해결하기 위해, 발명자들은, 2 타입 이상의 고유전막을 사용하고 3층 이상의 적층구조를 가지는 고유전 적층구조를 인터폴리 절연막으로 사용하는 아이디어를 제안한다. 상기 구조는 고유전막 A, B 및 C의 적층된 층으로 이루어진다. 고유전막 A, B 및 C의 유전율은 각각 ε1, ε2, ε3이고, 그들의 장벽 높이는 각각 ψ1, ψ2, ψ3이고, 그들의 옥사이드막 등가 막두께는 각각 EOT1, EOT2, EOT3이다. 고유전막 A의 재료는 고유전막 C와 동일하게 제조된다. 따라서, ε1=ε3, ψ1=ψ3, EOT1=EOT3이다.
도 4a 내지 4c는 이 경우의 밴드 다이어그램을 개략적으로 나타낸다. 3층 구조의 경우, 누설 전류는 양전기장 및 음전기장 모두에서 억제될 수 있을 것으로 예상된다. 구체적으로는, CG측이 음(-)일 때, 누설 전류는 도 4a에 도시된 바와 같이 I3의 장벽 및 I1와 I2의 장벽에 의해 억제된다. CG측이 양(+)이고 저전기장 하 일때, 누설 전류는 도 4b에 도시된 바와 같이 I3 및 I1와 I2에 의해 억제된다. CG측이 양(+)이고 고전기장 하일 때, I1 및 I3은 도 4c에 도시된 바와 같이 장벽으로 기능하고, 이는 누설 전류를 억제시키는 효과를 발생시킨다. 여기서, I1을 I3와 동일하게 하는 것은 막 두께 방향에 대해 대칭적인 절연막 구조를 구현시킬 수 있게 하며, 이는 CG측이 양(+) 또는 음(-)에 상관없이 동일한 장벽 구조로 효과적으로 누설 전류를 억제할 수 있게 한다.
구체적인 실시예로서, 도 5 내지 8은 알루미늄 옥사이드막 및 하프늄 옥사이드막이 사용될 때 양전기장 및 음자기장에서 막을 흐르는 누설 전류의 계산 결과를 나타낸다. 하프늄 옥사이드막이 하부층으로 사용되고, 알루미늄 옥사이드막이 상부층으로 사용된다. 그리고 나서, 상부 층상의 게이트 전극이 양 그리고 음일 때 계산을 행하였다. 막의 유전율 및 장벽 높이는 상기 설명에서의 것과 동일하였다. 계산에서, 0.46의 유효 질량 및 85 ℃의 온도를 사용하였다. 총 옥사이드막 등가 막두께는 7 nm으로 고정하였다. 도 5 및 6은, 음전기장이 CG측에 가해진 경우를 나타낸다. 도 7 및 8은 양전기장이 CG측에 가해진 경우를 나타낸다. 도 5 및 7은 알루미늄 옥사이드의 조성물 (0 내지 100%)의 형태에서 게이트 전기장에서의 누설 전류를 나타낸다. 도 6 및 8은 가로 좌표 (abscissa)상에서 알루미늄 옥사이드 등가 막두께에 의해 차지된 총 등가 막 두께 (7 nm)의 퍼센트율을 나타낸다.
도 6의 결과로부터, 음전기장이 CG측에 가해질 때 (게이트-), 요구 누설 수준은 알루미늄 옥사이드막의 경우의 90% 이하로 만족될 수 있다는 것을 알 수 있다. 반대로, 도 8의 결과로부터 양전기장이 CG측에 가해질 때 (게이트+), 알루미늄 옥사이드막 대 총 막두께의 퍼센트율이 수퍼센트 이하이어서, 누설 전류가 전기 장이 양전기장 또는 음전기장인 것에 따라 변화하지 않으면 누설 전류는 억제될 수 없다는 것을 알 수 있다. 상부층 및 하부층이 서로로 치환되는 경우는 한 전기장의 방향이 다른 전기장의 것과 치환되는 경우에 대응한다.
도 9 내지 12는 3층 적층구조의 경우에 계산 결과를 나타낸다. 도 9 및 10은 하프늄 옥사이드막이 알루미늄 옥사이드막 사이에 수직적으로 샌드위치된 경우를 나타낸다. 반대로, 도 11 및 12는 상부층 및 하부층의 막두께가 일정하다는 가정하에 알루미늄 옥사이드막이 하프늄 옥사이드막 사이에 수직적으로 샌드위치된 경우를 나타낸다. 이 경우도 총 옥사이드막 등가 막 두께는 7 nm로 고정하였다.
이들 도면에서 나타나는 바와 같이, 하프늄이 알루미늄 옥사이드막 사이에 수직적으로 샌드위치된 경우에, 상부 및 하루 알루미늄 옥사이드막 전체가 7% 이하일 때에만 누설 전류는 요건을 만족하였다. 한편, 알루미늄 옥사이드막이 하프늄 옥사이드막 사이에 수직적으로 샌드위치되는 경우에, 알루미늄 옥사이드막의 퍼센트율이 70% 이하인 경우에만 누설 전류는 요건을 만족하였다.
상기한 바와 같이, 누설 전류가 양전기장 또는 음전기장에서 증가하는 2종의 막을 조합함으로써, 양전기장 또는 음전기장 각각에 누설 전류는 3층 구조를 사용하여 억제될 수 있다. 이는, 더높은 유전율의 막을, 더높은 장벽 높이의 다른 막과 결합하는 것, 즉 양 막들의 장점을 결합하는 것이 가능하다는 것이다. 또한, 2 종 이상의 막의 적층 막은 하프늄 옥사이드막에 발생되는 결정화 및 결정화로부터 야기되는 누설전류를 억제할 수 있다. 또한, 누설 전류를 억제할 수 있는 조성의 영역은 3층 구조의 조합에 따라 다르다. 이로부터, 3개층의 가장 좋은 막 두께비 에 대한 최적 범위가 존재한다는 것을 알 수 있다.
물리적 막 두께를 증가시켜 누설 전류를 감소시키기 위해, 제1 및 제2 고유전막은 8 이상의 유전율을 가져야 한다. 더높은 유전율의 막과 더높은 장벽 높이의 막을 결합하는 관점 (즉 양 막들의 장점의 결합)에서, 제1 고유전막은 상대적으로 높은 장벽 높이를 가져야 하고 제2 고유전막은 장벽 높이는 낮더라도 제1 고유전막에 비해 충분히 더높은 유전율을 가져야 하는 것이 바람직하다.
이하에, 본 발명은 본 발명의 실시태양을 사용하여 자세히 설명될 것이다.
(제1 실시태양)
도 13은 본 발명의 제1 실시태양에 따른 비휘발성 반도체 메모리 소자의 구성을 개략적으로 나타내는 단면도이다.
p형 Si 기판(10)상에, 폴리실리콘으로 제조된 플로팅 게이트 전극(12)가 열적 산화에 의해 터널 옥사이드막 (또는 터널 절연막)을 통해 형성된다. 이어서, 플로팅 게이트 전극(12) 위에, 폴리실리콘으로 제조된 컨트롤 게이트 전극(14)이 인터폴리 절연막 (또는 전극간 절연막)(13)을 통해 형성된다. 여기서, 인터폴리 절연막(13)은 하프늄 옥사이드막 (HfO2)(13b)이 알루미늄 옥사이드막 (Al2O3)(13a, 13c) 사이에 샌드위치된 3층 구조를 가진다. 하프늄 옥사이드막(13b)의 막두께는 30 nm이고, 알루미늄 옥사이드막 (13a, 13c)의 각 두께는 1 nm이다.
도 14a 내지 14d는 제1 실시태양의 비휘발성 반도체 메모리 소자의 제조 단계를 설명하기 위한 단면도이다. 도 14a 내지 14c는 채널 폭 방향에서의 MOSFET의 단면을 나타내며, 도 14d는 채널 길이 방향에서의 MOSFET의 단면을 나타낸다. 이 도면은 NAND 셀 유닛이 직렬로 연결된 다수의 메모리 셀로 이루어졌다는 가정에 기초한다. 또한, 다수의 고유전막을 형성하는 방법으로서 스퍼터링 방법이 사용된다.
우선, 도 14a에서 도시하는 바와 같이, 터널 옥사이드막(11), 플로팅 게이트 전극(12)을 이루는 폴리실리콘막, SiN막(21), 및 TEOS막 (22)이 p형 Si 기판(10)의 주표면상에 형성된다. 이후, 레지스트 패턴(23)을 마스크로 하고, 필름(22, 21, 12, 11)을 선택적으로 식각한다. 이 단계에서, 폴리실리콘막을 워드 라인 방향 (word line direction)에서 서로와 인접한 셀 사이에서 플로팅 게이트 전극(12)을 분리하도록 식각한다.
구체적으로는, 터널 옥사이드막(11)이 Si 기판(10)의 표면상에 7.3 nm의 두께로 형성된 후, 플로팅 게이트 전극(12)를 이루는 폴리실리콘막(12)이 CVD 기술에 의해 터널 옥사이드막(11)상에 60 nm의 두께로 형성된다. 이어서, 상기 폴리실리콘막 상에 SiN막(21)이 LPCVD기술에 의해 150 nm의 두께로 형성된다. SiN막상에 SiO2막(22)가 TEOS를 사용한 LPCVD에 의해 150 nm의 두께로 증착되고, 이어서 열처리된다. 이후, SiO2막(22)상에 포토레지스트 패턴(23)이 형성된다.
다음, 포토레지스트 패턴(23)을 마스크로 하고, SiO2막(22)을 반응 이온 식각에 의해 식각한다. 이어서, SiO2막(22)을 마스크로 하고, SiN막(21)을 반응 이온 식각에 의해 식각한다. 이어서, SiN막(21)을 마스크로 하고, 플로팅 게이트 전극 (12)를 이루는 폴리실리콘막을 반응 이온 식각으로 식각한다. 이후, 터널 옥사이드막(11)을 반응 이온 식각으로 식각한다.
다음, 도 14b에 도시된 바와 같이, SiN막(21)을 마스크로 하여 기판(10)을 선택적으로 식각하여 소자 분리 홈을 제조한 후, SiO2막(24)이 상기 홈을 덮기 위해 형성된다. 더 구체적으로는, SiO2막(24)이 CVD기술에 의해 기판의 전 표면상에 증착된 후, SiO2막(24)을 SiN막(21)의 표면이 노출될 때까지 CMP 기술에 의해 식각한다. 이후, SiN막(21)을 습식 식각에 의해 제거한다.
다음, 도 14c에 도시된 바와 같이, 3층 인터폴리 절연막(13)을 이후에 설명된 스퍼터링 방법에 의해 증착한다. 인터폴리 절연막(13) 상에, 컨트롤 게이트 전극(14)을 이루는 폴리실리콘막이 200 nm의 두께로 증착된다.
다음, 도 14d에 도시된 바와 같이 마스크(미도시)를 사용하여, 플로팅 게이트 전극(12) 및 컨트롤 게이트 전극(14)를 이루는 폴리실리콘막을 워드 라인 패턴으로 선택적으로 식각한다. 이후, 인을 Si 기판(10) 내에 2 × 1015 cm-2의 투여량, 예컨대 40 KeV의 가속 전압으로 이온-주입시켜 고-불순물-농도의 n+형 소오스-드레인 영역(15)를 형성한다. 이는 NAND 비휘발성 메모리 셀을 완성시킨다.
제1 실시태양에서, 인터폴리 절연막(13)은 이하와 같이 형성된다. 우선, 저유전율 계면층의 성장을 억제하기 위해, 희석된 불화수소산의 마무리 예비처리를 수행한다. 이어서 조건에 따라, 알루미늄 (Al), 티타늄 니트라이드 (TiN), 몰리브덴 (Mo), 또는 텅스텐 (W)과 같은 금속을 표면상에 증발시킨다.
다음, 도 15에서 도시된 바와 같은 스퍼터링 장치를 사용하여, 인터폴리 절연막이 상기 예비처리된 기판상에 스퍼터링 기술에 의해 형성된다. 구체적으로는, 그 표면 상에 폴리실리콘막이 플로팅 게이트 전극으로 증착될 시편(31)을 스퍼터링 장치의 챔버(32)내에 도입하고, 원형 램프 히터(33) 위에 위치한다. 다수의 표적 (34, 35)을 시편에 대해 45°의 기울기로 위치시키고, 동시에 세팅한다. 예컨대, 알루미늄 옥사이드막은 표적(34)으로서 사용되고 하프늄 옥사이드막은 표적(35)으로서 사용된다.
실시태양에서는 알루미늄 옥사이드막 표적 및 하프늄 옥사이드막 표적이 사용되지만, 막은 알루미늄 표적 또는 하프늄 표적과 같은 금속 표적을 사용하는 스퍼터링 방법 및 산소의 산화 반응에 의해 형성될 수 있다. 또한, 막은 예비-합금된 1종 이상의 HfAlOx 표적을 사용하여 형성될 수 있다. 다르게는 막은 산소 분위기에서 형성될 수 있다.
또한, 다른 조성을 가진 적층구조는 단일 표적을 사용하여 막을 형성하는데 주위의 기체 유속을 조절함으로써 형성될 수 있다. 또한, 3타입 이상의 상이한 조성을 가진 적층 구조에 더하여, 조성이 연속적으로 변하는 막구조가 형성될 수 있다.
도 19는 제1 실시태양에서 형성된 인터폴리 절연막으로 사용된 고유전막에서의 누설 전류를 평가한 결과를 나타낸다. 도 19는 알루미늄 옥사이드막 및 하프늄 옥사이드막의 2층 구조를 더 나타낸다. 도 19로부터, 2층 구조의 경우 누설 전류 는 음전기장에서 억제되고 양전기장에서는 급격하게 증가하는 것을 알 수 있다. 반대로, 인터폴리 절연막이 3층 구조를 갖도록 형성 될때, 누설 전류는 전기장이 양 또는 음인지에 관계없이 억제된다.
또한, 적층구조의 사용은 하프늄 옥사이드막의 결정화온도를 증가시키고 이는 결정화를 억제한다는 것을 확인하였다. 도 20 및 21은 이 효과를 나타낸다. 도 20은 하프늄 옥사이드막의 단일층 구조의 단면의 현미경 사진을 나타낸다. 도 21은 알루미늄 옥사이드막/하프늄 옥사이드막/알루미늄 옥사이드막의 3층 구조의 단면의 현미경 사진을 나타낸다. 하프늄 옥사이드막의 단일층의 경우, 도 20에 도시된 바와 같이 결정화에 의해 야기된 표면 조도가 관찰되었다. 그러나, 알루미늄 옥사이드막을 사용한 3층 적층구조의 사용은 도 21에 도시된 바와 같이 표면 조도를 현저히 억제하였다.
하프늄 농도 구배 및 알루미늄 농도 구배가 대칭이 되게 제조된 막의 경우에도, 막을 흐르는 누설 전류는 양전기장 및 음전기장 모두에서 억제되었고 결정화온도가 올라갔다고 확인되었다.
제1 실시태양에 따라, 적층된 게이트 구성을 가진 비휘발성 반도체 메모리 소자에서, 인터폴리 절연막은 알루미늄 옥사이드막 및 하프늄 옥사이드막의 적층구조를 갖도록, 즉 알루미늄 옥사이드막 사이에 샌드위치된 하프늄 옥사이드막으로 이루어진 3층 구조를 갖도록 형성된다. 3층 구조는 하프늄 옥사이드막의 더높은 유전율과 알루미늄 옥사이드막의 더높은 장벽 높이를 결합하는 것, 즉 양쪽 막들의 장점을 결합하는 것을 가능하게 한다. 이는 누설 전류가 양의 그리고 음의 고전기 장 모두에서 감소될 수 있게 하고, 단일 고유전막에서 어려웠던 저전기장에서 고전기장까지의 넓은 전기장 영역에서 누설 전류가 억제되도록 한다. 결과적으로, 양호한 누설 특성을 특징으로 하고 미래의 소형화에 대처할 수 있는. 고도로 신뢰성있는 비휘발성 반도체 메모리 소자의 실현에 기여할 수 있다.
또한, 제1 실시태양에서, 하프늄 옥사이드막(13b)은 알루미늄 옥사이드막 ( 13a, 13b) 사이에 샌드위치되고, 폴리실리콘 전극(12, 14)과 접촉된 인터폴리 절연막(13)의 상부 및 하부 상의 부분이 알루미늄 옥사이드막으로 이루어진다. 따라서, 인터폴리 절연막(13)은 폴리실리콘 전극(12, 14)과 전혀 반응하지 않을 것이다. 또한, 인터폴리 절연막(13)에서의 알루미늄 옥사이드막의 총 막두께의 퍼센트율은 약 6%로서, 충분한 누설 전류 감소 효과를 나타냈던 도 8에 나타낸 7% 이하의 조건을 만족시킨다.
(제2 실시태양)
제1 실시태양에서 인터폴리 절연막이 스퍼터링 장치를 사용하여 형성되었기는 하지만, 인터폴리 절연막은 유사한 방식으로 ALD 장치를 사용하여 형성될 수 있다.
본 발명의 제2 실시태양에서, 도 16에 도시된 바와 같이 플로팅 게이트상에 원자층 수준으로 막형성 및 산화 공정을 반복함으로써 알루미늄 옥사이드막(61)과 하프늄 옥사이드(62)가 교대로 증착된 다층 구조를 형성할 수 있다.
또한, 도 17에서 도시된 바와 같이, 원자층 수준으로 막형성 및 산화 공정이 반복될 때, 알루미늄 옥사이드막(61)은 특정 횟수로 증착되고, 이어서 하프늄 옥사 이드막(62)이 특정 횟수로 증착된 후, 알루미늄 옥사이드막(61)이 특정 횟수로 증착된다. 이 증착의 결과로서, 3층 적층구조가 필수적으로 형성된다.
이 구성으로도, 하프늄 옥사이드막(62)의 더높은 유전율과 알루미늄 옥사이드막(61)의 더높은 장벽높이를 결합하는 것, 즉 양 막들의 장점을 결합하는 것이 가능하고, 제1 실시태양의 것과 동일한 효과가 발생한다.
(제3 실시태양)
제1 및 제2 실시태양에서, 인터폴리 절연막이 적층구조를 가지는 반면에, 조성이 연속적으로 변하는 막이 인터폴리 절연막으로 사용될 수 있다.
구체적으로, 도 18에서 도시된 바와같이, 알루미늄 옥사이드막 및 하프늄 옥사이드막이 ALD 장치를 사용하여 특정비로 형성된다. 막을 형성하는 과정에서의 알루미늄 (Al) 대 하프늄 (Hf)의 비를 변화시키고, 이는 막 두께 방향으로 막중의 농도가 연속적으로 변화되도록 할 수 있다. 상기 막은 특히 ALD 장치를 사용하여 원자 수준에서 형성되고, 이는 그 조성이 본질적으로 연속적으로 변화하는 HfAlOx막(63)을 구현한다. 또한, CVD 장치의 사용은 유사한 인터폴리 절연막을 형성하는 것을 가능하게 한다.
이 구성으로도, 하프늄 옥사이드막(62)의 더높은 유전율과 알루미늄 옥사이드막(61)의 더높은 장벽 높이를 결합하는 것, 즉 양 막들의 장점을 결합하는 것이 가능하고, 제1 실시태양의 것과 동일한 효과가 발생한다.
발명자에 의해 수행된 실험은, 플로팅 게이트 전극(12) 및 컨트롤 게이트 전 극(14)의 계면 각각에서 알루미늄 농도가 70% 이상이고 HfAlOx막(63)의 평균 하프늄 농도가 30% 이상인 조건하에서 양호한 누설 전류 특성이 얻어졌음을 나타내었다.
(변형)
본 발명은 상기 실시태양에 한정되지 않는다. 실시태양에서 하프늄 옥사이드막이 알루미늄 옥사이드막 사이에 샌드위치되었지만, 알루미늄 옥사이드막이 하프늄 옥사이드막 사이에 샌드위치될 수 있다. 이 경우, 도 12에서 도시된 바와 같이, 알루미늄 옥사이드막의 막두께 퍼센트율은 70% 이하와 같이 상대적으로 크게 될 수 있으며, 이는 설계 여유 (design margin)을 증가시키는 것을 더 용이하게 한다.
실시태양에서 전극간 절연막이 적층구조를 갖도록 또는 그 조성이 연속적으로 변화하도록 형성되지만, 터널 절연막이 게이트간 절연막을 대체하여 그러한 구성을 가지도록 형성될 수 있다. 터널 절연막은 막두께 방향으로 대칭적인 막내 (in-film) 농도 구배를 가진 3층 이상의 구조의 적층구조를 갖도록 형성될 수 있으며, 이들은 실시태양의 것들과 동일한 효과를 발생시킨다. 또한, 전극간 절연막 및 터널 절연막 모두는 적층구조를 갖거나 또는 그 조성이 연속변화하도록 형성될 수 있다. 그러한 막으로, 더 양호한 누설 전류 감소 효과가 예상된다. 본 발명의 적층막이 전극간 절연막 및 터널 절연막 모두에 적용될 때, 유전율에 기초하여 막두께를 실리콘 옥사이드막의 것으로 전환시켜 얻었을 때, 터널 절연막이 6 nm 이하의 등가 막 두께를, 전극간 절연막이 10 nm이하의 등가 막 두께를 가져야 하는 것 이 바람직하다.
또한, 전극간 절연막 또는 터널 절연막을 구성하는 적층구조막은 알루미늄 옥사이드막 또는 하프늄 옥사이드막에 제한되지 않는다. 예컨대, 이트륨 옥사이드막, 지르코늄 옥사이드막, 탄탈룸 옥사이드막, 티타늄 옥사이드막, 또는 란탄 옥사이드막이 사용될 수 있다. 또한, 본 발명은 이들 2종의 고유전막에 한정되지 않는다. 예컨대, 고유전막의 3종 이상이 서로의 상부 상에 적층될 수 이다.
또한, 고유전막의 조성이 연속적으로 변화할 때, 막을 구성하는 원소는 제3 실시태양에 기재된 물질에 한정되지 않는다. 원소는 단지 산소 (O)와 2종 이상의 다음 금속 원소를 포함해야 한다: 알루미늄 (Al), 하프늄 (Hf), 이트륨 (Y), 지르코늄 (Zr), 탄탈룸 (TA), 티타늄 (Ti), 란탄 (La), 및 실리콘 (Si).
부가적인 장점 및 변형이 당업계의 당업자에게 용이하게 발견될 수 있다. 따라서, 보다 넓은 면에서의 본 발명은 본원에 나타내고 기재된 특정 상세한 부분 및 대표적인 실시태양에 한정되지 않는다. 따라서, 첨부된 청구범위 및 그의 균등범위에 의해 정의된 일반적인 발명의 사상의 범위로부터 벗어남 없이 다양한 변형이 이루어질 수 있다.
본 발명에 의해 누설 전류가 높은 양전기장 및 음전기장 모두에서 감소될 수 있게 하고, 단일 고유전막에서 어려웠던 저전기장에서 고전기장까지의 넓은 고전기장 영역에서 누설 전류가 억제되도록 한다. 결과적으로, 양호한 누설 특성을 특징으로 하고 미래의 소형화에 대처할 수 있는. 고도로 신뢰성있는 비휘발성 반도체 메모리 소자의 실현에 기여할 수 있다.

Claims (22)

  1. 터널 절연막을 통해 제1 전도형의 반도체 기판의 주표면 위에 형성된 플로팅 게이트 전극; 2종 이상의 고유전 물질로 형성된 3층 이상의 적층구조막으로 형성된, 플로팅 게이트 전극 위에 형성된 전극간 절연막; 및 전극간 절연막을 통해 플로팅 게이트 전극 위에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
    기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역
    을 포함하며, 게이트 전극부는 소오스와 드레인 영역 사이에 배치되는 비휘발성 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 적층구조막이 8 이상의 유전율을 가진 하나 이상의 제1 고유전막 및 제1 고유전막보다 높은 유전율과 낮은 장벽 높이를 가지는 하나 이상의 제2 고유전막의 적층막으로 형성되는 비휘발성 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 적층구조막이, 제1 고유전막이 각각이 제2 고유전막으로 형성된 2개의 제2 고유전막 사이에 샌드위치되는 구성을 가지는 것인 비휘발성 반도체 메모리 소자.
  4. 제2항에 있어서, 상기 적층구조막이, 제2 고유전막이 각각이 제1 고유전막으로 형성된 2개의 제1 고유전막 사이에 샌드위치되는 구성을 가지는 것인 비휘발성 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 적층구조막이 알루미늄 옥사이드막, 하프늄 옥사이드막, 이트륨 옥사이드막, 지르코늄 옥사이드막, 탄탈룸 옥사이드막, 티타늄 옥사이드막, 및 란탄 옥사이드막 중 2 이상의 적층막으로 형성되는 것인 비휘발성 반도체 메모리 소자.
  6. 제1항에 있어서, 적층구조막이, 알루미늄 옥사이드막이 하프늄 옥사이드막들 사이에 샌드위치되는 적층구조를 가지는 것인 비휘발성 반도체 메모리 소자.
  7. 제6항에 있어서,알루미늄 옥사이드막이 전체 막 두께의 70% 이하의 막 두께를 가지는 비휘발성 반도체 메모리 소자.
  8. 제1항에 있어서, 적층구조막이 하프늄 옥사이드막이 알루미늄 옥사이드막들 사이에 샌드위치되는 적층구조를 가지는 것인 비휘발성 반도체 메모리 소자.
  9. 제8항에 있어서, 알루미늄 옥사이드막의 총 막두께가 적층구조막의 전체 막두께의 7% 이하인 비휘발성 반도체 메모리 소자.
  10. 2종 이상의 고유전 물질의 3층 이상의 적층구조막으로 형성된, 제1 전도형의 반도체 기판의 주표면 상에 형성된 터널 절연막; 터널 절연막 상에 형성된 플로팅 게이트 전극; 및 전극간 절연막을 통해 플로팅 게이트 전극 위에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
    기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역
    을 포함하며, 게이트 전극부는 소오스와 드레인 영역 사이에 배치되는 비휘발성 반도체 메모리 소자.
  11. 제10항에 있어서, 상기 적층구조막이 8 이상의 유전율을 가진 하나 이상의 제1 고유전막 및 제1 고유전막보다 높은 유전율과 낮은 장벽 높이를 가지는 하나 이상의 제2 고유전막의 적층막으로 형성되는 비휘발성 반도체 메모리 소자.
  12. 제11항에 있어서, 상기 적층구조막이, 제1 고유전막이 각각이 제2 고유전막으로 형성된 2개의 제2 유전막 사이에 샌드위치되는 구성을 가지는 것인 비휘발성 반도체 메모리 소자.
  13. 제11항에 있어서, 상기 적층구조막이, 제2 고유전막이 각각이 제1 고유전막으로 형성된 2개의 제1 고유전막 사이에 샌드위치되는 구성을 가지는 것인 비휘발성 반도체 메모리 소자.
  14. 제10항에 있어서, 상기 적층구조막이 알루미늄 옥사이드막, 하프늄 옥사이드 막, 이트륨 옥사이드막, 지르코늄 옥사이드막, 탄탈룸 옥사이드막, 티타늄 옥사이드막, 및 란탄 옥사이드막 중 2 이상의 적층막으로 형성되는 것인 비휘발성 반도체 메모리 소자.
  15. 제10항에 있어서, 적층구조막이, 알루미늄 옥사이드막이 하프늄 옥사이드막들 사이에 샌드위치되는 적층구조를 가지는 것인 비휘발성 반도체 메모리 소자.
  16. 제15항에 있어서, 알루미늄 옥사이드막이 전체 막 두께의 70% 이하의 막 두께를 가지는 비휘발성 반도체 메모리 소자.
  17. 제10항에 있어서, 적층구조막이, 하프늄 옥사이드막이 알루미늄 옥사이드막들 사이에 샌드위치되는 적층구조를 가지는 것인 비휘발성 반도체 메모리 소자.
  18. 제17항에 있어서, 알루미늄 옥사이드막의 총 막두께가 적층구조막의 전체 막두께의 7% 이하인 비휘발성 반도체 메모리 소자.
  19. 터널 절연막을 통해 제1 전도형의 반도체 기판의 주표면 위에 형성된 플로팅 게이트 전극; 막 두께 방향으로 연속적으로 변화하고 대칭적으로 분포된 2종 이상의 금속 원소 및 산소 (O)를 포함하는 고유전막으로 형성된 전극간 절연막; 및 전극간 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
    기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역
    을 포함하며, 게이트 전극부는 소오스와 드레인 영역 사이에 배치되는 비휘발성 반도체 메모리 소자.
  20. 제19항에 있어서, 고유전막이 금속 원소로서 알루미늄 (Al), 하프늄 (Hf), 이트륨 (Y), 지르코늄 (Zr), 탄탈룸 (Ta) , 티타늄 (Ti), 란탄 (La), 및 실리콘 (Si) 중 2종 이상을 포함하는 비휘발성 반도체 메모리 소자.
  21. 막 두께 방향으로 연속적으로 변화하고 대칭적으로 분포된 2종 이상의 금속 원소 및 산소 (O)를 포함하는 고유전막으로 형성된, 제1 전도형의 반도체 기판의 주표면 상에 형성된 터널 절연막; 터널 절연막 상에 형성된 플로팅 게이트 전극; 및 전극간 절연막을 통해 플로팅 게이트 전극 위에 형성된 컨트롤 게이트 전극을 포함하는 게이트 전극부, 및
    기판의 주표면 상에 형성된 제2 전도형의 소오스 및 드레인 영역
    을 포함하며, 게이트 전극부는 소오스와 드레인 영역 사이에 배치되는 비휘발성 반도체 메모리 소자.
  22. 제21항에 있어서, 고유전막이 금속 원소로서 알루미늄 (Al), 하프늄 (Hf), 이트륨 (Y), 지르코늄 (Zr), 탄탈룸 (Ta), 티타늄 (Ti), 란탄 (La), 및 실리콘 (Si) 중 2종 이상을 포함하는 비휘발성 반도체 메모리 소자.
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