JP2008210969A - 半導体装置およびその製造方法並びに半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】ＣＭＯＳデバイスの作製に必要な１０００℃以上の熱処理に耐えることができるＨｆ酸化膜をゲート絶縁膜として有する半導体装置を得ること。
【解決手段】半導体基板１表面の所定の位置に形成されるゲート絶縁膜１１とゲート電極１２の積層体を含むゲート構造１０と、ゲート構造１０の線幅方向両側の半導体基板１表面に形成されるソース／ドレイン領域２１と、を備え、ゲート絶縁膜１１は、Ｚｒ濃度が２００ｐｐｍ以下であるＨｆＯ₂膜からなることを特徴とする。
【選択図】 図５

Description

この発明は、耐熱性を高めたｈｉｇｈ−ｋゲート絶縁膜を有する半導体装置およびその製造方法並びに半導体記憶装置およびその製造方法に関するものである。

近年の半導体集積回路の高集積化に伴って、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）デバイスの微細化が進められている。ＣＭＯＳデバイスを構成するＭＯＳトランジスタの微細化によって、ゲート絶縁膜の薄膜化も進行する。従来、ＭＯＳトランジスタのゲート絶縁膜としてはＳｉＯ₂膜またはＳｉＯＮ膜が使用されているが、これらのゲート絶縁膜を薄膜化すると、トンネル電流によるゲートリーク電流が増大してしまうという問題点があった。そこで、物理的な膜厚を大きくする一方、シリコン酸化膜換算膜厚（Equivalent Physical Oxide Thickness、以下、ＥＯＴという）を低減することが可能な、ｈｉｇｈ−ｋ（高誘電率）ゲート絶縁膜への置き換えが検討されている。このｈｉｇｈ−ｋゲート絶縁膜として、Ｈｆ酸化膜はその有力な材料候補であり、Ｈｆ酸化膜をゲート絶縁膜とした半導体装置が提案されている（たとえば、特許文献１参照）。

特開２００６−２１０６５８号公報

しかしながら、一般にＨｆ酸化膜の結晶化温度は低く、従来のＣＭＯＳデバイス作製に必要な１０００℃以上の熱処理には耐えられないという問題点があった。そこで、ＳｉをＨｆ酸化膜に導入してシリケート化し、耐熱性を上げる方法が報告されているが、Ｓｉ導入量に依存して比誘電率が低下する問題点があり、Ｓｉを導入することなく耐熱性に優れたＨｆ酸化膜を得ることが望まれている。

この発明は、上記に鑑みてなされたもので、ＣＭＯＳデバイスの作製に必要な１０００℃以上の熱処理に耐えることができるＨｆ酸化膜をゲート絶縁膜として有する半導体装置およびその製造方法並びに半導体記憶装置およびその製造方法を得ることを目的とする。

上記目的を達成するため、この発明の一実施の形態による半導体装置は、半導体基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極の積層体を含むゲート構造と、ゲート構造の線幅方向両側の基板表面に形成されるソース／ドレイン領域と、を備え、ゲート絶縁膜は、Ｚｒ濃度が２００ｐｐｍ以下であるＨｆＯ₂膜からなることを特徴とする。

この発明の一実施の形態によれば、ゲート絶縁膜を高い誘電率を持ち、しかもＺｒ濃度が２００ｐｐｍ以下のＨｆＯ₂膜としたので、１０００℃の熱処理を経た後でも、高い信頼性を有するゲート絶縁膜を備える半導体装置を得ることができるという効果を有する。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法並びに半導体記憶装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。

一般に、半導体装置や半導体記憶装置におけるＨｆ酸化膜は、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ（Chemical Vapor Deposition）法を用いて成膜される。しかし、原材料となるＨｆソースには精製段階で完全には分離できず、Ｚｒ元素が混入していることが知られている（たとえば、特開２００５−２９８４６７号公報、特開２００５−３１４７８５号公報参照）。その結果、そのようなＨｆソースを用いてＨｆ酸化膜を成膜した場合、膜中にＺｒが含まれてしまう。そこで、この膜中のＺｒがＨｆ酸化膜の電気特性に及ぼす影響について調べてみた。

まず、Ｚｒ含有量が所定の値のＨｆＯ₂膜（以下、Ｈｆ酸化膜ともいう）をゲート絶縁膜とし、ポリシリコンをゲート電極とするＭＯＳキャパシタについて、ポリシリコン電極中のドーパントの活性化アニール温度を変化させた場合のＣＶＳ−ＴＤＤＢ（Constant Voltage Stress-Time Dependent Dielectric Breakdown、定電圧ストレス経時絶縁破壊）寿命を評価した。ここでは、Ｚｒが２００ｐｐｍ含まれるＨｆソースを用いて作製したＨｆＯ₂膜（ゲート絶縁膜）中に含まれるＺｒ含有量が８６６ｐｐｍであり、ポリシリコン電極中のドーパントの活性化のアニール温度を、７５０℃、１０００℃、１０５０℃とした試料についてＣＶＳ−ＴＤＤＢを評価した。なお、Ｚｒ含有量は、別途作製したパターンなしサンプルを用いてＩＣＰ−ＭＳ（Inductively Coupled Plasma Mass Spectrometer、誘導結合プラズマ質量分析計）により測定し、分光エリプソメトリにより測定した膜厚を用いて定量化した。

図１は、Ｈｆ酸化膜をゲート絶縁膜とするＭＯＳキャパシタのＣＶＳ−ＴＤＤＢ寿命のワイブルプロットを示す図である。横軸は、故障時間（秒）を示し、縦軸は、各故障時間における累積故障率（％）を示している。たとえば１ｍｓ（１０^-3秒）では、７５０℃で活性化アニールしたものは絶縁破壊するキャパシタ数が無いが、１０００℃と１０５０℃では数％のキャパシタが絶縁破壊している。このように、ポリシリコン電極中のドーパントの活性化のアニール温度が高くなるにしたがって、短時間で絶縁破壊するキャパシタ数が増加していることがわかる。現行の半導体装置では、ＣＭＯＳデバイスだけでなくＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリにおいても、ゲート形成工程後に１０００℃以上の高温アニールが必要である。そのため、このような特性を有するＨｆＯ₂膜では現行の半導体装置におけるゲート絶縁膜としては適さない。

つぎに、ポリシリコン電極中のドーパントの活性化のアニール温度を１０００℃として、ＨｆＯ₂膜からなるゲート絶縁膜中のＺｒ含有量を変化させた場合のＭＯＳキャパシタのＣＶＳ−ＴＤＤＢ寿命の測定を行った。ここで、活性化アニール温度を１０００℃としたのは、上述したように、現行の半導体装置では、１０００℃以上の高温アニールが必要であることによる。ここでは、Ｈｆソースの純度の異なるものを用いて、Ｚｒ含有量が１０１ｐｐｍ、５３４ｐｐｍ、８６６ｐｐｍであるＨｆＯ₂膜のゲート絶縁膜を有するＭＯＳキャパシタを作製し、そのＣＶＳ−ＴＤＤＢを評価した。

図２は、活性化アニール温度１０００℃で作製した様々なＺｒ含有量のＨｆＯ₂膜をゲート絶縁膜とするＭＯＳキャパシタのＣＶＳ−ＴＤＤＢ寿命のワイブルプロットを示す図である。この図２においても、図１と同様に、横軸は、故障時間（秒）を示し、縦軸は、各故障時間における累積故障率（％）を示している。この図２に示されるように、ゲート絶縁膜（ＨｆＯ₂膜）中のＺｒ含有量が低いほど、低寿命キャパシタ数が減少する。特に、ゲート絶縁膜中のＺｒ含有量が１０１ｐｐｍのＭＯＳキャパシタでは初期故障率０％が得られた。

図３は、ＣＶＳ−ＴＤＤＢ寿命が１ｍｓにおける累積故障率のゲート絶縁膜中のＺｒ濃度依存性を示す図である。この図３で、横軸は、ゲート絶縁膜（ＨｆＯ₂膜）中のＺｒ濃度（ｐｐｍ）を示し、縦軸はＣＶＳ−ＴＤＤＢ寿命が１ｍｓでの累積故障率（％）を示している。なお、この図３は、図２のグラフにおいて、故障時間が１ｍｓにおける各Ｚｒ濃度のＭＯＳキャパシタの累積故障率をプロットしたものである。この図に示されるように、ＴＤＤＢ寿命が１ｍｓにおける累積故障率が０％となるようにするためには、ＨｆＯ₂膜中のＺｒ濃度を約２００ｐｐｍ以下とする必要がある。

このようにＺｒ含有量の減少とともにＴＤＤＢ特性が改善される理由は、Ｈｆ酸化膜とＺｒ酸化膜の結晶化温度の違いに起因していると考えられる（たとえば、電子材料２００１、５月号、ｐ．６７参照）。一般に、ＨｆＯ₂よりもＺｒＯ₂は結晶化温度が低いので、膜中で両者が混在した場合、Ｚｒが存在する微小領域が先に部分的に結晶化されると推測される。その結果、ＴＤＤＢ寿命の低下が引き起こされると考えられる。

ところで、上述した特開２００５−２９８４６７号公報や特開２００５−３１４７８５号公報では、Ｈｆ系酸化物ゲート絶縁膜中のＺｒ不純物を低減するために、より高純度なＨｆソースの精製方法について開示されている。低Ｚｒ濃度Ｈｆソースを用いることによって、膜中に取り込まれるＺｒ濃度を低減することが可能であることについては事実であるが、膜中Ｚｒ濃度は成膜条件によっても大きく変化する。

図４は、Ｈｆ酸化膜中のＺｒ濃度の成膜温度（ステージ設定値）の依存性について示す図である。この図で横軸は、成膜温度を示し、縦軸は、Ｈｆ酸化膜中のＺｒ濃度を示している。なお、横軸の左端は約５９６℃であり、右端は約４１７℃であるので、右側に行くほど低温になることを示している。なお、ここでは、Ｚｒが７００ｐｐｍ含まれるＨｆソースを用いて、Ｈｆ酸化膜を各温度で形成した場合を示している。この図に示されるように、成膜温度が高温であるほど、Ｈｆソースから膜中に取り込まれるＺｒ不純物濃度が減少している。つまり、同じＺｒ不純物濃度のＨｆソースを用いた場合でも成膜条件によって膜中Ｚｒ濃度が大きく変化することが確かめられる。また、ＨｆＯ₂膜中のＺｒ濃度は、Ｈｆソース中のＺｒ濃度よりも大きくなる傾向があることがわかる。ここでは、Ｚｒが７００ｐｐｍ含まれるＨｆソースの場合のＨｆＯ₂膜中のＺｒ濃度と成膜温度との関係を示したが、このような関係は、Ｈｆソース中のＺｒの濃度に関係なく同様に起こるものである。

以上より、高信頼なＨｆＯ₂膜を得るためには、ゲート絶縁膜を構成するＨｆＯ₂膜中のＺｒ濃度を規定することが重要である。より具体的には、ＨｆＯ₂膜中のＺｒ濃度が２００ｐｐｍ以下となるような条件でＨｆＯ₂膜を作製することで、１０００℃の熱処理でも累積故障率を０％とすることができる耐熱性を有する高信頼なＨｆＯ₂膜を得ることが可能となる。そして、以下の実施の形態では、Ｚｒ濃度が２００ｐｐｍ以下となるＨｆＯ₂膜を用いた半導体装置および半導体記憶装置について説明する。

実施の形態１．
図５は、この発明にかかる半導体装置の実施の形態１の構造を模式的に示す断面図である。この半導体装置は、シリコン基板などの半導体基板１上の所定の位置にＭＯＳトランジスタが形成される構造を有する。このＭＯＳトランジスタは、半導体基板１上の素子分離絶縁膜２で素子分離された領域内の所定の位置にゲート構造１０が形成され、ゲート構造１０の下部のチャネル領域を挟んだ半導体基板１表面には、所定の導電型の不純物原子が高濃度に拡散された拡散層からなるソース／ドレイン領域２１が形成される。ゲート構造１０は、半導体基板１上に上述したＺｒ濃度が２００ｐｐｍ以下となるＨｆＯ₂膜からなるゲート絶縁膜１１と、ポリシリコンなどからなるゲート電極１２と、を含む。

このように、低Ｚｒ不純物濃度の、より具体的にはＺｒ濃度が２００ｐｐｍ以下のＨｆＯ₂膜をゲート絶縁膜とするＭＯＳトランジスタとすることで、ゲート絶縁膜の耐熱性が向上する。

つぎに、このような構造を有する半導体装置の製造方法について説明する。図６−１〜図６−３は、この発明にかかる半導体装置の製造手順の一例を模式的に示す断面図である。まず、Ｐ型などのシリコン基板などの半導体基板１上に所定のパターンの素子分離絶縁膜２を形成する。なお、図示しないが、必要に応じて、素子分離絶縁膜２で区画される領域に、形成するＭＯＳトランジスタとは反対の導電型のウェルを形成する。ここで、素子分離絶縁膜２は、ＳｉＯ₂膜からなり、たとえばＳＴＩ（Shallow Trench Isolation）法などによって形成される（図６−１）。

ついで、ＰＶＤ法またはＭＯＣＶＤ（Metalorganic CVD）、ＡＬＤ（Atomic Layer Deposition）法などを含む熱ＣＶＤ法といった成膜法によって、半導体基板１上に、Ｚｒ濃度が少ないＨｆソースを用いて、ＨｆＯ₂膜１１Ａを形成する（図６−２）。このとき、上述したように、ＨｆＯ₂膜１１Ａ中のＺｒ濃度が２００ｐｐｍ以下となるような条件で、ＨｆＯ₂膜の成膜を行う。なお、このような条件は、図４で説明したように、ＨｆソースにおけるＺｒ濃度によって変化するものであるので、予めＨｆＯ₂膜１１Ａ中のＺｒ濃度が２００ｐｐｍ以下となる条件を求めておき、その条件でＨｆＯ₂膜１１Ａの成膜を行う必要がある。たとえば、図４より、Ｚｒ濃度が同じＨｆソースを用いても、堆積温度が高いほどＨｆＯ₂膜１１Ａ中に取り込まれるＺｒ濃度が減少する傾向にあるので、ＨｆＯ₂膜１１Ａを形成する際の堆積温度を高くすればよい。

その後、ＨｆＯ₂膜１１Ａ上の全面にＳｉを含む電極材料層を所定の厚さ堆積し、フォトリソグラフィ技術とエッチング技術を用いて電極材料層とＨｆＯ₂膜１１Ａとを所定の形状にパターニングして、ゲート電極１２とゲート絶縁膜１１とを含むゲート構造１０形成する（図６−３）。そして、このゲート構造１０をマスクとして、ゲート構造１０の線幅方向両側の基板表面に所定の導電型の不純物を導入してソース／ドレイン領域２１を形成することで、図５に示される半導体装置が得られる。

この実施の形態１によれば、ゲート絶縁膜を高い誘電率を持ち、しかもＺｒ濃度が２００ｐｐｍ以下のＨｆＯ₂膜としたので、１０００℃の熱処理を経た後でも、高い信頼性を有するゲート絶縁膜を備える半導体装置を得ることができるという効果を有する。また、同じＥＯＴで比較して、ＳｉＯ₂膜やＳｉＯＮ膜よりも物理膜厚を厚くすることが可能となり、その結果ゲート絶縁膜を流れるリーク電流を低減することが可能となる。また、物理膜厚を大きくする一方で、ＥＯＴを小さくすることもできるという効果を有する。

なお、上述した説明では、ＭＯＳトランジスタの場合を例に挙げたが、ＣＭＯＳデバイスなどの半導体装置や、ＤＲＡＭで使用されるトランジスタなどの半導体記憶装置でも上記と同様の効果が得られる。

実施の形態２．
図７は、この発明にかかる半導体記憶装置の実施の形態２の構造を模式的に示す断面図である。この半導体記憶装置は、スタックゲート型の電界効果型トランジスタであり、実施の形態１の図５のゲート構造１０が、半導体基板１上に、トンネル絶縁膜３１、フローティングゲート３２、絶縁膜３３、コントロールゲート３４が順に積層されたスタックゲート構造３０となっている。ここで、コントロールゲート３４とフローティングゲート３２は、ポリシリコン膜などからなり、絶縁膜３３は、下から順に第１酸化膜と、窒化膜と、第２酸化膜との積層構造を有するＯＮＯ（Oxide-Nitride-Oxide）膜などからなる。そして、この実施の形態２では、トンネル絶縁膜３１を、Ｚｒ不純物濃度が２００ｐｐｍ以下であるＨｆＯ₂膜で構成することを特徴とする。なお、その他の構成は、実施の形態１と同様であるので、その説明を省略する。

また、このようなスタックゲート型の電界効果型トランジスタの製造方法は、実施の形態１の通常のＭＯＳトランジスタの製造方法において、ゲート構造１０の形成がＺｒ濃度が２００ｐｐｍ以下のＨｆＯ₂膜のトンネル絶縁膜３１、フローティングゲート３２となるポリシリコン膜、絶縁膜３３となるＯＮＯ膜およびコントロールゲート３４となるポリシリコン膜を順に半導体基板１上に積層させた後に、これらの積層体を所定の形状にパターニングする点が異なる以外は、実施の形態１で示した製造方法と基本的に同じであるので、その説明を省略する。

この実施の形態２によれば、実施の形態１と同様に、ＨｆＯ₂膜中に含まれるＺｒ不純物濃度を２００ｐｐｍ以下とすることで、１０００℃の熱処理を経た後でも、高い信頼性を有するトンネル絶縁膜３１が得られるという効果を有する。また、トンネル絶縁膜３１にＳｉＯ₂膜と比較して高誘電率のＨｆＯ₂膜を用いることによって、同じＥＯＴで比較した場合に、ＳｉＯ₂膜よりもリーク電流を低減することが可能であるので、電荷保持特性を改善することができるという効果も有する。さらに、同じリーク電流のトンネル絶縁膜３１で比較した場合に、ＨｆＯ₂膜の方がＳｉＯ₂膜に比してＥＯＴを薄くすることが可能となるので、書き換え速度が向上するという効果も有する。

実施の形態３．
図８は、この発明にかかる半導体記憶装置の実施の形態３の構造を模式的に示す断面図である。この半導体記憶装置は、実施の形態２と同様にスタックゲート型の電界効果型トランジスタであるが、実施の形態２では、トンネル絶縁膜３１をＨｆＯ₂膜としたのに対し、この実施の形態３では、絶縁膜３３をＨｆＯ₂膜としている点が異なる。つまり、コントロールゲート３４とフローティングゲート３２は、ポリシリコン膜などからなり、トンネル絶縁膜３１は、ＳｉＯ₂膜やＳｉＯＮ膜などからなる。そして、絶縁膜３３を、Ｚｒ不純物濃度が２００ｐｐｍ以下であるＨｆＯ₂膜を含む絶縁膜で構成することを特徴とする。たとえば、絶縁膜３３をＨｆＯ₂膜のみで構成してもよいし、ＯＨＯ（ＳｉＯ₂／ＨｆＯ₂／ＳｉＯ₂）、ＯＨ（ＳｉＯ₂／ＨｆＯ₂）、あるいはＨＯ（ＨｆＯ₂／ＳｉＯ₂）構造としてもよい。なお、その他の構成は、実施の形態１，２と同様であるので、その説明を省略する。

また、このようなスタックゲート型の電界効果型トランジスタの製造方法は、実施の形態１の通常のＭＯＳトランジスタの製造方法において、ゲート構造１０の形成が、トンネル絶縁膜３１となるＳｉＯ₂膜やＳｉＯＮ膜などの絶縁膜、フローティングゲート３２となるポリシリコン膜、絶縁膜３３となるＺｒ濃度が２００ｐｐｍ以下となるＨｆＯ₂膜またはＯＨＯ膜、およびコントロールゲート３４となるポリシリコン膜を順に半導体基板１上に積層させた後に、これらの積層体を所定の形状にパターニングする点が異なる以外は、実施の形態１で示した製造方法と基本的に同じであるので、その説明を省略する。

この実施の形態３によれば、実施の形態１と同様に、ＨｆＯ₂膜中に含まれるＺｒ不純物濃度を２００ｐｐｍ以下とすることで、１０００℃の熱処理を経た後でも、高い信頼性を有する絶縁膜３３が得られるという効果を有する。また、絶縁膜３３にＯＮＯ膜と比較して平均誘電率が高いＨｆＯ₂膜またはＯＨＯ膜を用いることによって、同じＥＯＴで比較した場合に、ＯＮＯ膜よりもリーク電流を低減することができ、電荷保持特性を改善することができるという効果を有する。さらに、同じリーク電流の絶縁膜３３で比較した場合に、ＨｆＯ₂膜（またはＯＨＯ膜）の方がＯＮＯ膜に比してＥＯＴを薄くすることが可能となるので、書き換え速度が向上するという効果も有する。

なお、実施の形態２，３を組み合わせて、スタックゲート型の電界効果型トランジスタのトンネル絶縁膜３１をＺｒ濃度が２００ｐｐｍ以下のＨｆＯ₂膜で形成し、絶縁膜３３をＨｆＯ₂膜含有絶縁膜で構成してもよい。この場合には、上述した実施の形態２，３で示した効果を有するスタックゲート型のＭＯＳトランジスタを得ることができる。

以上のように、この発明にかかる半導体装置は、１０００℃以上の熱処理工程が必要なＣＭＯＳデバイスに有用である。

活性化アニール温度を変えて作製したＨｆ酸化膜をゲート絶縁膜とするＭＯＳキャパシタのＣＶＳ−ＴＤＤＢ寿命を示す図である。 活性化アニール温度１０００℃で作製した様々なＺｒ含有量のＨｆＯ₂膜をゲート絶縁膜とするＭＯＳキャパシタのＣＶＳ−ＴＤＤＢ寿命を示す図である。 ＣＶＳ−ＴＤＤＢ寿命が１ｍｓにおける累積故障率のゲート絶縁膜中のＺｒ濃度依存性を示す図である。 Ｈｆ酸化膜中のＺｒ濃度の成膜温度の依存性について示す図である。 この発明による半導体装置の実施の形態１の構造を模式的に示す断面図である。 この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１）。 この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その２）。 この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その３）。 この発明による半導体記憶装置の実施の形態２の構造を模式的に示す断面図である。 この発明による半導体記憶装置の実施の形態３の構造を模式的に示す断面図である。

符号の説明

１ 半導体基板
２ 素子分離絶縁膜
１０ ゲート構造
１１ ゲート絶縁膜
１２ ゲート電極
２１ ソース／ドレイン領域
３０ スタックゲート構造
３１ トンネル絶縁膜
３２ フローティングゲート
３３ 絶縁膜
３４ コントロールゲート

Claims (8)

1. 半導体基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極の積層体を含むゲート構造と、
   前記ゲート構造の線幅方向両側の前記半導体基板表面に形成されるソース／ドレイン領域と、
   を備え、
   前記ゲート絶縁膜は、Ｚｒ濃度が２００ｐｐｍ以下であるＨｆＯ₂膜からなることを特徴とする半導体装置。
2. 半導体基板表面の所定の位置に順に積層されるトンネル絶縁膜、フローティングゲート、絶縁膜およびコントロールゲートの積層体を含むスタックゲート構造と、
   前記スタックゲート構造の線幅方向両側の前記半導体基板表面に形成されるソース／ドレイン領域と、
   を備え、
   前記トンネル絶縁膜は、Ｚｒ濃度が２００ｐｐｍ以下であるＨｆＯ₂膜からなることを特徴とする半導体記憶装置。
3. 半導体基板表面の所定の位置に順に積層されるトンネル絶縁膜、フローティングゲート、絶縁膜およびコントロールゲートの積層体を含むスタックゲート構造と、
   前記スタックゲート構造の線幅方向両側の前記半導体基板表面に形成されるソース／ドレイン領域と、
   を備え、
   前記絶縁膜は、Ｚｒ濃度が２００ｐｐｍ以下であるＨｆＯ₂膜を含む絶縁膜からなることを特徴とする半導体記憶装置。
4. 前記トンネル絶縁膜は、Ｚｒ濃度が２００ｐｐｍ以下であるＨｆＯ₂膜からなることを特徴とする請求項３に記載の半導体記憶装置。
5. 半導体基板上の全面に、膜中のＺｒ濃度が２００ｐｐｍ以下となるようにトンネル絶縁膜となるＨｆＯ₂膜を形成するＨｆＯ₂膜形成工程と、
   前記ＨｆＯ₂膜上の全面にゲート電極となる電極材料膜を形成し、所定の形状にパターニングしたゲート絶縁膜とゲート電極との積層体を含むゲート構造を形成するゲート構造形成工程と、
   前記ゲート構造をマスクとして、前記半導体基板の所定の領域に、所定の導電型の不純物を導入した拡散層からなるソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 半導体基板上の全面に、膜中のＺｒ濃度が２００ｐｐｍ以下となるようにトンネル絶縁膜となるＨｆＯ₂膜を形成するＨｆＯ₂膜形成工程と、
   前記ＨｆＯ₂膜上の全面に、フローティングゲートとなる第１の電極材料膜を形成する第１の電極材料形成工程と、
   前記第１の電極材料膜上の全面に、絶縁膜と、コントロールゲートとなる第２の電極材料膜と、を順に形成する第２の電極材料形成工程と、
   前記ＨｆＯ₂膜、前記第１の電極材料膜、前記絶縁膜および前記第２の電極材料膜を所定の形状にパターニングして、スタックゲート構造を形成するスタックゲート構造形成工程と、
   前記スタックゲート構造をマスクとして、前記半導体基板の所定の領域に、所定の導電型の不純物を導入した拡散層からなるソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、
   を含むことを特徴とする半導体記憶装置の製造方法。
7. 半導体基板上の全面に、トンネル絶縁膜となる第１の絶縁膜と、フローティングゲートとなる第１の電極材料膜と、を形成する第１の電極材料形成工程と、
   前記第１の電極材料膜上の全面に、膜中のＺｒ濃度が２００ｐｐｍ以下となるようにＨｆＯ₂膜を含む第２の絶縁膜を形成するＨｆＯ₂膜形成工程と、
   前記第２の絶縁膜上に、コントロールゲートとなる第２の電極材料膜を形成する第２の電極材料形成工程と、
   前記第１の絶縁膜、前記第１の電極材料膜、前記第２の絶縁膜および前記第２の電極材料膜を所定の形状にパターニングして、スタックゲート構造を形成するスタックゲート構造形成工程と、
   前記スタックゲート構造をマスクとして、前記半導体基板の所定の領域に、所定の導電型の不純物を導入した拡散層からなるソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、
   を含むことを特徴とする半導体記憶装置の製造方法。
8. 前記第１の電極材料形成工程において、前記第１の絶縁膜として、膜中のＺｒ濃度が２００ｐｐｍ以下となるようにＨｆＯ₂膜を形成することを特徴とする請求項７に記載の半導体記憶装置の製造方法。

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