JP2006128702A - フラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子 - Google Patents

Abstract

【課題】フラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子を提供する。
【解決手段】本発明のフラッシュメモリ素子の製造方法は、一実施形態で、半導体基板内に素子分離膜を形成して複数の平行な活性領域を限定することを具備する。前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の第１導電膜パターンを形成する。前記第１導電膜パターンを有する半導体基板上にコンフォーマルな絶縁膜を形成する。前記絶縁膜上に第２導電膜を形成する。前記絶縁膜が露出するように前記第２導電膜をパターニングして前記第１導電膜パターンと重畳されるように前記活性領域及び素子分離膜を横切る複数の平行な第２導電膜パターンを形成する。
【選択図】図７Ｂ

Description

本発明は、半導体素子の製造方法及びそれによって製造された半導体素子に関し、特にフラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子（ｍｅｔｈｏｄ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｆａｂｒｉｃａｔｅｄ ｔｈｅｒｅｂｙ）に関するものである。

データを保存する半導体メモリ素子は、揮発性メモリ素子または不揮発性メモリ素子で分類することができる。前記揮発性メモリ素子はそれらの電源供給が遮断された場合、それらの保存されたデータを無くす一方、フラッシュメモリ素子のような前記不揮発性メモリ素子はそれらの電源供給が遮断されてもそれら保存されたデータを維持する。したがって、前記不揮発性メモリ素子はメモリカードまたは移動通信端末機などに広く用いられる。

前記フラッシュメモリ素子はセルアレイの構造によって高速ランダムアクセス（ｈｉｇｈ ｓｐｅｅｄ ｒａｎｄｏｍ ａｃｃｅｓｓ）が可能なＮＯＲ型フラッシュメモリ素子（ＮＯＲ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とプログラム及び消去速度が優秀で、高集積化が可能なＮＡＮＤ型フラッシュメモリ素子（ＮＡＮＤ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）で分類することができる。前記フラッシュメモリ素子のプログラム動作及び消去動作は、単位セルのカップリング比（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ；ＣＲ）と直接的に関係する。前記フラッシュメモリ素子のプログラム動作はＦＮトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）または熱電子注入（Ｈｏｔ Ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）よって実行される。また、前記フラッシュメモリ素子の消去動作はＦＮトンネリングによって実行される。前記ＦＮトンネリングは浮遊ゲート電極（ｆｌｏａｔｉｎｇ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）と基板との間に介在したトンネル絶縁膜に６〜８ＭＶ／ｃｍの電界が印加される際に発生する。前記浮遊ゲート電極と基板との間の電界は実際に前記浮遊ゲート電極の上部に位置した制御ゲート電極（ｃｏｎｔｒｏｌ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）に１５Ｖ〜２０Ｖの高電圧を印加することで誘導される。したがって、前記プログラム電圧または消去電圧を減少させるためには前記フラッシュメモリ素子の単位セルのカップリング比を増加させることが必要である。前記カップリング比は次の数式によって表現することができる。

ここで、‘Ｃｉ’は前記浮遊ゲートと前記制御ゲート電極との間のゲート間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）のキャパシタンスを示し、‘Ｃｔ’は前記浮遊ゲートと前記基板との間のトンネル絶縁膜のキャパシタンスを示す。

前記数式から分かるように、前記カップリング比を増加させるためには前記ゲート間絶縁膜のキャパシタンスＣｉを増加させることが要求される。例えば、前記ゲート間絶縁膜のキャパシタンスＣｉを増加させるための方法が特許文献１に開示されている。その他に、前記ゲート間絶縁膜のキャパシタンスを増加させるために従来の前記ゲート間絶縁膜として用いられたＯＮＯ（ｓｉｌｉｃｏｎ ｏｘｉｄｅ／ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ／ｓｉｌｉｃｏｎ ｏｘｉｄｅ）膜に代えて前記ＯＮＯ膜よりも高い誘電率を有する高誘電膜（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）を用いる方案が試みられている。しかしながら、前記高誘電膜を前記ゲート間絶縁膜として用いるためには工程上に改善しなければならない問題点がある。

図１Ａ及び図２Ｂは、従来のフラッシュメモリ素子の製造方法を示す断面図である。図１Ａないし図２Ｂにおいて、図１Ａ及び図２Ａは、前記フラッシュメモリ素子のワードラインパターン方向に沿って切断された断面図で、図１Ｂ及び図２Ｂは前記フラッシュメモリ素子の活性領域に沿って切断された断面図である。

図１Ａ及び図１Ｂを参照すると、半導体基板１０内に素子分離膜１２を形成して複数の活性領域１４を限定する。前記活性領域１４は互いに平行なライン形態を有するように限定される。前記活性領域１４上にトンネル絶縁膜１６を形成する。以後、前記トンネル絶縁膜１６を有する前記半導体基板１０の全面上にポリシリコン膜を形成して前記ポリシリコン膜をパターニングしてポリシリコン膜パターン１８を形成する。前記ポリシリコン膜パターン１８は前記活性領域１４を覆って前記素子分離膜１２を露出させるライン形態を有するようにパターニングされる。

図２A及び図２Bを参照すると、前記ポリシリコン膜パターン１８を有する前記半導体基板１０上に高誘電膜（図示せず）及び制御ゲート物質膜（図示せず）を形成する。この場合、前記高誘電膜は前記ポリシリコン膜パターン１８の側壁及び上部面に沿ってコンフォーマルに形成される。前記制御ゲート物質膜、前記高誘電膜及び前記ポリシリコン膜パターン１８を連続的にパターニングして前記活性領域１４及び前記素子分離膜１２を横切るワードラインパターン２４を形成する。前記ワードラインパターン２４は順に積層された浮遊ゲート電極１８’、ゲート間絶縁膜２０及び制御ゲート電極２２を含む。通常、前記ワードラインパターン２４を形成するためのパターニング工程はフォト及び乾式エッチング工程を用いて前記制御ゲート物質膜、前記高誘電膜及び前記ポリシリコン膜パターン１８を連続的にエッチングすることによって実行される。前記制御ゲート物質膜をエッチングした後、前記高誘電膜をエッチングすることになるが、前記高誘電膜を乾式エッチングするための適切なエッチャント（ｅｔｃｈａｎｔ）などの工程レシピが確立されていない。その結果、特にＮＡＮＤ型フラッシュメモリ素子のようなワードラインパターンの間の間隔が密な場合には前記高誘電膜をエッチングすることが最も難しくなる。

さらに詳しくは、前記ポリシリコン膜パターン１８の側壁上に形成された前記高誘電膜が完全にエッチングされないで高誘電膜フェンス（ｆｅｎｃｅ）として残存することもある。この場合、後続の前記ポリシリコン膜パターン１８をエッチングする過程で前記高誘電膜フェンスに隣接した部分の前記ポリシリコン膜パターン１８がエッチングされないこともあって、その結果、前記活性領域に付いて互いに隣接した浮遊ゲート電極１８’の間に電気的なブリッジが形成することもある。このような問題点を防止するために前記高誘電膜を過度エッチング（ｏｖｅｒ ｅｔｃｈ）する場合には、前記ポリシリコン膜パターン１８の側壁上に形成された前記高誘電膜をエッチングする途中で前記ポリシリコン膜パターン１８が損失されて後続の前記ポリシリコン膜パターン１８をエッチングする途中で、それらの下部の活性領域にエッチング損傷が加えられることがある。

結論的に、フラッシュメモリ素子において、ゲート間絶縁膜で高誘電膜を適用するためには、上述したようなエッチング工程の際の問題点を解決しなければならない。
米国特許出願公開第２００３−０１４１５３５号明細書

本発明が解決しようする技術的課題は、フラッシュメモリ素子のゲート間絶縁膜で適用される高誘電膜のエッチング工程を省略することによって、前記高誘電膜エッチングの際に発生する問題点を防止できるフラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子を提供することにある。

本発明の一態様によると、フラッシュメモリ素子の製造方法が提供できる。この方法は半導体基板内に素子分離膜を形成して複数の平行な活性領域を限定することを具備する。前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の第１導電膜パターンを形成する。前記第１導電膜パターンを有する半導体基板上にコンフォーマルな絶縁膜を形成する。前記絶縁膜上に第２導電膜を形成する。前記絶縁膜が露出するように前記第２導電膜をパターニングして前記第１導電膜パターンと重畳されるように前記活性領域及び素子分離膜を横切る複数の平行な第２導電膜パターンを形成する。

いくつかの実施形態において、前記第１導電膜パターンはポリシリコン膜で形成することができる。また、前記第１導電膜パターンは平面図で見た場合、実質的に四角形状を有するように形成することができる。

他の実施形態において、前記絶縁膜は第１導電膜パターンの上部表面及び四つの側面に形成することができる。

他の実施形態において、前記絶縁膜は高誘電膜で形成することができる。この場合、前記高誘電膜はアルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜で形成することができる。

また、他の実施形態において、前記第２導電膜はポリシリコン膜を含むことができる。さらに、前記第２導電膜はポリシリコン膜及び金属シリサイド膜を積層させて形成することができる。

また、他の実施形態において、前記第１導電膜パターンを形成した後、前記第１導電膜パターン及び前記素子分離膜をイオン注入マスクとして用いて前記活性領域に不純物イオンを注入してソース／ドレイン領域を形成することをさらに含むことができる。

また、他の実施形態において、前記第２導電膜パターンを形成した後、前記第２導電膜パターン及びそれらによって露出した部分の前記絶縁膜を覆う層間絶縁膜を形成することができる。

本発明の他の態様によると、ＮＡＮＤ型フラッシュメモリ素子の製造方法が提供できる。この方法は半導体基板内に素子分離膜を形成して複数の平行な活性領域を限定することを具備する。前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の浮遊ゲート電極を形成する。前記浮遊ゲート電極及び半導体基板上にコンフォーマルなゲート間絶縁膜を形成する。前記ゲート間絶縁膜上に導電膜を形成する。前記ゲート間絶縁膜が露出するように前記導電膜をパターニングして前記浮遊ゲート電極と重畳されるように前記活性領域及び素子分離膜を横切る複数の平行な制御ゲート電極を形成する。

本発明のさらに他の態様によると、フラッシュメモリ素子が提供できる。前記フラッシュメモリ素子は半導体基板内に配置されて複数の平行な活性領域を限定する素子分離膜を具備する。前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の第１導電膜パターンが配置される。複数の平行な第２導電膜パターンが前記第１導電膜パターンと重畳されるように前記活性領域及び前記素子分離膜を横切る。前記第１導電膜パターンと前記第２導電膜パターンとの間に介在した絶縁膜が少なくとも前記第１導電膜パターンの側壁を覆うように延長される。

いくつかの実施形態で、前記第１導電膜パターンはポリシリコン膜とすることができる。また、前記第１導電膜パターンは平面図で見た場合、実質的に四角形状を有することができる。

他の実施形態において、前記絶縁膜は高誘電膜とすることができる。この場合、前記高誘電膜はアルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜とすることができる。

また他の実施形態において、前記絶縁膜は前記導電膜パターンの間の活性領域及び素子分離膜上にさらに延長することができる。

また他の実施形態において、前記導電膜パターンはポリシリコン膜を含むことができる。

また他の実施形態において、前記フラッシュメモリ素子は前記第１導電膜パターン、前記第２導電膜パターン及び前記絶縁膜を有する前記半導体基板の全面を覆う層間絶縁膜をさらに含むことができる。

本発明のまた他の態様によると、ＮＡＮＤ型フラッシュメモリ素子が提供できる。前記ＮＡＮＤ型フラッシュメモリ素子は、半導体基板内に配置されて複数の平行な活性領域を限定する素子分離膜を具備する。前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の浮遊ゲート電極が配置される。複数の平行な制御ゲート電極が前記浮遊ゲート電極と重畳されるように前記活性領域及び前記素子分離膜を横切る。前記浮遊ゲート電極と前記制御ゲート電極との間に介在した絶縁膜が少なくとも前記浮遊ゲート電極の側壁を覆うように延長される。

本発明によれば、フラッシュメモリ素子のゲート間絶縁膜として高誘電膜を用いて単位セルのカップリング比を向上させることができる。

また、前記フラッシュメモリ素子の製造工程中に前記高誘電膜をエッチングする必要がなくなって、前記高誘電膜エッチングの際に発生する問題点を防止することができる。

以下、添付した図面を参照しながら本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝達するために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張されたものである。明細書全体にかけて同一の参照番号は、同一の構成要素を示す。

図３は、本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための平面図で、図４Ａないし図７Ｂは本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。図４Ａないし図７Ｂにおいて、図４Ａ、図５Ａ、図６Ａ及び図７Ａは図３のＩ〜Ｉ’線に沿って切断された断面図であり、図４Ｂ、図５Ｂ、図６Ｂ及び図７Ｂは図３のＩＩ〜ＩＩ’線に沿って切断された断面図である。以下で説明される実施形態は、ＮＡＮＤ型フラッシュメモリ素子に関して説明するのであるが、本発明の思想がここに限定されるのではなく、ＮＯＲ型フラッシュメモリ素子のように浮遊ゲート電極、ゲート間絶縁膜及びコントロールゲート電極を備えるフラッシュメモリ素子に適用されることは当然である。

図３、図４Ａ及び図４Ｂを参照すると、半導体基板１００内に素子分離膜１０２を形成して活性領域１０４を限定する。前記半導体基板１００は第１導電型、例えばＰ型シリコン基板とすることができる。前記素子分離膜１０２は公知の浅いトレンチ分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）工程によって形成することができる。図３に示されたように前記活性領域１０４は互いに平行なライン形状を有するように限定することができる。前記活性領域１０４上にトンネル絶縁膜（ｔｕｎｎｅｌ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）１０６を形成する。前記トンネル絶縁膜１０６はシリコン酸化膜（ＳｉＯ）、シリコン酸窒化膜（ＳｉＯＮ）、または高誘電膜で形成することができる。この場合、前記高誘電膜はアルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜とすることができる。

次に、前記トンネル絶縁膜１０６を有する半導体基板１００上に第１導電膜（図示せず）を形成する。前記第１導電膜はポリシリコン膜で形成することができる。フォト及びエッチング工程を用いて前記第１導電膜をパターニングして前記活性領域１０４上に複数の第１導電膜パターンを形成する。前記第１導電膜パターンはＮＡＮＤ型フラッシュメモリ素子の浮遊ゲート電極１０８として提供される。前記浮遊ゲート電極１０８は図３に示されたように前記活性領域１０４に沿って一定の間隔で互いに離隔されるように形成されて、平面図で見た場合、実質的に四角形状を有するように形成することができる。また、前記浮遊ゲート電極１０８は前記活性領域を横切る長さを有するように形成されて、隣接する素子分離膜１０２上に所定部分を延長することができる。続いて、前記浮遊ゲート電極１０８及び前記素子分離膜１０２をイオン注入マスクとして用いて前記活性領域内に第２導電型、例えばＮ型不純物イオンを注入する。その結果、前記浮遊ゲート電極１０８両側の前記活性領域１０４内にソース／ドレイン領域１１０が形成される。

図３、図５Ａ及び図５Ｂを参照すると、前記ソース／ドレイン領域１１０を形成した後、前記半導体基板１００の全面上にコンフォーマルなゲート間絶縁膜１１２を形成する。すなわち、前記ゲート間絶縁膜１１２は前記浮遊ゲート電極１０８の上部面及び側壁をコンフォーマルに覆うようにして、それらの間の前記活性領域１０４及び前記素子分離膜１０２を覆うように形成する。上述したように前記浮遊ゲート電極１０８が四角形状を有するように形成される場合、前記ゲート間絶縁膜１１２は前記浮遊ゲート電極１０８それぞれの四つの側壁をすべて覆うように形成される。前記ゲート間絶縁膜１１２は単位セルのカップリング比を向上させてプログラム電圧及び消去電圧を減少させるために高誘電膜で形成するのが好ましい。この場合、前記高誘電膜は化学気相蒸着（ＣＶＤ）法、または原子層蒸着（ＡＬＤ）法を用いてアルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜で形成することができる。

次に、前記ゲート間絶縁膜１１２上に第２導電膜１１７及びキャッピング膜１１８を順に形成する。前記第２導電膜１１７は第２下部導電膜１１４及び第２上部導電膜１１６の積層膜で形成することができる。この場合、前記第２下部導電膜１１４はポリシリコン膜で形成することができ、前記第２上部導電膜１１６はタングステンシリサイド膜、コバルトシリサイド膜、またはニッケルシリサイド膜のような金属シリサイド膜で形成することができる。また、前記第２上部導電膜１１６はタングステンのような金属膜で形成することもできる。前記キャッピング膜１１８はシルリコン窒化膜（ＳｉＮ）で形成することができる。

図３、図６Ａ及び図６Ｂを参照すると、前記ゲート間絶縁膜１１２が露出するように前記キャッピング膜１１８、前記第２上部導電膜１１６及び前記第２下部導電膜１１４を順にパターニングして前記浮遊ゲート電極１０８と重畳されるように前記活性領域１０４及び前記素子分離膜１０２を横切る複数の平行な第２導電膜パターン１１７’及びキャッピング膜パターン１１８’を形成する。前記第２導電膜パターン１１７’は順に積層された第２下部導電膜パターン１１４’及び第２上部導電膜パターン１１６’を含み、前記ＮＡＮＤ型フラッシュメモリ素子の制御ゲート電極１１７’として提供される。この場合、順に積層された前記浮遊ゲート電極１０８、ゲート間絶縁膜１１２、制御ゲート電極１１７’及びキャッピング膜パターン１１８’は前記ＮＡＮＤ型フラッシュメモリ素子のワードラインパターン１２０を構成する。図に示された前記ワードラインパターン１２０はＮＡＮＤ型フラッシュメモリ素子において、ストリング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｌｉｎｅ；ＳＳＬ）と接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔ ｌｉｎｅ；ＧＳＬ）との間に介在した複数の平行なワードラインパターンの一部である。

一方、前記第２導電膜１１７及び前記キャッピング膜１１８は、フォト及び乾式エッチング工程によってパターニングすることができる。この過程で、前記ワードラインパターン１２０の間に露出した部分の前記ゲート間絶縁膜１１２はエッチング終了層の役目をする。

上述したように本発明によれば、前記ゲート間絶縁膜１１２を形成する前にあらかじめ、浮遊ゲート電極１０８を形成する。したがって、前記制御ゲート電極１１７’を形成するためのパターニング工程の際に前記ゲート間絶縁膜１１２をエッチングする必要がなくなる。その結果、前記ゲート間絶縁膜１１２として高誘電膜を用いても前記高誘電膜のエッチング際に発生する問題点を防止することができる。

図３、図７Ａ及び図７Ｂを参照すると、前記ワードラインパターン１２０の側壁を覆うスペーサ１２２を形成する。前記スペーサ１２２は前記ワードラインパターン１２０を有する半導体基板１００の全面上にコンフォーマルなシリコン窒化膜を形成し、前記シリコン窒化膜を異方性エッチングすることによって形成することができる。前記ワードラインパターン１２０及び前記スペーサ１２２を有する半導体基板１００の全面を覆う層間絶縁膜１２４を形成する。前記ワードラインパターン１２０の間の前記層間絶縁膜１２４の下部には前記ゲート間絶縁膜１１２を残存させることができる。前記層間絶縁膜１２４は平坦化されたＢＰＳＧ（ｂｏｒｏｐｈｏｓ ｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、または平坦化されたＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜で形成することができる。

以下で、図３、図７Ａ及び図７Ｂを引き続いて参照して本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子を説明する。

図３、図７Ａ及び図７Ｂを参照すると、半導体基板１００内に活性領域１０４を限定する素子分離膜１０２が配置される。前記活性領域１０４は互いに平行なライン状を有することができる。前記活性領域１０４上に前記活性領域１０４の長さ方向に沿って互いに離隔された複数の第１導電膜パターン１０８が配置される。前記第１導電膜パターン１０８はポリシリコン膜とすることができ、前記ＮＡＮＤ型フラッシュメモリ素子の浮遊ゲート電極１０８として提供される。前記浮遊ゲート電極１０８は図３に示されたように平面図で見た場合、実質的に四角形状を有することができる。よって、浮遊ゲート電極１０８の各上部表面は実質的に四角形状を有する。前記浮遊ゲート電極１０８及び前記活性領域の間にはトンネル絶縁膜１０６が介在する。前記トンネル絶縁膜１０６はシリコン酸化膜（ＳｉＯ）、シリコン酸窒化膜（ＳｉＯＮ）、または高誘電膜とすることができる。

前記浮遊ゲート電極１０８上には、前記浮遊ゲート電極１０８と重畳されるように前記活性領域１０４及び前記素子分離膜１０２を横切る第２導電膜パターン１１７’が配置される。前記第２導電膜パターン１１７’は順に積層された第２下部導電膜パターン１１４’及び第２上部導電膜パターン１１６’を含むことができ、前記ＮＡＮＤ型フラッシュメモリ素子の制御ゲート電極１１７’として提供される。前記第２下部導電膜パターン１１４’はポリシリコン膜とすることができ、前記第２上部導電膜パターン１１６’はタングステンシリサイド膜、コバルトシリサイド膜、またはニッケルシリサイド膜のような金属シリサイド膜とすることができる。また、前記第２上部導電膜パターン１１６’はタングステンのような金属膜であることもできる。前記制御ゲート電極１１７’上には、キャッピング膜パターン１１８’が配置される。前記キャッピング膜パターン１１８’はシリコン窒化膜とすることができる。

前記浮遊ゲート電極１０８と前記制御ゲート電極１１７との間にはゲート間絶縁膜１１２が介在する。本発明において、前記ゲート間絶縁膜１１２は単位セルのカップリング比を向上させてプログラム電圧及び消去電圧を減少させるために高誘電膜であることが好ましい。この場合、前記高誘電膜はアルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜とすることができる。前記ゲート間絶縁膜１１２は前記浮遊ゲート電極１０８と前記制御ゲート電極１１７との間に介在して、少なくとも前記浮遊ゲート電極１０８の側壁を覆うように延長される。上述したように、前記浮遊ゲート電極１０８を平面図で見た場合、四角形状を有する場合に、前記ゲート間絶縁膜１１２は前記浮遊ゲート電極１０８の四つの側壁をすべて覆う。さらに、前記ゲート間絶縁膜１１２は前記制御ゲート電極１１７の間の前記活性領域１０４及び前記素子分離膜１０２上に延長することができる。すなわち、従来のＮＡＮＤ型フラッシュメモリ素子と異なって、前記ゲート間絶縁膜１１２は前記浮遊ゲート電極１０８の側壁をすべて覆うように配置されて、前記制御ゲート電極１１７の間の前記活性領域１０４及び素子分離膜１０２上に残存することができる。

前記浮遊ゲート電極１０８、前記制御ゲート電極１１７’、それらの間に介在した部分の前記ゲート間絶縁膜１１２及び前記キャッピング膜パターン１１８’は前記ＮＡＮＤ型フラッシュメモリ素子のワードラインパターン１２０を構成する。前記ワードラインパターン１２０の側壁上には、シリコン窒化膜からなるスペーサ１２２を配置することができる。また、前記ワードラインパターン１２０及び前記スペーサ１２２を有する半導体基板１００の全面を覆うように層間絶縁膜１２４が配置される。前記層間絶縁膜１２４は平坦化されたＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、または平坦化されたＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜とすることができる。

従来フラッシュメモリ素子の製造方法を示す断面図である。 従来フラッシュメモリ素子の製造方法を示す断面図である。 従来フラッシュメモリ素子の製造方法を示す断面図である。 従来フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための平面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。 本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ素子の製造方法を示す断面図である。

符号の説明

１０６ トンネル絶縁膜
１０８ 浮遊ゲート電極
１１２ ゲート間絶縁膜
１１７’ 制御ゲート電極
１１８’ キャッピング膜パターン
１２０ ワードラインパターン
１２４ 層間絶縁膜

Claims (32)

1. 半導体基板内に素子分離膜を形成して複数の平行な活性領域を限定する段階と、
   前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の第１導電膜パターンを形成する段階と、
   第１導電膜パターン及び半導体基板上にコンフォーマルな絶縁膜を形成し、
   前記絶縁膜上に第２導電膜を形成する段階と、
   前記絶縁膜が露出するように前記第２導電膜をパターニングして前記第１導電膜パターンと重畳するように前記活性領域及び素子分離膜を横切る複数の平行な第２導電膜パターンを形成する段階と、
   を含むことを特徴とするフラッシュメモリ素子の製造方法。
2. 前記第１導電膜パターンは、ポリシリコン膜で形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
3. 前記第１導電膜パターンは、平面図で見た場合、実質的に四角形状を有するように形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
4. 前記絶縁膜は、第１導電膜パターンの上部表面及び四つの側壁で形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
5. 前記絶縁膜は、高誘電膜で形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
6. 前記高誘電膜は、アルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜で形成されることを特徴とする請求項５記載のフラッシュメモリ素子の製造方法。
7. 前記第２導電膜は、ポリシリコン膜を含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
8. 前記第２導電膜はポリシリコン膜及び金属シリサイド膜を積層させて形成されることを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
9. 前記第１導電膜パターンを形成した後、前記第１導電膜パターン及び前記素子分離膜をイオン注入マスクとして用いて前記活性領域に不純物イオンを注入してソース／ドレイン領域を形成することをさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
10. 前記第２導電膜パターンを形成した後、前記第２導電膜パターン及びそれらによって露出した部分の前記絶縁膜を覆う層間絶縁膜を形成することをさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
11. 半導体基板内に素子分離膜を形成して複数の平行な活性領域を限定する段階と、
    前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の浮遊ゲート電極を形成する段階と、
    前記浮遊ゲート電極及び半導体基板上にコンフォーマルなゲート間絶縁膜を形成する段階と、
    前記ゲート間絶縁膜上に導電膜を形成する段階と、
    前記ゲート間絶縁膜が露出するように前記導電膜をパターニングして前記浮遊ゲート電極と重畳するように前記活性領域及び素子分離膜を横切る複数の平行な制御ゲート電極を形成する段階と、
    を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。
12. 前記浮遊ゲート電極は、ポリシリコン膜で形成されることを特徴とする請求項１１記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
13. 前記浮遊ゲート電極は、平面図で見た場合、実質的に四角形状を有するように形成されることを特徴とする請求項１１記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
14. 前記ゲート間絶縁膜は、浮遊ゲート電極の上部表面及び四つの側壁に形成されることを特徴とする請求項１３記載のフラッシュメモリ素子の製造方法。
15. 前記ゲート間絶縁膜は、高誘電膜で形成されることを特徴とする請求項１１記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
16. 前記高誘電膜は、アルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜で形成されることを特徴とする請求項１５記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
17. 前記導電膜は、ポリシリコン膜を含むことを特徴とする請求項１１記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
18. 前記導電膜は、ポリシリコン膜及び金属シリサイド膜を積層させて形成されることを特徴とする請求項１７記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
19. 前記浮遊ゲート電極を形成した後、前記浮遊ゲート電極及び前記素子分離膜をイオン注入マスクとして用いて前記活性領域に不純物イオンを注入してソース／ドレイン領域を形成することをさらに含むことを特徴とする請求項１１記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
20. 前記制御ゲート電極を形成した後、前記制御ゲート電極及びそれらによって露出した部分の前記ゲート間絶縁膜を覆う層間絶縁膜を形成することをさらに含むことを特徴とする請求項１１記載のＮＡＮＤ型フラッシュメモリ素子の製造方法
21. 半導体基板内に配置されて複数の平行な活性領域を限定する素子分離膜と、
    前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔されるように配置された複数の第１導電膜パターンと、
    前記第１導電膜パターンと重畳するように前記活性領域及び前記素子分離膜を横切る複数の平行な第２導電膜パターンと、
    前記第１導電膜パターンと前記第２導電膜パターンとの間に介在して、少なくとも前記第１導電膜パターンの側壁を覆うように延長された絶縁膜と、
    を含むことを特徴とするフラッシュメモリ素子。
22. 前記第１導電膜パターンは、ポリシリコン膜であることを特徴とする請求項２１記載のフラッシュメモリ素子。
23. 前記第１導電膜パターンは、平面図で見た場合、実質的に四角形状を有することを特徴とする請求項２１記載のフラッシュメモリ素子。
24. 前記絶縁膜は、高誘電膜であることを特徴とする請求項２１記載のフラッシュメモリ素子。
25. 前記高誘電膜は、アルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）、ジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜であることを特徴とする請求項２４記載のフラッシュメモリ素子。
26. 前記絶縁膜は、前記導電膜パターンの間の活性領域及び素子分離膜上にさらに延長されることを特徴とする請求項２１記載のフラッシュメモリ素子。
27. 前記第２導電膜パターンは、ポリシリコン膜を含むことを特徴とする請求項２１記載のフラッシュメモリ素子。
28. 前記第１導電膜パターン、前記第２導電膜パターン及び前記絶縁膜を有する前記半導体基板の全面を覆う層間絶縁膜をさらに含むことを特徴とする請求項２１記載のフラッシュメモリ素子。
29. 半導体基板内に配置されて複数の平行な活性領域を限定する素子分離膜と、
    前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔されるように配置された複数の浮遊ゲート電極と、
    前記浮遊ゲート電極と重畳するように前記活性領域及び前記素子分離膜を横切る複数の平行な制御ゲート電極と、
    前記浮遊ゲート電極と前記制御ゲート電極との間に介在して、少なくとも前記浮遊ゲート電極の側壁を覆うように延長されたゲート間絶縁膜と、
    を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子。
30. 前記ゲート間絶縁膜は、高誘電膜であることを特徴とする請求項２９記載のＮＡＮＤ型フラッシュメモリ素子。
31. 前記高誘電膜は、アルミニウム酸化膜（ＡｌＯ）、ハフニウム酸化膜（ＨｆＯ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、タンタラム酸化膜（ＴａＯ）及びジルコニウム酸化膜（ＺｒＯ）、またはこれらの組み合わせによる積層膜であることを特徴とする請求項３０記載のＮＡＮＤ型フラッシュメモリ素子。
32. 前記ゲート間絶縁膜は、前記制御ゲート電極の間の活性領域及び素子分離膜上にさらに延長されることを特徴とする請求項２９記載のＮＡＮＤ型フラッシュメモリ素子。
    

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