CN1424761A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明揭示了特征为备有半导体基片，在上述半导体基片的表面区域中，形成存储单元的存储区域上，用由第1绝缘膜与上述半导体基片绝缘地形成的多层层积体构成的第1栅极，和在上述半导体基片的表面区域中，至少形成控制上述存储单元的逻辑电路的逻辑区域上，用由第2绝缘膜与上述半导体基片绝缘地形成的第2栅极，上述第1栅极中与上述第1绝缘膜接触的层和上述第2栅极中与上述第2绝缘膜接触的层由相互不同的材料形成的半导体装置。又，本发明揭示了在半导体基片上在单元分离区域中划定分离的用于形成存储单元的存储区域，和用于形成控制这个存储单元的逻辑电路的逻辑区域，在半导体基片上形成第1绝缘膜。

Description

半导体装置及其制造方法
对相关专利申请的交叉参考
本专利申请根据2001年12月4日提出的日本专利申请第2001-370313号并对它享有优先权，这里将它的全部内容作为参考结合进来。
背景技术
本发明与半导体装置和半导体装置的制造方法有关，特别是与混载逻辑电路和DRAM的DRAM混载单元及其制造方法有关。
从前以来，一直在系统LSI中，寻求它的高速工作。为此，将功能相互不同的多种单元搭载在单块半导体基片上。作为一个例子，是将包含控制DRAM的逻辑电路等的逻辑电路和DRAM搭载在一块基片内的系统LSI。这样，我们将混载逻辑电路和DRAM的系统LSI称为DRAM混载单元(embedded DRAM)(以下简单地称为eDRAM)。
eDRAM是由形成DRAM的存储器阵列的存储区域和形成进行存储器工作控制和计算工作的逻辑电路的逻辑区域形成的。
用于存储单元的场效应晶体管(以下称为存储单元用FET(FieldEffect Transistor(场效应晶体管))和用于逻辑单元的场效应晶体管(以下称为逻辑单元用FET)在功能和性能上都是不同的。从而，两者的构造也是不同的。一般，因为在单块半导体基片上形成具有相互不同构造的多个单元用FET，所以分别需要各自不同的制造工序。
另一方面，当通过使构造相互不同的多个单元用FET的制造工序共同化缩短制造过程时，难以得到各自要求的功能和性能。
因此，要同时实现存储单元用FET的栅极绝缘膜的可靠性和逻辑单元用FET的高速化及缩短制造周期是困难的。即，提高eDRAM的功能和性能与缩短制造过程和使制造过程简单化之间存在着折衷的关系。
这样在以前，必须在提高系统LSI的功能和性能，与缩短制造过程和使制造工序简单化中的任何一个之间进行折衷。
近年来，通过使尺寸变得微细并且使栅极绝缘膜变薄，使eDRAM的逻辑单元用FET高速化。由于栅极绝缘膜变薄，加在栅极上的电场增大。因此，在栅极中产生耗尽层。这个耗尽层实质上给予逻辑单元用FET与栅极绝缘膜变厚相同的影响。即，降低栅极和半导体基片之间的电容Cox。由于Cox降低，实质上，使逻辑单元用FET的阈值上升，使流过逻辑单元用FET的电流降低。即，使逻辑单元用FET的电流驱动能力降低。
特别是，栅极的耗尽层的影响在P型FET中比在N型FET中大。这是因为在P型栅极中的硼比在N型栅极中的磷或砷难活性化。
因此，从前以来，为了在P型FET中使磷更活性化，作为栅极，代替多晶硅使用多晶硅锗(以下记为多晶-SiGe)。
通过将多晶-SiGe用于在存储器阵列中的存储单元用FET的栅极，能够缩短系统LSI的制造过程。但是由于多晶-SiGe的锗在栅极绝缘膜中扩散，对栅极绝缘膜的膜质量，例如，界面能级密度和固定电荷密度等施加坏的影响。当栅极绝缘膜的膜质量恶化时，存储单元用FET保持电荷的时间变短。即，存在着由于将多晶-SiGe用于栅极，存储单元用FET保持电荷的能力降低那样的问题。
又，在eDRAM中，在逻辑单元用FET和存储单元用FET各自的栅极上部用所谓的SALICIDE(Self Aligned silicide(自排列硅化物))过程自匹配地形成硅化物。也可以将硅化物用于字线。硅化物使栅极电阻降低，又，使与存储单元用FET连接的字线的电阻降低。因此，使eDRAM的速度上升。
但是，当多晶-SiGe的膜厚比较薄时，硅化物内的金属扩散到栅极绝缘膜。从而，多晶-SiGe的膜厚必须厚到硅化物内的金属不能达到栅极绝缘膜的程度。
另一方面，在逻辑单元用FET中，由于微细化产生穿通等的短沟道效应。为了防止短沟道效应，在对与半导体基片表面垂直的方向倾斜的角度注入杂质。将这种杂质注入称为晕圈注入(haloimplantation)。
使在逻辑区域中邻接的栅极之间的间隔和在存储区域中邻接的栅极之间的间隔相同地进行设计。即，在逻辑区域中邻接的栅极之间的间隔由最小的设计标准决定。
在这种情形中，当从半导体基片算起的栅极高度比较高时，由于栅极妨碍在逻辑区域中的晕圈注入，不能将杂质注入半导体基片。所以，在逻辑区域中的栅极高度必须降低到能够通过晕圈注入注入杂质的程度。
因此，多晶-SiGe的膜厚必须厚到硅化物内的金属不能达到栅极绝缘膜的程度，并且必须薄到能够实施晕圈注入的程度。
又，存储单元用FET与逻辑单元用FET比较，在栅极绝缘膜上加上大的电压。因此，存储单元用FET的存储栅极绝缘膜的耐压必须比逻辑单元用FET的逻辑栅极绝缘膜的耐压高。当存储单元用FET的存储栅极绝缘膜过薄时，电荷穿过栅极绝缘膜(隧道效应)，因此，使保持电荷的能力下降，也使存储单元用FET的保持时间恶化。
从而，存储栅极绝缘膜与逻辑栅极绝缘膜比较必须形成得更厚。
但是，不可能用同一种工序在同一块半导体基片上形成膜厚不同的栅极绝缘膜，所以，在存储区域和逻辑区域中，要用不同的工序形成各自的栅极绝缘膜。
用于在同一块半导体基片上形成这种不同的栅极绝缘膜的已有方法是，首先，在半导体基片全体上形成比较厚的存储栅极绝缘膜，例如，硅氧化膜，其次，在存储区域的栅极绝缘膜上形成掩模层，选择地除去在逻辑区域中栅极绝缘膜。接着，在除去掩模层后，在半导体基片全体上形成比较薄的逻辑栅极绝缘膜。
但是，当在栅极绝缘膜上形成掩模层时，由于掩模层给予栅极绝缘膜的应力和污染(contamination)使栅极绝缘膜的膜质量恶化。
当栅极绝缘膜的膜质量恶化时，使保持电荷的能力下降，使存储单元用FET的保持时间恶化。又，电荷被俘获在栅极绝缘膜的缺陷中，作为存储器的功能下降了。
进一步，当存储栅极绝缘膜的膜厚厚到在形成逻辑栅极绝缘膜的工序，例如，用氢氟酸洗净的工序和氧化工序中大致不受影响的程度时，已有的方法是有效的。
但是，虽然存储栅极绝缘膜的膜厚比逻辑栅极绝缘膜的膜厚相对地厚，但是它的绝对厚度近年来变得越来越薄了。
所以，存在着形成逻辑栅极绝缘膜的工序使存储栅极绝缘膜的膜厚发生变化那样的问题。
发明内容
如果根据本发明的一个实施例，则能够提供特征为备有
半导体基片，
在上述半导体基片的表面区域中，形成存储单元的存储区域上，用由第1绝缘膜与上述半导体基片绝缘地形成的多层层积体构成的第1栅极，和
在上述半导体基片的表面区域中，至少形成控制上述存储单元的逻辑电路的逻辑区域上，由第2绝缘膜与上述半导体基片绝缘地形成的第2栅极，
上述第1栅极中与上述第1绝缘膜接触的层和上述第2栅极中与上述第2绝缘膜接触的层由相互不同的材料形成的半导体装置。
如果根据本发明的一个实施例，则能够提供在半导体基片上在单元分离区域中划定分离的用于形成存储单元的存储区域，和用于形成控制这个存储单元的逻辑电路的逻辑区域，
在半导体基片上形成第1绝缘膜，
在上述半导体基片的表面区域中，选择地除去在上述逻辑区域中的上述第1绝缘膜，
在上述半导体基片上堆积非晶硅层，和
为了使在上述存储区域上的上述非晶硅层质变为多晶半导体层，并且使在逻辑区域上的上述非晶硅层质变为单晶硅层，对上述半导体基片进行热处理的半导体装置的制造方法。
附图说明
在附图中，
图1是根据与本发明有关的半导体装置的一个实施形态的单元截面图。
图2是表示根据与本发明有关的半导体装置制造方法的一个实施形态的工序的单元截面图。
图3是表示根据与本发明有关的半导体装置制造方法的一个实施形态的，与图2所示工序连接的工序的单元截面图。
图4是表示根据与本发明有关的半导体装置制造方法的一个实施形态的，与图3所示工序连接的工序的单元截面图。
图5是表示根据与本发明有关的半导体装置制造方法的一个实施形态的，与图4所示工序连接的工序的单元截面图。
图6是表示根据与本发明有关的半导体装置制造方法的一个实施形态的，与图5所示工序连接的工序的单元截面图。
图7是表示图5中逻辑单元用FET的栅极和晕圈注入关系的电极部分的截面图。
图8是表示图5中存储单元用FET的栅极和晕圈注入关系的电极部分的截面图。
图9是表示在逻辑区域中的半导体基片的表面部分上形成的扩散层的单元截面图。
图10是表示栅极内的杂质的活性化程度与在多晶-SiGe层中锗的含有量的关系的曲线图。
具体实施方式
下面，我们参照附图详细说明本发明的的几个实施例。此外，本发明不限定于各实施例，又，在各个附图中，强调容易理解那样地画出各要素。
图1是根据与本发明有关的实施例的半导体装置100的放大截面图。半导体装置100的表面是在半导体基片10的表面上形成的。将半导体装置100的表面分离成存储区域150和逻辑区域160。存储区域150和逻辑区域160之间由单元分离膜40分离各单元。
在下面的图1到图8中，只表示出相互邻接的2个存储单元用FET20，相互邻接的2个逻辑单元用FET30，并对它们进行说明。
在存储区域150上形成存储单元用FET20，在逻辑区域160上形成逻辑单元用FET30。
在存储区域150上的存储单元用FET20，例如，是N型FET，构成图中未画出的电容和DRAM单元。通常，将这个DRAM单元配置成矩阵状形成存储器阵列。此外，作为在图1中省略的电容，也能够用迭层型或沟道型中的任何一种。
在这个存储区域150上，形成硅氧化膜60作为在半导体基片10的表面上的栅极绝缘膜。在本实施例中，硅氧化膜60的膜厚约为2nm。
在硅氧化膜60上形成通过硅氧化膜60与半导体基片10电绝缘的栅极50。
在存储区域150的基片表面部分上具有将直接在这个栅极50下面的部分作为沟道区域，夹着这个沟道区域对置地形成的低浓度的浅的N型扩散层61，和在离开沟道区域的部分上形成的高浓度的深的N型扩散层62。
另一方面，在逻辑区域160中的逻辑单元用FET30是N型和P型FET，形成逻辑电路。通常，逻辑单元用FET30不但构成控制DRAM的周边电路，而且构成其它各种高速计算功能部分。
在逻辑区域160中，在半导体基片10的表面上形成单晶硅层70。在本实施例中，单晶硅层70的膜厚约为50nm。
在单晶硅层70上，形成硅氧化膜80作为栅极绝缘膜。在本实施例中，硅氧化膜80的膜厚在2nm以下。
在硅氧化膜80上，形成通过硅氧化膜80与半导体基片10电绝缘的栅极90。
在逻辑区域160的基片表面部分上，具有将直接在这个栅极90下面的部分作为沟道区域，夹着这个沟道区域对置地形成的低浓度的浅的P型扩散层71，和在离开沟道区域的部分上形成的高浓度的深的P型扩散层62。
栅极50和栅极90都是由多层构成的。更详细地说，栅极50具有在硅氧化膜60上形成的多晶硅层52，在多晶硅层52上形成的硅氧化膜54，通过硅氧化膜54在多晶硅层52上形成的多晶-SiGe层56，和在这个多晶-SiGe56上形成的硅化物层58。
另一方面，栅极90具有在硅氧化膜80上形成的多晶-SiGe层96，和在这个多晶-SiGe96上形成的硅化物层98。硅化物层不仅形成在栅极的上部，而且也形成在其它的多晶硅配线上。
此外，在形成硅化物层时使用钴的情形中，钴进入到多晶-SiGe层96的内部，这种钴在栅极氧化膜或半导体基片中引起污染或缺陷。与此相反，实验已经确认与钴比较，镍不进入多晶-SiGe层96的内部。所以，硅化物层58和98最好是硅和镍的硅化物。
在存储区域150上形成的栅极50和在逻辑区域160上形成的栅极90的各自周围的侧壁部分上堆积保护层99。
如上所述，在存储区域150上形成的栅极50中与硅氧化膜60接触的部分是由多晶硅层52形成的。另一方面，在逻辑区域160上形成的栅极90中与栅极绝缘膜80接触的部分是由多晶-SiGe层96形成的。即，在这两个区域中的栅极50和栅极90中与硅氧化膜60和80接触的部分是由相互不同的材料形成的。这种栅极构造的不同导致下面那样的种种效应。
在存储区域150上，在硅氧化膜60和多晶-SiGe层56之间存在着多晶硅层52。因此，能够防止锗从多晶-SiGe层56到硅氧化膜60的扩散。从而，对栅极绝缘膜的膜质量没有影响。因此，不会降低存储单元用FET20保持电荷的能力。
又，在多晶硅层52和多晶-SiGe层56之间存在着与硅氧化膜80同时形成的硅氧化膜54。但是，一般地，当硅氧化膜的膜厚在2nm以下时，直接的隧道注入起支配作用。硅氧化膜54的膜厚在2nm以下。所以电荷大致直接由于隧道注入在多晶硅层52和多晶-SiGe层56之间通过。又，因为加在栅极50上的电压比较高，所以在硅氧化膜60中能够流过充分大的电流。进一步，存储单元用FET不需要与逻辑单元用FET那样的高频率信号对应。所以，存储单元用FET也可以不考虑RC延迟。从而，在多晶硅层52和多晶-SiGe层56之间的电阻不会成为问题。即，硅氧化膜54不妨碍电荷在多晶硅层52和多晶-SiGe层56之间的导通。
又，在存储区域150上，在硅化物层58和硅氧化膜60之间，存在着多晶硅层52和多晶-SiGe层56。因此，来自硅化物层58的金属不会扩散到硅氧化膜60。从而，不会使栅极绝缘膜的膜质量恶化。结果，不会降低存储单元用FET20保持电荷的能力。
进一步，栅极50具有多晶硅层52。从而，栅极50从半导体基片10的表面算起的垂直方向的高度比栅极90高。因此，由晕圈注入注入的杂质不能够到达硅氧化膜60(请参照图8)。即，由于晕圈注入，硅氧化膜60没有受到损害。
另一方面，在逻辑区域160中，因为在硅氧化膜80上形成多晶-SiGe层96，所以通过调节多晶-SiGe层的Ge浓度，参照第10图如后所述，使P型FET的栅极中的硼更加活性化。通过这样做，因为使P型FET的栅极内的载流子增加，所以难以形成耗尽层。即，栅极和半导体基片之间的电容Cox不会降低。因此，能够维持逻辑单元用FET的阈值和接通电流。
又，在逻辑区域160中，栅极90没有多晶硅层。从而，栅极90自身的高度比电极50自身的高度低，但是因为硅氧化膜60的厚度也比单晶硅膜70的厚度薄，所以从栅极50和90上面的半导体基片10的表面算起的垂直方向的高度大致相等。因此，能够有效地实施到逻辑区域160的半导体基片10的晕圈注入(halo implantation)(请参照图7)。通过晕圈注入能够有效地防止逻辑单元用FET的短沟道效应(请参照图9)。
其次，我们说明与本发明有关的半导体装置制造方法的实施例。图2到图6是按照工序顺序表示根据与本发明有关的实施例半导体装置100的制造方法的，具有存储单元用FET和逻辑单元用FET的半导体装置的截面图。
如图2所示，半导体基片10的表面部分由例如沟道状的单元分离膜40进行单元分离。其次，通过对半导体基片10进行热氧化等使它氧化，在半导体基片10的表面，即存储区域150和逻辑区域160两者上形成具有约5nm膜厚的硅氧化膜60。此后，对逻辑区域160的硅氧化膜选择地进行刻蚀，残留存储区域150的硅氧化膜60。这个硅氧化膜60具有作为存储单元用FET20的栅极绝缘膜的功能。
接着，在半导体基片上堆积非晶硅层65。非晶硅层65的膜厚约为50nm。进一步，使非晶硅层65在700℃以下的低温进行退火。
如图2所示，将存储区域150中的非晶硅层65堆积在硅氧化膜60上。因此，退火的结果，如图3所示，非晶硅层65质变为粒块比较大的多晶硅层52。
与此相反，将逻辑区域160中的非晶硅层65堆积在半导体基片10上，即单晶硅上。因此，退火的结果，非晶硅层65质变为在半导体基片10上外延成长，质变为单晶硅层70。
此外，在逻辑区域160中，在堆积非晶硅层65前，也可以将杂质比较浅地注入半导体基片10的表面上。因此，退火时，与形成单晶硅层70同时，杂质扩散，能够在对半导体基片10的表面的垂直方向上产生杂质浓度分布。这种杂质浓度分布是从半导体基片10的表面到单晶硅层70和半导体基片10的边界，杂质浓度逐渐增高。因此，这种浓度分布称为陡急沟道分布(SSRCP：Super Steep RetrogradeChannel Profile)。
如果根据本实施例，则也能够容易地形成SSRCP。这个SSRCP能够防止在沟道中的穿通等的短沟道效应，改善接通电流等的电流驱动能力。
如上所述，如果根据本实施例，在存储区域150和逻辑区域160两者上堆积非晶硅层65，通过退火只在逻辑区域160上形成单晶硅层70。但是，不堆积非晶硅层65，用选择外延成长法，能够同时形成单晶硅层70和多晶硅层52。这是因为在逻辑区域160上，露出成为种子(seed)的硅结晶，成长单晶硅，另一方面，在存储区域150上，露出硅氧化膜，形成多晶硅。
其次，如图3所示，使多晶硅层52和单晶硅层70各自的表面氧化。因此，在存储区域和逻辑区域上分别形成硅氧化膜54和80。在本实施例中，这些硅氧化膜54和80的膜厚在2nm以下。硅氧化膜80具有作为逻辑单元用FET30的栅极绝缘膜功能。
又，在存储单元用FET20上残存着的硅氧化膜54，但是如上所述，因为能够引起电荷直接隧道注入那样地充分的薄，所以不需要除去硅氧化膜54。宁愿硅氧化膜54能够防止来自多晶-SiGe层56的锗和来自硅化物层58的金属扩散到多晶硅层52。因此，作为不需要与逻辑单元用FET30那样的高频率对应的存储单元用FET20，最好存在硅氧化膜54。
又，当形成硅氧化膜80时，存储区域150的硅氧化膜60已经被多晶硅层52覆盖。因此，如已有技术那样，当在逻辑区域上形成栅极绝缘膜时，不受到由于用氢氟酸的洗净工序等产生的影响。因此，不会使在本实施例中的硅氧化膜60的膜质量恶化，能够照旧维持优良的品质。
其次，在硅氧化膜54和80上堆积多晶-SiGe层56和96。在N型FET区域中的多晶-SiGe层56用N型杂质，例如，磷进行掺杂，在P型FET区域中的多晶-SiGe层56用P型杂质，例如，硼进行掺杂。
接着如图4和图5所示，通过使到此说明的层积部分形成所定形状分别形成栅极50和栅极90。
参照图1如上所述，栅极50具有由多晶硅层52，硅氧化膜54和多晶-SiGe层56构成的3层构造，栅极90具有由多晶-SiGe层96构成的单层构造，它们在构造上是不同的。因此，在栅极50和栅极90上需要个别地进行光刻工序和RIE工序。
而且，如图5所示，在形成栅极50和栅极90后，实施外延注入(extension implantation1)和晕圈注入。通过这些离子注入，形成在存储区域的扩展扩散层61，逻辑区域的扩展扩散层71和在它们周围形成的晕圈区域72。
这里，我们说明只在逻辑部分形成晕圈区域的理由。
如参照图5可以看到的那样，在存储区域150中的半导体基片10的表面和在逻辑区域160中的单晶硅层70的表面是不同的平面。更详细地说，单晶硅层70是在以半导体基片10的表面为基准只离开与单晶硅层70的膜厚d相当的距离的平面内。从而，开始形成栅极50和栅极90的各个位置在以半导体基片10的表面为基准的高度上是不同的。即，栅极50的底面21和栅极90的底面31以半导体基片10的表面为基准具有相互不同的高度。更详细地说，栅极90的以单晶硅层70的表面为基准的高度h与栅极50的以半导体基片10的表面为基准的高度h′之间存在着h＜h′的关系。进一步换句话说，栅极氧化膜60和栅极氧化膜80也可以分别形成在以半导体基片10的表面为基准的相互不同的高度上。
结果，如参照图7和图8后述的那样，通过晕圈注入能够将杂质注入逻辑区域160，而不注入存储区域150。
另一方面，多晶-SiGe层56和多晶-SiGe层96的以半导体基片10的表面为基准的高度是相等的。因此，多晶-SiGe层56和96能够在同一个工序中形成。从而，使半导体装置100的制造变得容易了。
又，栅极50的上面22和栅极90的上面32以半导体基片10的表面为基准具有相互相等的高度。即，栅极50和栅极90从半导体基片10突出相同的高度。
结果，以后当通过CMP(Chemical Mechanical Polishing(化学机械抛光))等，对在半导体基片10上形成的保护膜等进行研磨时，不会引起部分地研磨半导体基片和栅极部分导致的凹下变形等问题，可以进行均匀的研磨。结果，不会产生在半导体基片上形成的单元的缺陷和半导体自身的破裂。
又，因为栅极90的厚度比栅极50的厚度薄，所以形成栅极90时的刻蚀量也比形成栅极50时的刻蚀量少。因此，在栅极90的侧壁上比较难以形成锥度。
其次，如图6所示，例如在栅极50和栅极90上堆积硅氧化膜的保护层99。
接着，使多晶-SiGe层56和96的表面露出那样地，刻蚀保护层99残存在栅极的侧壁上。进一步，溅射镍。因此，分别对着栅极50和栅极90自匹配地形成镍硅化物层58和98。又，也在用作相互连接配线的多晶硅配线上形成硅化物层。
因为硅化物层58和98具有非常小的电阻，所以由于它的形成，栅极50和栅极90的电阻降低。同样，在多晶硅配线上的硅化物层使相互连接配线的电阻降低。
为了在硅化物层58和98形成后，形成源极扩散层和漏极扩散层，将杂质注入半导体基片10，在存储区域中形成源极·漏极层62，在逻辑区域中形成源极·漏极区域73。这时，因为注入存储区域和逻辑区域的离子是不同的，所以当离子注入时，需要用保护层等对一方的区域进行掩蔽。又，在离子注入区域中，将保护层99用作向在侧壁部分具有的各栅极和硅化物层注入离子的掩模，能够使注入区域与保护层自匹配，但是也可以用别的方法形成离子注入掩模。
进一步，在全体上堆积层间绝缘膜，在所定地方形成接触孔，为了埋住这个接触孔那样地蒸发并形成金属，通过使该金属形成图案形成金属配线等(图中未画出)，完成半导体装置100。
在上述实施例中，在形成硅化物层58和98前，也可以追加选择外延工序。因此，在逻辑区域160中，在单晶硅层70上进一步形成外延层72。在图6中，外延层72由虚线表示。
这个外延层72具有当为了形成源极和漏极注入离子时使逻辑单元用FET30的源极和漏极的各自的扩散层深度变浅的功能。通过使源极和漏极的扩散层变得更浅，能够防止穿通等的短沟道效应。
又，外延层72也具有防止硅化物层直接与单晶硅层70接触的功能。因此，能够防止单晶硅层70和半导体基片10被金属污染，并能够减少接合漏电流。
图7是进一步放大图5中逻辑单元用FET30的栅极90的截面图。在图7和图8中表示了用晕圈注入注入杂质的样子。在晕圈注入工序中，在栅极90上还未形成硅化物层。在这个状态中，实施晕圈注入。
晕圈注入是在对与半导体基片10的表面垂直的方向只倾斜角度α进行的(请参照虚线箭头I)。角度α为30°到60°。当通过晕圈注入从栅极90的下端向沟道方向注入杂质时，能够有效地控制逻辑单元用FET30的阈值，也能够防止短沟道效应。
但是，相互邻接的栅极90之间的最小距离s随着单元的微细化而变窄。从而，实际角度α为30°到45°。
令从栅极绝缘膜80的低面到栅极90的上面32的高度为h。在本实施例中，高度h与以单晶硅层70的表面为基准的上面32的高度相等。
当固定这个晕圈注入的角度α时，高度h满足下列关系式那样地决定：
h≤s/tanα                        (式1)
这是因为通过高度h满足式1，能够使通过晕圈注入的杂质注入逻辑区域160的半导体基片10。
图8是进一步放大图5中存储单元用FET20的栅极50的截面图。在这种状态中，实施晕圈注入。
令相互邻接的栅极50之间的最小距离为s′。又，令从半导体基片10的表面到栅极50的上面22的高度为h′。
当固定晕圈注入的角度α时，高度h′满足下列关系式那样地决定：
h′≤s′/tanα                    (式2)
通过高度h′满足式2，能够将通过晕圈注入的杂质阻止在栅极50的侧壁，不注入存储区域150的半导体基片10(请参照虚线箭头I)。此外，在图1所示的例子中，不一定满足式1和式2的关系。
晕圈注入对于逻辑单元用FET30是必要的，但是另一方面，对于存储单元用FET20不需要同样条件的晕圈注入。存在着宁可由于晕圈注入存储区域150的硅氧化膜60和半导体基片10受到损害的情形。从而，在已有技术中当进行晕圈注入时，需要用光致抗蚀剂等覆盖存储区域150。
但是，在本实施例中，不一定必须经过光刻等的掩模工序。这是因为通过满足式1和式2，能够只在逻辑区域160的半导体基片10上选择地注入由晕圈注入的杂质。
另一方面，当固定高度h和h′时，晕圈注入的角度α的适合范围是
θ′≤α≤θ                         (式3)
这里，角度θ＝tan-1(h/s)，角度θ′＝tan-1(h′/s′)。通过角度α满足式3，能够在逻辑区域160上选择地注入由晕圈注入的杂质，而不在存储区域150中注入由晕圈注入的杂质。
图9是表示在逻辑区域160中的半导体基片10上形成的扩散层的截面图。表示N型源极扩散层或N型漏极扩散层73，N型外延扩散层71和P型晕圈区域72的各自的形状。
通过外延注入，在沟道附近形成浓度比源极扩散层和漏极扩散层73的杂质浓度低的外延扩散层71。
通过晕圈注入，在外延扩散层71的周围形成导电性与外延扩散层71相反的晕圈区域72。
用外延扩散层71能够防止短沟道效应。又，用晕圈区域72，能够防止逻辑单元用FET30的短沟道效应，能够控制逻辑单元用FET30的阈值。
图10是表示栅极90内的杂质的活性化程度与在多晶-SiGe层96内锗的含有量的关系的曲线图。这个曲线图的横轴表示在多晶-SiGe层96内锗的克分子比率。纵轴表示在栅极90上加上电压时在多晶-SiGe层96内栅极氧化膜80附近的杂质浓度。又，这个曲线图记载在IEEE ELECTRON DEVICE LETTERS，VOL.19，NO.7，JULY1998中发表的Wen-Chin Lee等的“I nvestigation of Poly-SiGe forDual-Gate CMOS Technology”中。
在P型FET的多晶-SiGe层96中掺杂P型杂质的硼。另一方面，在N型FET的多晶-SiGe层96中掺杂N型杂质的磷或砷。
如果根据图10所示的曲线，则随着在多晶-SiGe层96内锗的克分子比率，即，锗的含有量的增加，在P型FET的多晶-SiGe层96内栅极氧化膜80附近的杂质浓度上升。这意味着随着锗的含有量增加，在多晶-SiGe层96内硼的活性化增加。
特别是，在多晶-SiGe层96内锗的克分子比率从40％增加到50％时，在多晶-SiGe层96内硼被最多地活性化。即，当多晶-SiGe层96由多晶-Si1-xGex(X＝0.4到0.5)形成时，在多晶-SiGe层96内硼被最多地活性化。
当在多晶-SiGe层96内硼被最多地活性化时，载流子增加，P型MOSFET的栅极90难以发生耗尽层。因此，即便在栅极氧化膜80的厚度比较薄的情形中，栅极90和半导体基片10之间的电容Cox不会下降。又，逻辑单元用FET30的电流驱动能力也不会下降。
又，在N型FET中，当在多晶-SiGe层96内锗的克分子比率约为20％时，磷被最多地活性化。
在本实施例中用硅氧化膜作为栅极绝缘膜，但是不限于此，也可以用其它的绝缘膜，例如由硅氮化膜和碳化硅构成的膜。
又，即便使在以上说明的实施例中各构成要素的导电型分别相反也不会失去本发明的效果。
如上所述，如果根据与本发明有关的半导体装置的一个实施例，则因为在同一块基片上的存储区域中形成的存储单元用FET的栅极中的与栅极接触的层，和在逻辑区域中形成的逻辑单元用FET的栅极中的与栅极接触的层是不同地形成的，所以不会损害在存储单元用FET中的栅极绝缘膜的膜质量，并能够使在逻辑单元用FET中的栅极的杂质活性化。
又，如果根据与本发明有关的半导体装置制造方法的一个实施例，则因为在同一块基片上的存储区域中选择地形成栅极绝缘膜后，在存储区域和逻辑区域中堆积相同的栅极材料层，通过热处理质变成在两个区域中不同的材料，所以能够维持在逻辑区域中形成的逻辑单元用FET中的电流驱动能力，并且能够防止短沟道效应。

Claims (21)

1.半导体装置，它的特征是备有
半导体基片，
在上述半导体基片的表面区域中，形成存储单元的存储区域上，用由第1绝缘膜与上述半导体基片绝缘地形成的多层层积体构成的第1栅极，和
在上述半导体基片的表面区域中，至少形成控制上述存储单元的逻辑电路的逻辑区域上，用由第2绝缘膜与上述半导体基片绝缘地形成的第2栅极，
上述第1栅极中与上述第1绝缘膜接触的层和上述第2栅极中与上述第2绝缘膜接触的层由相互不同的材料形成。
2.权利要求1记载的半导体装置，它的特征是
上述第1栅极中与上述第1绝缘膜接触的层是多晶硅层，
上述第2栅极中与上述第2绝缘膜接触的层是第1多晶硅锗层。
3.权利要求2记载的半导体装置，它的特征是上述第1栅极具有在上述多晶硅层上通过具有电绝缘性的第3绝缘膜的第2多晶硅锗层。
4.权利要求3记载的半导体装置，它的特征是在上述第1多晶硅锗层和第2多晶硅锗层上，设置硅化物层。
5.权利要求4记载的半导体装置，它的特征是上述第3绝缘膜的膜厚是能够使电荷直接隧道注入上述第2多晶硅锗层和上述多晶硅层之间的膜厚。
6.权利要求4记载的半导体装置，它的特征是上述第3绝缘膜的膜厚在2nm以下。
7.权利要求1记载的半导体装置，它的特征是上述第2栅极的层积高度比上述第1栅极的层积高度低。
8.权利要求7记载的半导体装置，它的特征是以上述半导体基片的表面为基准，上述第2栅极的底面处于比上述第1栅极的底面高的位置，
上述第1栅极的上面和上述第2栅极的上面以上述半导体基片的表面为基准处于大致相等的高度。
9.权利要求8记载的半导体装置，它的特征是
上述第1绝缘膜直接在上述半导体基片的表面上形成，
上述第2绝缘膜是在上述半导体基片的表面上形成的单晶硅层上形成的，
上述多晶硅层的上面和上述单晶硅层的上面，上述第2绝缘膜的上面和上述第3绝缘膜的上面，上述第1多晶硅锗层的上面和上述第2多晶硅锗层的上面分别形成在以上述半导体基片的表面为基准的相等高度上。
10.权利要求1记载的半导体装置，它的特征是
令相互邻接的上述第2栅极之间的距离中的最小距离为s，和
令通过上述第2栅极之间注入上述逻辑区域的杂质的注入方向中，在对与上述半导体基片的表面垂直的方向最大倾斜的角度为α时
从上述第2绝缘膜的低面到上述第2栅极的上面的高度为h满足下列关系式：
h≤s/tanα
11.权利要求10记载的半导体装置，它的特征是上述角度α为30°≤α≤60°。
12.权利要求10记载的半导体装置，它的特征是
令相互邻接的上述第1栅极之间的距离中的最小距离为s′时，
从上述半导体基片的表面到上述第1栅极的上面的高度h′满足下列关系式：
h′≥s′/tanα
13.权利要求12记载的半导体装置，它的特征是上述角度α为30°≤α≤60°。
14.权利要求4记载的半导体装置，它的特征是上述第1多晶硅锗和第2多晶硅锗中的锗的含有量为40％到50％。
15.半导体装置的制造方法，它的特征是
在半导体基片上在单元分离区域中划定分离的用于形成存储单元的存储区域，和形成用于控制这个存储单元的逻辑电路的逻辑区域，
在半导体基片上形成第1绝缘膜，
在上述半导体基片的表面区域中，选择地除去在上述逻辑区域中的上述第1绝缘膜，
在上述半导体基片上堆积非晶硅层，和
为了使在上述存储区域上的上述非晶硅层质变为多晶半导体层，并且使在逻辑区域上的上述非晶硅层质变为单晶硅层，对上述半导体基片进行热处理。
16.权利要求15记载的半导体装置的制造方法，它的特征是
在同一个工序中在上述单晶硅层上和上述多晶硅层上分别形成第2绝缘膜和第3绝缘膜，
在同一个工序中在上述第2绝缘膜和第3绝缘膜上分别堆积第1多晶硅锗层和第2多晶硅锗层，
在上述存储区域中，选择地刻蚀用于形成第1栅极的上述第2多晶硅锗层，上述第3绝缘膜和上述多晶硅层，
在上述逻辑区域中，选择地刻蚀用于形成第2栅极的上述第1多晶硅锗层和上述第2绝缘膜。
17.权利要求16记载的半导体装置的制造方法，它的特征是
令相互邻接的上述第1栅极之间的距离中的最小距离为s，令从上述第2绝缘膜的底面到上述栅极的上面的高度为h，并且
令相互邻接的上述第2栅极之间的距离中的最小距离为s′，令从上述半导体基片的表面到上述栅极的上面的高度为h′时，
在形成上述第2栅极后，从对上述半导体基片的表面的垂直方向只倾斜满足下列关系式：
tan-1(s′/h′)≤α≤tan-1(s/h)
的角度α的方向注入杂质。
18.权利要求17记载的半导体装置的制造方法，它的特征是上述角度α为30°≤α≤60°。
19.权利要求17记载的半导体装置的制造方法，它的特征是在上述注入步骤后，在上述存储区域和上述逻辑区域中形成图案的上述第2和第1多晶硅锗层上形成硅化物层。
20.权利要求19记载的半导体装置的制造方法，它的特征是在形成上述硅化物层后，进行用于形成成为源极·漏极的高浓度杂质扩散区域的离子注入。
21.权利要求15记载的半导体装置的制造方法，它的特征是在逻辑区域中，堆积上述非晶硅层前，将杂质比较浅地注入上述半导体基片的表面部分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105355547A (zh) * 2014-08-21 2016-02-24 中芯国际集成电路制造(上海)有限公司 栅极的制作方法及存储器件的制作方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393205B1 (ko) * 2000-05-30 2003-07-31 삼성전자주식회사 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법
US6667525B2 (en) * 2002-03-04 2003-12-23 Samsung Electronics Co., Ltd. Semiconductor device having hetero grain stack gate
JP5179692B2 (ja) * 2002-08-30 2013-04-10 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
KR100669089B1 (ko) * 2005-07-11 2007-01-16 삼성전자주식회사 게이트 구조물, 이를 갖는 소노스 타입의 비휘발성 메모리장치 및 그 제조 방법
JP2007165541A (ja) * 2005-12-13 2007-06-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100732272B1 (ko) * 2006-01-26 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7709331B2 (en) * 2007-09-07 2010-05-04 Freescale Semiconductor, Inc. Dual gate oxide device integration
JP2010093637A (ja) * 2008-10-09 2010-04-22 Nec Electronics Corp 遅延回路
KR101022580B1 (ko) * 2009-02-19 2011-03-16 이상윤 대용량 반도체 메모리 장치 및 그 제조 방법
FR2952225B1 (fr) * 2009-11-03 2012-03-23 St Microelectronics Sa Procede de formation d'un transistor mos a canal en silicium-germanium
US9000525B2 (en) 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
US9129856B2 (en) * 2011-07-08 2015-09-08 Broadcom Corporation Method for efficiently fabricating memory cells with logic FETs and related structure
US8994085B2 (en) 2012-01-06 2015-03-31 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic
TWI463567B (zh) * 2012-03-06 2014-12-01 Macronix Int Co Ltd 製作金屬矽化物之方法及應用其之半導體結構
US8674410B2 (en) * 2012-03-07 2014-03-18 Macronix International Co., Ltd. Method of manufacturing metal silicide and semiconductor structure using the same
CN103311107B (zh) * 2012-03-09 2016-01-20 旺宏电子股份有限公司 制作金属硅化物的方法及应用其的半导体结构
JP6962189B2 (ja) * 2016-01-25 2021-11-05 東レ株式会社 ｎ型半導体素子と相補型半導体装置およびその製造方法ならびにそれを用いた無線通信装置
DE102018117235A1 (de) 2017-07-26 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Grenzbereichsentwurf zur reduzierung des cmp-vertiefungseffekts an speichermatrixrändern
US10515977B2 (en) * 2017-07-26 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary design to reduce memory array edge CMP dishing effect
US11610979B2 (en) 2020-08-13 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Profile control in forming epitaxy regions for transistors
CN113488436B (zh) * 2021-09-06 2021-12-21 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101247A (en) 1990-04-27 1992-03-31 North Carolina State University Germanium silicon dioxide gate MOSFET
KR960009994B1 (ko) * 1992-10-07 1996-07-25 삼성전자 주식회사 반도체 메모리 장치 및 그 제조방법
JPH10308454A (ja) * 1997-05-02 1998-11-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
FR2775119B1 (fr) * 1998-02-19 2000-04-07 France Telecom Procede pour limiter l'interdiffusion dans un dispositif semi-conducteur a grille composite si/si 1-x ge x, o inferieur a x inferieur ou egal a 1.
US20030225572A1 (en) * 1998-07-08 2003-12-04 Adams Guy De Warrenne Bruce Selectively attachable device for electronic annotation and methods therefor
US6180499B1 (en) 1998-09-29 2001-01-30 Advanced Micro Devices, Inc. Method for forming polysilicon-germanium gate in CMOS transistor and device made thereby
JP3023355B1 (ja) * 1998-12-25 2000-03-21 松下電器産業株式会社 半導体装置及びその製造方法
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
US6555879B1 (en) * 2002-01-11 2003-04-29 Advanced Micro Devices, Inc. SOI device with metal source/drain and method of fabrication
GB2397273B (en) * 2003-01-15 2007-08-01 Hewlett Packard Co Physial multimedia documents and methods and apparatus for publishing and reading them
GB2397272B (en) * 2003-01-15 2006-11-15 Hewlett Packard Co Secure physical documents and methods and apparatus for publishing and reading them
GB2416893A (en) * 2004-07-30 2006-02-08 Hewlett Packard Development Co Providing digital rewards associated with physical products
GB2416710B (en) * 2004-07-30 2009-02-11 Hewlett Packard Development Co Physical representational objects with digital memory and methods of manufacture and use thereof
GB2422692B (en) * 2005-01-31 2009-08-12 Hewlett Packard Development Co Software updates for electronic appliances

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105355547A (zh) * 2014-08-21 2016-02-24 中芯国际集成电路制造(上海)有限公司 栅极的制作方法及存储器件的制作方法
CN105355547B (zh) * 2014-08-21 2019-04-12 中芯国际集成电路制造(上海)有限公司 栅极的制作方法及存储器件的制作方法

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