CN113488436B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法，包括：提供一衬底，所述衬底包括逻辑区和存储区；依次形成第一半导体层、第二半导体层于所述衬底上；并在所述逻辑区上形成第一沟槽隔离结构，在所述存储区上形成第二沟槽隔离结构；移除所述第二半导体层，并对所述存储区和所述逻辑区的衬底分别进行离子植入，形成第一类型阱和第二类型阱；之后在所述逻辑区上的所述第一半导体层上沉积第三半导体层，并移除所述第一半导体层和所述第三半导体层，以形成深度不同的第一凹陷和第二凹陷，且所述第一凹陷小于所述第二凹陷。通过本发明提供的一种半导体结构及其制造方法，可改善半导体结构的质量。

Description

一种半导体结构及其制造方法
技术领域
本发明属于半导体制造技术领域，特别涉及一种半导体结构的制造方法。
背景技术
半导体集成电路上通常设置多个区块，因每一区块的作用不同，需要设置的阈值电压不同。半导体集成电路例如为存储器件，包括用于执行流程的逻辑区，和用于存储数据的存储区。
在制造半导体集成电路时，去衬底上的半导体层会在衬底和浅沟槽之间形成凹陷，凹陷的深度会影响存储器件的阈值电压。若对存储器件的逻辑区和存储区进行相同的处理，则最终获得的凹陷深度相同。在逻辑区和存储区会因为不同区域植入离子的类型以及加工的灵敏度，当逻辑区的阈值电压达到标准时，存储区的阈值电压与标准的阈值电压具有较大差别，影响最终获得的半导体结构的质量。
发明内容
本发明的目的在于提供一种半导体结构的制造方法，通过本发明提供的半导体结构的制造方法，使逻辑区和存储区的阈值电压达到标准阈值电压，改善半导体结构的质量。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制造方法，包括：
提供一衬底，所述衬底包括逻辑区和存储区；
形成第一半导体层于所述衬底上；
形成第二半导体层于所述第一半导体层上；
在所述逻辑区上形成第一沟槽隔离结构，在所述存储区上形成第二沟槽隔离结构；
移除所述第二半导体层；
对所述存储区的衬底进行离子植入，形成第一类型阱；
对所述逻辑区的衬底进行离子植入，形成第二类型阱；
在所述逻辑区上的所述第一半导体层上沉积第三半导体层；以及
移除所述第一半导体层和所述第三半导体层，以在所述第一沟槽隔离结构两侧与所述衬底表面接触的区域形成第一凹陷，在所述第二沟槽隔离结构两侧与所述衬底表面接触的区域形成第二凹陷，且所述第一凹陷小于所述第二凹陷。
在本发明一实施例中，所述第一半导体层为二氧化硅层，且所述第一半导体层的厚度范围为80~120埃。
在本发明一实施例中，所述第二半导体层为氮化硅层，且所述第二半导体层的厚度范围为500～1000埃。
在本发明一实施例中，所述第三半导体层为二氧化硅层，且所述第三半导体层的厚度范围为50~100埃。
在本发明一实施例中，形成所述第一沟槽隔离结构和所述第二沟槽隔离结构的方法包括：
形成第一光阻层在所述第二半导体层上，所述第一光阻层上设置有多个开口，所述开口定义出沟槽位置；
以所述第一光阻层为掩膜，依次蚀刻所述开口内的所述第二半导体层、所述第一半导体层以及部分所述衬底，形成多个沟槽；
在所述沟槽内填充介质层，且所述介质层覆盖所述第二半导体层；
对所述介质层进行平坦化处理，以形成所述第一沟槽隔离结构和所述第二沟槽隔离结构。
在本发明一实施例中，对所述存储区的衬底进行离子植入包括：
形成第二光阻层于所述第一半导体层上，且所述第二光阻层暴露所述存储区上方的所述第一半导体层；
以所述第二光阻层为掩膜，向所述存储区的所述衬底中植入离子。
在本发明一实施例中，所述存储区植入的离子为硼离子，所述存储区植入的离子为硼离子，所述硼离子分多次植入，且每次所述硼离子的植入剂量的范围为5×1012atoms/cm2~5×1013atoms/cm2。
在本发明一实施例中，对所述逻辑区进行离子植入的步骤包括：
形成第三光阻层于所述第一半导体层上，且所述第三光阻层暴露所述逻辑区上方的所述第一半导体层；
以所述第三光阻层为掩膜，向所述逻辑区的所述衬底中植入离子。
在本发明一实施例中，所述逻辑区植入的离子为磷离子，所述磷离子分多次植入，且每次所述磷离子的植入剂量的范围为3×1012atoms/cm2~4×1013atoms/cm2。
本发明还提供一种半导体结构，且采用如上所述的半导体结构的制造方法形成所述半导体结构，且所述半导体结构包括：
衬底，包括逻辑区和存储区；
第一沟槽隔离结构，位于所述逻辑区上；
第二沟槽隔离结构，位于所述存储区上；
第一凹陷，位于所述第一沟槽隔离结构的两侧与所述衬底表面接触的区域；
第二凹陷，位于所述第二沟槽隔离结构的两侧与所述衬底表面接触的区域，且所述第一凹陷小于所述第二凹陷。
如上所述本发明提供的一种半导体结构及其制造方法，通过在逻辑区和存储区上形成深度不同的第一凹陷和第二凹陷，保证逻辑区和存储区的阈值电压同时达到设定的阈值电压。通过在逻辑区和存储区上形成厚度不同的半导体层，并蚀刻所述半导体层，以形成深度不同的凹陷。通过分别生长第一半导体层和第三半导体层的方式，在逻辑区和存储区上形成厚度不同的半导体层，降低对沟槽隔离结构损伤，改善沟槽隔离结构的形貌。通过在衬底上形成较薄的第一半导体层，并以第一半导体层为间隔对衬底进行离子植入，以形成类型不同的第一类型阱和第二类型阱，既防止对衬底的损伤，又节约离子植入的剂量。通过本发明提供的一种半导体结构及其制造方法，使逻辑区和存储区的阈值电压达到标准阈值电压，改善半导体的质量。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种半导体结构的制造方法流程图。
图2为本实施例中步骤S1至S3对应的半导体结构图。
图3为本实施例中形成第一光阻层的结构图。
图4为本实施例中形成沟槽的结构图。
图5为本实施例中形成介质层的结构图。
图6为本实施例中形成沟槽隔离结构的结构图。
图7为本实施例中移除第二半导体层的结构图。
图8为本实施例中存储区离子植入结构图。
图9为本实施例中逻辑区离子植入结构图。
图10为本实施例中形成第三半导体层的结构图。
图11为本实施例中第一半导体层和第三半导体层的结构图。
图12为本实施例中形成凹陷的半导体结构图。
标号说明：
100衬底；100A逻辑区；100B存储区；101第一半导体层；102第二半导体层；103第一光阻层；104开口；105沟槽；105A第一沟槽；105B第二沟槽；106介质层；107第一沟槽隔离结构；108第二沟槽隔离结构；109第二光阻层；110第一类型阱；111第三光阻层；112第二类型阱；113第三半导体层；114第一凹陷；115第二凹陷；S1~S9步骤标号。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图9所示，在本发明一实施例中，半导体集成电路通常包括逻辑区100A和存储区100B，存储区100B例如是即使切断电源也不会丢失数据的非易失性存储单元。逻辑区100A用于执行关于存储区100B的相关的操作，例如从存储区100B内读取数据，将数据信息写入储存区内等有关于存储区100B的操作。在去除衬底100上的半导体层时，因存储区100B和逻辑区100A上的半导体厚度相同，在去除半导体层后，存储区100B和逻辑区100A上沟槽隔离结构的侧壁和衬底100表面之间形成的凹陷深度相同，凹陷的深度可影响最终形成的半导体结构的阈值电压。此时，因存储区100B和逻辑区100A的阈值电压需求不同，当存储区100B和逻辑区100A的凹陷深度相同时，存储区100B的阈值电压可达到标准阈值电压，但是逻辑区100A的阈值电压低于标准阈值电压。为保证存储区100B与逻辑区100A的阈值电压可达到标准阈值电压，本发明提供一种半导体结构及其制造方法，通过改变存储区100B和逻辑区100A中，沟槽隔离结构的侧壁和衬底100表面之间形成的凹陷深度，以保证逻辑区100A和存储区100B的阈值电压均可达到标准阈值电压，提高半导体结构的质量。
请参阅图1至图12所示，在本发明一实施例中，所述半导体结构的制造方法包括以下步骤：
S1：提供一衬底100，且衬底100包括逻辑区100A和存储区100B。
S2：形成第一半导体层101于衬底100上，且第一半导体层101覆盖衬底100。
S3：形成第二半导体层102于第一半导体层101上，且第二半导体层102覆盖第一半导体层101。
S4：在逻辑区100A上形成第一沟槽隔离结构107，在存储区100B上形成第二沟槽隔离结构108。
S5：移除第二半导体层102。
S6：对存储区100B的衬底100进行离子植入，形成第一类型阱110。
S7：对逻辑区100A的衬底100进行离子植入，形成第二类型阱112。
S8：在逻辑区100A上的第一半导体层101上沉积第三半导体层113。
S9：移除第一半导体层101和第三半导体层113，以在第一沟槽隔离结构107两侧与衬底100表面接触的区域形成第一凹陷114，在第二沟槽隔离结构108两侧与衬底100表面接触的区域形成第二凹陷115，且第一凹陷114小于第二凹陷115。
请参阅图1至图2所示，在步骤S1中，本发明并不限制衬底100的材料以及厚度。在本发明一实施例中，衬底100例如为形成半导体结构的硅基材，衬底100可以包括基材以及设置在基材上方的硅层，硅基材例如为硅(Si)、碳化硅(SiC)、蓝宝石（(Al2O3)、砷化镓(GaAs)、铝酸锂(LiAlO2)等半导体基板材料，硅层形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子，形成掺杂区，以形成半导体结构的源极或漏极区域。在本实施例中，衬底100包括逻辑区100A和存储区100B，逻辑区100A和存储区100B上并排设置。本申请并不限制逻辑区100A和存储区100B的数量和位置，在本实施例中，在衬底100上并排设置有例如1个逻辑区100A和例如1个存储区100B。在其他实施例中，可根据半导体集成电路的布局具体设置逻辑区100A和存储区100B的数量和位置。
请参阅图1至图2所示，在本发明一实施例中，在执行步骤S2的过程中，首先，可对衬底100表面进行清洗，以去除衬底100表面的的杂质，再形成第一半导体层101于衬底100上，且第一半导体层101覆盖衬底100。本发明中第一半导体层101例如为二氧化硅层，第一半导体层101的厚度范围例如为80~120埃。在本实施例中，第一半导体层101的厚度例如为100埃。在本实施例中，可采用热氧化法中的湿氧氧化法或干氧氧化快速生成所需尺寸的第一半导体层101，热氧化生成的第一半导体层101，能起到很好的缓冲作用，在衬底100和第二半导体层102之间有很好的粘附性，且在后续的工艺中容易去除。当然，化学气相沉积同样适用于第一半导体层101的形成，本实施例中不做严格限制。在本实施例中，第一半导体层101可作为衬底100的保护层，在后续的操作中保护衬底100，避免衬底100受到损伤，且通过控制第一半导体层101的厚度可控制衬底100中植入离子的扩散程度。需要说明的是，本申请在描述数值时用“范围例如……”的方式进行描述时，均代表是包含端点值，对此在后续内容中不再特别备注。
请参阅图1、图2以及图6所示，在本发明一实施例中，在形成第一半导体层101后，执行步骤S3，在第一半导体层101上形成第二半导体层102，第二半导体层102覆盖第一半导体层101。在本实施例中，第二半导体层102例如为氮化硅层。在其他实施例中，第二半导体层102也可以为氮氧化物或金属氮化物等各类含氮化合物。在本实施例中，第二半导体层102的厚度范围例如为500～1000埃。第二半导体层102为生长第一沟槽隔离结构107和第二沟槽隔离结构108的停止层，用于定义步骤S4中形成的第一沟槽隔离结构107和第二沟槽隔离结构108的高度。因而第二半导体层102的尺寸范围是综合考虑了器件的整体结构、工艺的难易度以及刻蚀阻挡效果等因素而确定的。如果第二半导体层102太厚，不仅形成过程中所需工艺时间较长，而且后续去除时所需时间也较长，但如果太薄则在刻蚀过程中起不到良好的保护衬底100的作用，且无法形成形貌完好的沟槽隔离结构。
请参阅图1、图3至图5所示，在本发明一实施例中，在执行步骤S4时，首先需要第二半导体层102上形成第一光阻层103，再以第一光阻层103为掩膜，在衬底100上蚀刻形成沟槽105，最后在沟槽105内填充介质层106，再将介质层106平坦化，以形成第一沟槽隔离结构107和第二沟槽隔离结构108。
具体的，请参阅图1和图3所示，在本发明一实施例中，通过在第二半导体层102上涂覆光刻胶，并采用碱性溶液湿法去除或采用干法的灰化工艺(ashing)去除需要形成的沟槽隔离结构上方的光刻胶，使涂覆的光刻胶图案化，以形成图案化的第一光阻层103，图案化的第一光阻层103用于定义第一沟槽隔离结构107和第二沟槽隔离结构108的位置。在本实施例中，图案化的第一光阻层103在第二半导体层102上形成多个开口104，以定义第一沟槽隔离结构107和第二沟槽隔离结构108的位置。
请参阅图3所示，开口104的位置以及数量与沟槽隔离结构对应设置，本发明并不限制开口104的数量以及位置。在本发明一实施例中，第一光阻层103上开口104的数量例如为3个，包括位于逻辑区100A上的例如1个开口104以及位于存储区100B上的例如2个开口104。
请参阅图3至图4所示，在本发明一实施例中，在形成图案化的第一光阻层103后，依次蚀刻开口104底部的第二半导体层102、第一半导体层101以及部分衬底100，形成多个截面呈梯形的沟槽105，且沟槽105与衬底100底部具有一定的距离，且沟槽105与衬底100底部的距离例如大于等于衬底100高度的四分之一。沟槽105包括位于逻辑区100A的例如1个第一沟槽105A和位于存储区100B的例如2个第二沟槽105B。在本实施例中，例如通过刻蚀工艺去除开口104下方的第二半导体层102及第一半导体层101，之后继续刻蚀开口104下方的衬底100。但需要说明的是，因第二半导体层102和第一半导体层101的材质不同，去除第二半导体层102和第一半导体层101的工艺可分一次或两次进行。在本实施例中，可以采用干法刻蚀，利用CF4和CHF3的混合气体通过一次刻蚀工艺去除开口104下方的第二半导体层102和第一半导体层101。在其他实施例中，也可以采用湿法刻蚀分两次进行，比如采用温度范围在140℃～200℃之间的热磷酸刻蚀第二半导体层102，采用浓度在1％～10％之间的氢氟酸刻蚀第一半导体层101。蚀刻衬底100可以采用SF6、CF4、CF4/H2、CHF3、CF4/O2和HBr所构成的群组中的一种或多种气体进行干法刻蚀，比如采用HBr和CF4刻蚀衬底100。且在蚀刻过程中，为保证蚀刻后的沟槽105呈梯形，反应腔内的射频源功率的范围例如为400W～1000W，射频偏压功率的范围例如为600W～1200W。
请参阅图4至图5所示，在本发明一实施例中，在形成第一沟槽105A和第二沟槽105B后，移除第一光阻层103，在第一沟槽105A和第二沟槽105B内填充介质层106。介质层106填满沟槽105和开口104，且可以覆盖第二半导体层102。在本实施例中，介质层106的材料例如可以包括二氧化硅，氮化硅，氮氧化硅等。形成介质层106的步骤可以包括：将衬底100放在腔体内，然后向腔体内通入含硅前驱体和含氧前驱体，然后进行加热，使得含硅前驱体和含氧前驱体形成等离子体，然后进行反应，在沟槽105内形成介质层106。在本实施例中，含硅前驱体可以为正硅酸乙酯，含氧前驱体可以为臭氧，含氧前躯体和含硅前驱体的流量比例可以大于20：1。
请参阅图5至图6所示，在本发明一实施例中，在形成介质层106后，可以对介质层106进行平坦化处理，以形成沟槽隔离结构。例如可以通过化学机械研磨工艺将位于第二半导体层102的填充层移除掉，以形成第一沟槽隔离结构107和第二沟槽隔离结构108。在本实施例中，在进行平坦化处理过程中，以第二半导体层102作为研磨的停止层，则最终形成的介质层106的高度与第二半导体层102的高度相等。在本实施例中，逻辑区100A上设置有例如1个第一沟槽隔离结构107，存储区100B上设置有例如2个第二沟槽隔离结构108。第一沟槽隔离结构107和第二沟槽隔离结构108之间、第二沟槽隔离结构108和第二沟槽隔离结构108之间的区域形成半导体结构的有源区。
请参阅图1、图6和图7所示，在本发明一实施例中，在步骤S5中，当形成第一沟槽隔离结构107和第二沟槽隔离结构108后，可通过湿法刻蚀移除第二半导体层102。具体的，例如通过稀释的氢氟酸将第二半导体层102移除掉。在本实施例中，在移除掉第二半导体层102之后，暴露出第一半导体层101。
请参阅图1、图6和图10所示，在本发明一实施例中，当移除第二半导体层102后，衬底100上只设置有第一半导体层101。此时可执行步骤S6对逻辑区100A的衬底100进行离子植入，形成第一类型阱110，以及执行步骤S7对存储区100B的衬底100进行离子植入，形成第二类型阱112。本发明并不限制步骤S6和步骤S7的执行前后顺序。在本实施例中，例如先执行步骤S6，再执行步骤S7。此时步骤S7中形成的第三光阻层111，可在执行步骤S8中继续以第三光阻层111为掩膜，沉积第三半导体层113，节约步骤和成本。
请参阅图1和图8所示，在本发明一实施例中，在执行步骤S6时，首先在逻辑区100A上方的第一半导体层101上形成第二光阻层109，第二光阻层109仅暴露存储区100B上方的第一半导体层101。再以第二光阻层109为掩膜，向存储区100B的衬底100进行离子植入，以形成第一类型阱110。在第一类型阱110形成后，移除逻辑区100A上方的第二光阻层109。本实施例并不限制第一类型阱110的类型，第一类型阱110可以为P型阱，也可以为N型阱。在本实施例中，第一类型阱110例如为P型阱，植入的离子为具有三个价电子的离子，例如可以为硼离子。当硼离子替换硅原子时，向晶体的价带提供一个带正电的空穴，从而在存储区100B内形成P型阱。硼离子的植入剂量的范围例如为5×1012atoms/cm2~5×1013atoms/cm2。且为保证第二类型阱112的质量以及形状，可多次植入硼离子，具体可以包括例如3次硼离子植入。在本实施例中，第一次例如以220KeV范围的加速能量，且例如以4.2×1013atoms/cm2的剂量植入硼离子。第二次例如以110KeV范围的加速能量，且例如以5×1012atoms/cm2的剂量植入硼离子。第三次例如以7KeV范围的加速能量，且例如以6.6×1012atoms/cm2的剂量植入硼离子。
请参阅图1和图9所示，在本发明一实施例中，在执行步骤S7时，首先在存储区100B上方的第一半导体层101上，形成第三光阻层111，第三光阻层111仅暴露逻辑区100A上方的第一半导体层101。再以第三光阻层111为掩膜，向逻辑区100A的衬底100进行离子植入，以形成第二类型阱112。本实施例并不限制第二类型阱112的类型，第二类型阱112可以为N型阱，也可以为P型阱。在本实施例中，第二类型阱112例如为N型阱，植入的离子为具有五个价电子的离子，例如可以为磷离子或砷离子。当磷离子替换硅原子时，向晶体的价带提供一个带负电的电子，从而在逻辑区100A内形成N型阱。磷离子或砷离子的植入剂量的范围例如为3×1012atoms/cm2~4×1013atoms/cm2。且为保证第二类型阱112的质量以及形状，可多次植入磷离子，具体可以包括例如3次磷离子植入。在本实施例中，第一次例如以400KeV范围的加速能量，且例如以3.6×1013atoms/cm2的剂量植入磷离子。第二次例如以255KeV范围的加速能量，且例如以5.0×1012atoms/cm2的剂量植入磷离子。第三次例如以42KeV范围的加速能量，且例如以3.2×1012atoms/cm2的剂量植入磷离子。
请参阅图8至图9所示，在本发明一实施例中，在进行离子植入时，在衬底100上方仅设置有第一半导体层101，且第一半导体层101厚度仅为80~120埃。通过较薄的第一半导体层101对衬底100进行离子植入，不会对离子植入的过程造成影响，从而减少对半导体结构的电学性能的影响。其中，半导体结构的电学性能例如包括阈值电压以及漏电流等。
请参阅图1、图9至图10所示，在本发明一实施例中，在形成第一类型阱110和第二类型阱112后，再执行步骤S8，在逻辑区100A上的第一半导体层101上沉积第三半导体层113，且以第三光阻层111为掩膜沉积第三半导体层113。第三半导体层113与第一半导体层101的材料相同，例如为二氧化硅层，第三半导体层113的厚度范围例如为50~100埃。在本实施例中，第一半导体层101的厚度例如为100埃。在本实施例中，可采用热氧化法中的湿氧氧化法或干氧氧化快速生成所需尺寸的第三半导体层113。在本实施例中，通过在衬底100上生长第一半导体层101和第三半导体层113，在逻辑区100A和存储区100B上形成不同厚度的半导体层，而不是通过蚀刻的方式在逻辑区100A和存储区100B上形成不同厚度的半导体层。可保证第一沟槽隔离结构107和第二沟槽隔离结构108高度相等，结构相同，保证最终形成的半导体结构的质量。
请参阅图1、图11至图12所示，在本发明一实施例中，在执行完步骤S8后，移除第三光阻层111，逻辑区100A上包括第一半导体层101和第三半导体层113，存储区100B上只设置有第一半导体层101。此时，执行步骤S9，移除第一半导体层101和第三半导体层113，以在第一沟槽隔离结构107两侧与衬底100表面接触的区域形成第一凹陷114，在第二沟槽隔离结构108两侧与衬底100表面接触的区域形成第二凹陷115。在本实施例中，通过湿法蚀刻去除第一半导体层101和第三半导体层113。由于逻辑区100A上包括第一半导体层101和第三半导体层113，存储区100B上只设置有第一半导体层101，因此，存储区100B内的第二沟槽隔离结构108的顶部与刻蚀溶液的接触面积大于第逻辑区100A内的第一沟槽隔离结构107的顶部与刻蚀溶液的接触面积。因此当移除第一半导体层101和第三半导体层113时，逻辑区100A内的第一沟槽隔离结构107的两侧与衬底100表面接触的区域形成第一凹陷114，也就是第一沟槽隔离结构107的两侧与有源区接触的区域形成第一凹陷114，存储区100B内第二沟槽隔离结构108的两侧与衬底100表面接触的区域形成第二凹陷115，也就是第二沟槽隔离结构108的两侧与有源区接触的区域形成第二凹陷115。由于存储区100B上方的半导体层厚度（第一半导体层101的厚度）小于逻辑区100A上方半导体层的厚度（第一半导体层101与第三半导体层113的厚度之和），因此存储区100B内的第二沟槽隔离结构108与刻蚀溶液的接触面积大于逻辑区100A内的第一沟槽隔离结构107与刻蚀溶液的接触面积，因此第二凹陷115的深度大于第一凹陷114的深度。第一凹陷114的深度范围例如为13~16埃，第二凹陷115的深度范围例如为17~20埃，且第一凹陷114的深度和第二凹陷115的深度的差值范围例如为3~5埃。由于第一凹陷115的深度小于第二凹陷115的深度，也就是使得逻辑区100A内的第一沟槽隔离结构107的宽度大于存储区100B内的第二沟槽隔离结构108的宽度。因此，相对于原逻辑区100A与存储区100B中沟槽隔离结构与衬底100之间的凹陷相同时，当存储区100B的阈值电压与常规设置相同，可增大了逻辑区100A的阈值电压，使逻辑区100A的阈值电压达到标准阈值电压。
请参阅图1至图12所示，在本发明提供的实施例中，在植入离子形成第一类型阱110和第二类型阱112后，再生长第三半导体层113，逻辑区100A上方的半导体层较厚。若先生长第三半导体层113，再植入离子，此时衬底100表面的半导体层较厚，离子比较难打入沉底，这样器件开启电压就比较小，容易导致通道漏电增加。且当衬底100上的半导体层较厚时，植入的离子需要更大的剂量以及能量，当离子的剂量以及能量较大时，植入的离子会在光阻层上发生散射，在光阻层的边缘，散射离子可进入到衬底100表面，影响衬底100边缘区域的离子掺杂浓度。
请参阅图12所示，本发明还提供一种半导体结构，所述半导体结构包括衬底100，且衬底100上包括逻辑区100A以及存储区100B。存储区100B内设置有第一类型阱110，逻辑区100A内设置有第二类型阱112。在逻辑区100A上设置有第一沟槽隔离结构107，在存储区100B上设置有第二沟槽隔离结构108。第一沟槽隔离结构107的两侧与衬底100表面接触区域形成第一凹陷114，第二沟槽隔离结构108与衬底100表面接触区域形成第二凹陷115，且第一凹陷114小于第二凹陷115，具体表现为第一凹陷114的的深度小于第二凹陷115的深度。
综上所示，本发明提供的一种半导体结构及其制造方法，通过在衬底上的逻辑区和存储区形成不同厚度的半导体层，以在逻辑区和存储区形成深度不同的第一凹陷和第二凹陷，以提高逻辑区的窄器件电压。且本发明提供的一种半导体结构的制造方法，在植入离子之后生长第三半导体层，可改善植入离子的效果，较少离子的植入剂量，且通过生长第一半导体层和生长第三半导体层的方式，在逻辑区和存储区是那个形成厚度不同的半导体层，可改善第一沟槽隔离结构和第二沟槽隔离结构的形貌，使第一沟槽隔离结构的高度与第二沟槽隔离结构的高度相等。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inanembodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，所述衬底包括逻辑区和存储区；
形成第一半导体层于所述衬底上，所述第一半导体层为二氧化硅层，且所述第一半导体层的厚度范围为80~120埃；
形成第二半导体层于所述第一半导体层上；
在所述逻辑区上形成第一沟槽隔离结构，在所述存储区上形成第二沟槽隔离结构；
移除所述第二半导体层；
对所述存储区的衬底进行离子植入，形成第一类型阱；
对所述逻辑区的衬底进行离子植入，形成第二类型阱；
在所述逻辑区上的所述第一半导体层上沉积第三半导体层，所述第三半导体层为二氧化硅层，且所述第三半导体层的厚度范围为50~100埃；以及
移除所述第一半导体层和所述第三半导体层，以在所述第一沟槽隔离结构两侧与所述衬底表面接触的区域形成第一凹陷，在所述第二沟槽隔离结构两侧与所述衬底表面接触的区域形成第二凹陷，且所述第一凹陷小于所述第二凹陷。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述第二半导体层为氮化硅层，且所述第二半导体层的厚度范围为500～1000埃。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一沟槽隔离结构和所述第二沟槽隔离结构的方法包括：
形成第一光阻层在所述第二半导体层上，所述第一光阻层上设置有多个开口，所述开口定义出沟槽位置；
以所述第一光阻层为掩膜，依次蚀刻所述开口内的所述第二半导体层、所述第一半导体层以及部分所述衬底，形成多个沟槽；
在所述沟槽内填充介质层，且所述介质层覆盖所述第二半导体层；
对所述介质层进行平坦化处理，以形成所述第一沟槽隔离结构和所述第二沟槽隔离结构。
4.根据权利要求1所述的半导体结构的制造方法，其特征在于，对所述存储区的衬底进行离子植入的步骤包括：
形成第二光阻层于所述第一半导体层上，且所述第二光阻层暴露所述存储区上方的所述第一半导体层；
以所述第二光阻层为掩膜，向所述存储区的所述衬底中植入离子。
5.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述存储区植入的离子为硼离子，所述硼离子分多次植入，且每次所述硼离子的植入剂量的范围为5×1012atoms/cm2~5×1013atoms/cm2。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，对所述逻辑区进行离子植入的步骤包括：
形成第三光阻层于所述第一半导体层上，且所述第三光阻层暴露所述逻辑区上方的所述第一半导体层；
以所述第三光阻层为掩膜，向所述逻辑区的所述衬底中植入离子。
7.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述逻辑区植入的离子为磷离子，所述磷离子分多次植入，且每次所述磷离子的植入剂量的范围为3×1012atoms/cm2~4×1013atoms/cm2。
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