JP2002246484A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスクＲＯＭの情報書き込み時のイオン注入
による素子分離不良の発生を抑止する。 【解決手段】 半導体基板１上に形成され、一方向に延
在する複数の素子分離膜４と、前記基板上にゲート絶縁
膜５を介して前記一方向と直交する方向に延在するゲー
ト電極８と、前記ゲート電極８に隣接するように形成さ
れたソース・ドレイン領域と、層間絶縁膜１４を介して
前記素子分離膜８の上方に形成され、前記一方向に延在
するＡｌ配線１５とを有し、前記半導体基板表面に不純
物イオンを注入することで情報が書き込まれる半導体装
置において、前記素子分離膜４上に情報書き込み用の不
純物イオンの突き抜け防止膜９が形成されていることを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に詳しく言えば、マスクＲＯＭ(Rea
d Only Memory)を微細化する製造方法に関する。

【０００２】

【従来の技術】マスクＲＯＭのＴＡＴ(Turn Around Tim
e)を短縮するために、Ａｌ配線形成後にＲＯＭ書き込み
のためのイオン注入を行う技術としては、種々のものが
知られている。以下、図３を用いて従来の製造方法を説
明する。

【０００３】工程１：図３（ａ）に示すように、Ｐ型の
半導体基板５１上に熱酸化法もしくはＣＶＤ法を用いて
シリコン酸化膜より成るパッド酸化膜５２を厚さ２５ｎ
ｍに形成する。パッド酸化膜５２は半導体基板５１の表
面を保護する目的で形成される。

【０００４】次に、全面に耐酸化膜であるシリコン窒化
膜５３を形成し、その後、シリコン窒化膜５３に、素子
分離膜５４を形成するための紙面に垂直な方向に長い帯
状の開口部５３ａを形成する。

【０００５】工程２：図３（ｂ）に示すように、シリコ
ン窒化膜５３をマスクとしたＬＯＣＯＳ法を用いて半導
体基板５１を酸化して、素子分離膜５４を形成する。こ
のとき、半導体基板５１とシリコン窒化膜５３との間に
酸化領域が侵入してバーズビーク５４ａが形成される。
次に、シリコン窒化膜５３及びパッド酸化膜５２を除去
し、熱酸化法を用いてゲート絶縁膜５５を厚さ１４ｎｍ
乃至１７ｎｍに形成する。次に、ＣＶＤ法を用いてポリ
シリコン膜を厚さ３５０ｎｍに形成し、リンをドーピン
グしてＮ型の導電膜５６を形成する。

【０００６】工程３：図３（ｃ）に示すように、素子分
離膜５４を直交する方向に長い帯状に導電膜５６をエッ
チングしてゲート電極５６ａを形成する（ただし、エッ
チング領域は紙面に対して平行な面になされるので、図
示されていない）。次に、ゲート電極５６ａをマスクと
しボロンなどのＰ型不純物をイオン注入し、ソース領域
及びドレイン領域を形成する（ソース領域、ドレイン領
域は紙面に対し垂直な方向のゲート電極両端部下に形成
されるので、図示されていない）。

【０００７】以上により、マトリックス状に配列された
メモリーセルトランジスタが形成される。次に、全面に
シリコン酸化膜より成る層間絶縁膜５７を厚さ５００ｎ
ｍに形成する。次に、ビット線となる紙面に対して垂直
な方向に長い帯状のＡｌ配線５８を素子分離膜５４の上
方に形成する。ここまでは、メモリーセルトランジスタ
にどのようなプログラムを書き込むかに関係せずに製造
できるため、ウエハの作り溜をしておくことができる。
尚、作り溜をしておく場合は、全面に保護膜としてシリ
コン酸化膜５９を形成しておく。

【０００８】工程４：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図３（ｄ）に示すよ
うに、マスクＲＯＭ書き込み用の開口部６０ａを有する
フォトレジスト６０を形成する。次に、開口部からゲー
ト電極５６ａ直下の半導体基板５１にボロン等のＰ型不
純物をイオン注入することにより、所定のメモリーセル
トランジスタをデプレッション化する。これにより、か
かるメモリーセルトランジスタのしきい値電圧が低くな
り、ＲＯＭデータが書き込まれる。

【０００９】

【発明が解決しようとする課題】しかしながら、一般的
に上記フォトレジストの加工精度は低く、例えば０．５
μｍ程度である。従って、フォトレジスト６０に開口部
６０ａを形成する際に、０．５μｍのバラツキが生じ
る。また、上述したように、素子分離膜５４にはバーズ
ビーク５４ａが形成されており、素子分離膜５４の端部
は薄くなっているので、開口部６０ａのバラツキが生じ
ると、不純物イオンを注入する際に、図４に示すように
バーズビーク５４ａを貫通して、図中丸Ａで囲んだ素子
分離膜５４下部の半導体基板５１にまで不純物イオンが
注入される場合がある。このような素子が隣り合って存
在すると、隣り合う素子との間で、矢印で示した素子分
離膜５４下を通るリーク電流が発生してしまい、素子分
離不良の原因となっていた。また、フォトレジストマス
クの加工精度を向上させることはコストの大幅な増加に
つながっていた。

【００１０】更には、耐圧の異なる各種トランジスタを
搭載する半導体装置においては、ゲート絶縁膜の膜厚を
各種トランジスタに応じて設定している。この際、例え
ば２種類の膜厚を有するゲート絶縁膜を形成する場合
に、一旦厚い方のゲート絶縁膜を全体に形成し、薄い方
のゲート絶縁膜を形成する側のゲート絶縁膜をエッチン
グ除去して、再度薄い方のゲート絶縁膜を形成するプロ
セスを採用している。

【００１１】このときに、上述した厚い方のゲート絶縁
膜をエッチング除去する際のエッチングにより素子分離
膜が削れてしまう。このようなプロセスではＲＯＭ部の
素子分離膜の膜厚は薄くなる一方である。

【００１２】また、ＲＯＭの後置化を行うプロセスで
は、データを書き込む際のイオン注入は、層間絶縁膜と
ゲート電極、ゲート絶縁膜を貫通して行うため、１Ｍｅ
Ｖ乃至３ＭｅＶ程度の高いエネルギーで行う必要があっ
た。このような高いエネルギーでイオン注入を行うと、
注入されたイオンの横方向の拡散が大きくなり、これも
また、上述した素子分離不良につながっていた。

【００１３】更に言えば、そのような高いエネルギーで
イオン注入を行う装置は一般的に高額であり、コストの
増加につながっていた。

【００１４】以上の要因から、素子分離膜は、素子分離
不良を防止するために十分な余裕を持たせて、加工限界
よりも大きな幅に設定する必要があると共に、素子分離
膜膜厚の薄膜化は厳しい状況にあり、微細化の妨げとな
っていた。

【００１５】

【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置とその製造方法は、半導体基板上に
形成され、一方向に延在する複数の素子分離膜と、前記
基板上にゲート絶縁膜を介して前記一方向と直交する方
向に延在するゲート電極と、前記ゲート電極に隣接する
ように形成されたソース・ドレイン領域と、層間絶縁膜
を介して前記素子分離膜の上方に形成され、前記一方向
に延在する金属配線とを有し、前記半導体基板表面に不
純物イオンを注入することで情報が書き込まれるものに
おいて、前記素子分離膜上に情報書き込み用の不純物イ
オンの突き抜け防止膜が形成されていることを特徴とす
る。

【００１６】そして、前記突き抜け防止膜の形成工程
が、前記ゲート電極の側壁部に側壁絶縁膜を形成する工
程と同一工程であることを特徴とする。

【００１７】また、前記突き抜け防止膜が、前記素子分
離膜よりも幅広に形成されていることを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の半導体装置とその
製造方法の一実施形態について図面を参照しながら説明
する。

【００１９】工程１：図１（ａ）に示すように、従来の
製造工程の工程１と同様にして、半導体基板１上にパッ
ド酸化膜２を形成し、開口部を有するシリコン窒化膜３
を形成する。

【００２０】工程２：図１（ｂ）に示すように、半導体
基板１上に形成されたシリコン窒化膜３をマスクにして
ＬＯＣＯＳ法によって半導体基板１を酸化し、素子分離
膜４を形成する。

【００２１】次に、パッド酸化膜２及びシリコン窒化膜
３を除去し、熱酸化法を用いてゲート絶縁膜５を厚さ１
４ｎｍ乃至１７ｎｍに形成し、ＣＶＤ法を用いてポリシ
リコン膜を１００ｎｍに形成し、リンをドーピングして
Ｎ型の導電膜６を形成する。

【００２２】続いて、タングステンなどの高融点金属の
シリサイド膜７を１５０ｎｍに形成する。シリサイド膜
７は導電膜６と共にゲート電極となり、ゲート電極の電
気抵抗を低減するのみならず、後に述べるように、ゲー
ト電極を保護する働きももつ。

【００２３】工程３：図１（ｃ）に示すように前記素子
分離膜４と直交する方向に長い帯状に、導電膜６及びシ
リサイド膜７をエッチングしてゲート電極８を形成する
（ただし、エッチング領域は紙面に対して平行な面にな
されるので、図示されていない）。次にゲート電極８を
マスクとしてボロンなどのＰ型イオン注入を行い、ソー
ス領域及びドレイン領域を形成する（ソース領域、ドレ
イン領域は紙面に対し垂直な方向のゲート電極８両端部
下に形成されるので図示されていない）。以上により、
マトリックス状に配列されたメモリーセルトランジスタ
が形成される。

【００２４】次に全面にシリコン酸化膜より成る絶縁膜
を２５０ｎｍで形成し、この絶縁膜９を異方性エッチン
グすることで高耐圧ＭＯＳトランジスタのゲート電極８
の側壁部にサイドウォールスペーサ膜を形成する（この
場合も、サイドウォールスペーサ膜は紙面に対し垂直な
方向のゲート電極８両側端部に形成されるので図示され
ていない）。

【００２５】このとき、本発明の特徴であるＲＯＭ部に
形成された前記素子分離膜４上方にも絶縁膜を残膜させ
ている。このように本発明では、素子分離膜４上方に絶
縁膜を残膜形成させることで、後述するＲＯＭに情報を
書き込むためのイオン注入工程における不純物イオンの
突き抜け防止膜９としている。

【００２６】これにより、素子分離不良の発生が抑止で
きる。このとき、前記突き抜け防止膜９を前記素子分離
膜４よりも幅広に形成しておくことで、更に効果があ
る。

【００２７】また、上記突き抜け防止膜９は、ＲＯＭ部
と混載されるＬＤＤ構造を有する高耐圧ＭＯＳトランジ
スタのゲート電極の側壁部に形成するサイドウォールス
ペーサ膜の形成時において、サイドウォールスペーサ形
成膜で形成しているため、製造工程が増大することはな
く、作業性が良い。

【００２８】そして、全面にシリコン酸化膜１０、シリ
コン窒化膜１１、ポリシリコン膜１２、更にシリコン酸
化膜１３より成る層間絶縁膜１４を６００ｎｍで形成し
ている。ここで、前記ポリシリコン膜１２は、後述する
層間絶縁膜１４をエッチングする際のエッチングストッ
パとなる。

【００２９】工程４：図２（ａ）に示すように、前記層
間絶縁膜１４上にＡｌ膜等から成る金属膜を形成し、当
該金属膜をパターニングしてワード線となるＡｌ配線１
５を形成する。

【００３０】また、このとき、Ａｌ配線１５の端部１５
ａが、素子分離膜４の端部の直上に配置されるように形
成する。ここまでは、メモリーセルトランジスタにどの
ようなプログラムを書き込むかに関係せずに製造できる
ため、ウエハの作り溜をしておくことができる。作り溜
をしておく場合、金属配線層の保護と腐食防止のため
に、表面に５０ｎｍ程度の薄いシリコン酸化膜等による
保護膜１６を形成しておく。

【００３１】工程５：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図２（ｂ）に示すよ
うに、全面にフォトレジスト１７を１０００ｎｍ程度に
形成し、露光、現像して所定メモリーセルの上方の領域
に開口部１７ａを設ける。このとき、開口部１７ａの大
きさを注入領域よりも大きく形成することにより、Ａｌ
配線１５の端部１５ａを露出させる。次に、フォトレジ
スト１２及びＡｌ配線１５をマスクとして、層間絶縁膜
１４をエッチングする。エッチングは異方性ドライエッ
チングであり、ゲート電極上面から１００ｎｍだけ層間
絶縁膜１４を残存させる。

【００３２】更に、開口部１７ａからゲート電極８直下
の半導体基板１にボロンなどのＰ型不純物をイオン注入
することにより、所定のメモリーセルトランジスタをデ
プレッション化する。上述したようにＡｌ配線１５の端
部は素子分離膜４の端部の直上に形成されているので、
これをマスクとして用いることにより、より精度の高い
イオン注入ができる。これにより、かかるメモリーセル
トランジスタのしきい値電圧が低くなり、ＲＯＭデータ
が書き込まれる。

【００３３】ここで、イオン注入のエネルギーは、層間
絶縁膜１４をエッチングしているので、１３０ＫｅＶ乃
至１６０ＫｅＶ程度の低いエネルギーで行うことができ
る。従って、注入イオンの横方向の拡散を防止でき、よ
り精度の高いイオン注入ができる。

【００３４】しかも、本発明では素子分離膜４上方に不
純物イオンの突き抜け防止膜９を形成し、ＲＯＭデータ
を書き込む際に当該突き抜け防止膜９により素子分離膜
４をマスクすることで、従来のような素子分離不良の発
生を抑止で、更なる微細化が図れる。

【００３５】以上にして、プログラムの書き込まれたマ
スクＲＯＭが完成する。

【００３６】尚、工程４において、金属配線の端部を露
出する工程で、書き込む素子が隣接している場合は、か
かる素子に隣接する金属配線の端部のみでなく全部を露
出させても良い。

【００３７】本発明の技術思想は、より多層の金属配線
を形成する場合にも容易に適用可能である。

【００３８】また、工程３のゲート電極の形成は、ポリ
シリコン膜形成、ポリシリコン膜パターニング、シリサ
イド膜のポリシリコン膜上への選択的形成としても良
い。

【００３９】尚、本実施形態では、Ｐ型半導体基板を用
いる場合を説明したが、Ｎ型半導体基板でもよく、半導
体基板上に形成されたウエルでも良い。

【００４０】また、本実施形態において、しきい値電圧
を低くするデプレッション化イオン注入方式について説
明したが、しきい値を高くするイオン注入を行ってもプ
ログラムの書き込みをすることができる。

【００４１】更に、本実施形態では、ＲＯＭ情報の書き
込みイオン注入時の突き抜け防止について説明したが、
本発明の突き抜け防止膜９は、ソース・ドレイン層形成
工程における不純物イオンの突き抜け防止膜としても利
用でき、更に言えば、適用範囲はマスクＲＯＭに限定さ
れるものでないことは言うまでもない。

【００４２】

【発明の効果】本発明によれば、素子分離膜上にイオン
突き抜け防止膜を形成し、ＲＯＭ情報の書き込みを行っ
ているため、素子分離不良の発生を抑止できる。

【００４３】また、上記突き抜け防止膜は、ゲート電極
の側壁部に形成する側壁絶縁膜の形成時に同一膜で形成
しているため、製造工程が増大することはない。

【００４４】更に、層間絶縁膜を所定量エッチングして
イオン注入を行うので、イオンの注入エネルギーを低く
抑えることができ、イオンの横方向の拡散を防止でき、
素子分離不良の発生を抑止できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。

【図２】本発明の半導体装置の製造方法を説明するため
の断面図である。

【図３】従来の半導体装置の製造方法を説明するための
断面図である。

【図４】従来の半導体装置の問題点を説明するための断
面図である。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、一方向に延在
   する複数の素子分離膜と、 前記基板上にゲート絶縁膜を介して前記一方向と直交す
   る方向に延在するゲート電極と、 前記ゲート電極に隣接するように形成されたソース・ド
   レイン領域と、 層間絶縁膜を介して前記素子分離膜の上方に形成され、
   前記一方向に延在する金属配線とを有し、前記半導体基
   板表面に不純物イオンを注入することで情報が書き込ま
   れる半導体装置において、 前記素子分離膜上に情報書き込み用の不純物イオンの突
   き抜け防止膜が形成されていることを特徴とする半導体
   装置。
2. 【請求項２】 前記突き抜け防止膜が、前記ゲート電極
   の側壁部に形成される側壁絶縁膜と同一膜であることを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記突き抜け防止膜が、前記素子分離膜
   よりも幅広に形成されていることを特徴とする請求項１
   に記載の半導体装置。
4. 【請求項４】 半導体基板上に形成され、一方向に延在
   する複数の素子分離膜と、 前記基板上にゲート絶縁膜を介して前記一方向と直交す
   る方向に延在するゲート電極と、 前記ゲート電極に隣接するように形成されたソース・ド
   レイン領域と、 層間絶縁膜を介して前記素子分離膜の上方に形成され、
   前記一方向に延在する金属配線とを有し、前記半導体基
   板表面に不純物イオンを注入することで情報が書き込ま
   れる半導体装置の製造方法において、 前記素子分離膜上に形成された不純物イオンの突き抜け
   防止膜を介して情報書き込みを行うことを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 前記突き抜け防止膜の形成工程が、前記
   ゲート電極の側壁部に側壁絶縁膜を形成する工程と同一
   工程であることを特徴とする請求項４に記載の半導体装
   置の製造方法。
6. 【請求項６】 半導体基板上に一方向に延在する複数の
   素子分離膜を形成する工程と、 前記基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜及び前記素子分離膜上に前記素子分離
   膜と直交する方向に延在するワード線としての複数のゲ
   ート電極を形成する工程と、 前記ゲート電極をマスクとして不純物イオンを前記半導
   体基板表面に注入してソース・ドレイン領域を形成する
   工程と、 前記ゲート電極を被覆するように絶縁膜を形成した後に
   所定領域上をフォトレジストマスクでマスクしながら異
   方性エッチングし、当該ゲート電極の側壁部に側壁絶縁
   膜を形成すると共に前記素子分離膜上に当該絶縁膜を残
   膜させて不純物イオンの突き抜け防止膜を形成する工程
   と、 全面に形成した層間絶縁膜を介して前記素子分離膜の上
   方に前記一方向に延在するビット線としての金属配線を
   形成する工程と、 全面にフォトレジストマスクを形成する工程と、 所定の前記ゲート電極上方の前記フォトレジストマスク
   に開口部を形成して前記層間絶縁膜を露出すると共に、
   前記金属配線の少なくとも端部を露出する工程と、 前記フォトレジストマスク及び前記金属配線をマスクと
   して、前記層間絶縁膜を所定の厚さを残存させてエッチ
   ングする工程と、 前記開口部から不純物イオンを前記半導体基板表面に注
   入して情報を書き込む工程とを有することを特徴とする
   半導体装置の製造方法。
7. 【請求項７】 前記突き抜け防止膜を、前記素子分離膜
   よりも幅広に形成することを特徴とする請求項４または
   請求項６に記載の半導体装置の製造方法。