CN1701418A - 半导体器件的制造方法、半导体晶片及半导体器件 - Google Patents

半导体器件的制造方法、半导体晶片及半导体器件 Download PDF

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Abstract

本发明提供一种合格率高、能够切割划线区的半导体器件的制造方法。该半导体器件的制造方法包括：(a)准备半导体晶片的工序，该半导体晶片包括形成半导体元件的多个芯片区、以及分离上述多个芯片区且内含切断用切割区的划线区，并且在上述划线区内的比切割区靠外侧的部分上以包围各芯片区的方式界定出沟槽形成区；(b)在上述半导体晶片的上方，配置交替地形成有层间绝缘膜和布线层的多层布线结构及虚设布线的工序；(c)覆盖上述多层布线结构而形成包括钝化层的覆盖层的工序；(d)在上述沟槽形成区中，从上方至少贯通上述钝化层而形成包围上述多个芯片区的各个芯片区的沟槽的工序。

Description

半导体器件的制造方法、半导体晶片及半导体器件
技术领域
本发明涉及一种半导体器件的制造方法、半导体晶片及半导体器件，特别涉及一种具有多层布线结构的半导体器件的制造方法、半导体晶片及半导体器件。
背景技术
在半导体集成电路器件的制造中，在半导体晶片上界定按划线区分割的多个芯片区。在各芯片区中形成多个半导体元件，且在其上面交替层叠布线层和层间绝缘膜而形成多层布线结构。在各芯片区中形成半导体集成电路结构之后，按划线区进行切割而分离各芯片。切割是通过用切片锯切断半导体晶片的整体厚度的单片化(chipping)而进行。
划线区不是作为电路使用的区域，过去，虽然形成位置对准标记和测试元件组合，但其它区域是在露出半导体晶片表面的状态下进行切割。通过单片化分离的半导体芯片的截面会显示出毛刺状的凹凸。
日本专利特开平4-282852号提出了一种在划线区的中心线两侧残留宽度狭窄的绝缘层、且在绝缘层之间的区域中进行切割的方案。说明了绝缘层比半导体硬、且防止切断面的凹凸欲跨越划线区直至扩展到芯片内部。
当用切片刀来切断半导体晶片时，就会存在这些问题：半导体芯片上的最上面的绝缘膜卷入到切片刀而剥落，部分地露出布线或电极，而产生短路、损伤、腐蚀等问题。日本专利特开平9-199449号提出了一种在最上面的绝缘层上形成防剥离沟槽的方案。
图22A示出了日本专利特开平9-199449号公开的防剥离沟槽的结构。在硅基板101的表面上形成半导体元件，并在其上面形成层间绝缘膜102。在层间绝缘膜102的上面形成布线110，并在其上面形成层间绝缘膜104。形成与布线110连接的结合焊盘113，并在其上面形成作为最上面的绝缘层的绝缘层105及聚酰亚胺保护层107，该绝缘层105由氧化硅层或氧化硅层和氮化硅层的叠层形成。当为了露出结合焊盘113的表面，而进行贯通保护层107、绝缘层105的蚀刻时，同时沿芯片外围形成贯通保护层107、绝缘层105的防剥离沟槽108。当进行切割时，即使芯片端面被卷入到切片刀中，而导致保护层107、绝缘层105剥离，但由于存在防剥离沟槽108，所以也能够用防剥离沟槽108使剥离停止。
为了提高半导体集成电路器件的集成度并提高动作速度，对作为构成要素的半导体元件进行了微细化。在微细化的同时，还在曝光工序中要求高分辨能力，使口径比变大，焦点深度变浅。为了在浅的焦点深度内使图像成像，抗蚀剂的基底优选是平坦的。多数使用化学机械抛光(CMP)等平坦化工序。
日本专利特开平10-335333号公开了一种使用钨(W)或铝(Al)的布线的集成电路，并指出了即使在形成布线之后形成层间绝缘膜且进行CMP，也不能使平面完全平坦化，为了使表面平坦化，必须得使布线间隔达到最高为2倍的这种恒定范围内。不仅在芯片区中，而且还在划线区中配置虚设布线，由此能够在晶片整个面上形成具有平坦表面的绝缘层。
图22B示出了日本专利特开平10-335333号所公开的、在芯片区、划线区整个面上配置有虚设布线的半导体器件的结构例子。图中，在右侧示出焊盘·外围电路区域B，在左侧示出划线区A。
利用浅沟槽隔离(STI；shallow trench isolation)在硅基板101的表面上形成有元件隔离区103。在硅基板的有源区上面形成栅绝缘膜、栅电极，而形成MOS晶体管。同时还在元件隔离区103之上面，用与栅电极相同的材料形成布线106。形成层间绝缘膜109以覆盖栅电极。
在层间绝缘膜109之上面，形成具有布线110和虚设布线111的布线层。虚设布线111不仅配置于焊盘·外围电路区域B，还配置于划线区A。布线层110、111被层间绝缘膜112所覆盖，且使表面平坦化。同样地，在层间绝缘膜112之上面，形成布线114及虚设布线115，且用层间绝缘膜116进行覆盖。平坦化层间绝缘膜116的表面，在其上面形成布线117和虚设布线118，且用层间绝缘膜119进行覆盖。在层间绝缘膜119之上面，形成布线120和虚设布线121，且用层间绝缘膜122进行覆盖。
在层间绝缘膜122之上面，形成包括焊盘113、布线123的最上层布线层，且利用由绝缘层124、钝化层125构成的覆盖层来进行覆盖。通过选择性地蚀刻钝化层125、绝缘层124，使焊盘113的表面露出。
说明了利用这种结构就能够在晶片整个面上实现平坦性的完全平坦化。划线区具有用覆盖层来覆盖最上层布线层的结构。
此外，在元件微细化的同时，增加了布线密度，也产生了减少截面积的必要。当因截面积减少而布线电阻增加时，会降低半导体集成电路器件的工作速度。为了抑制布线电阻的增加，代替铝布线，而采用铜布线。
通过如铝层那样使用光致抗蚀剂掩膜的反应性离子蚀刻(RIE)，却不能够高精度地构图铜层。采用镶嵌(damascene)工艺来形成铜布线。即，在绝缘层上形成沟槽或孔状的凹部，用铜层填埋凹部，利用化学机械抛光(CMP)去除绝缘层上面的不需要的铜层，并在凹部内残留布线。
设定CMP的条件，以便研磨铜布线层。如果布线密度有粗密，则在布线密度高的区域中推进研磨，而产生使绝缘层表面下降的侵蚀。即，会相应于布线密度在表面上产生层差(レベル差)。半导体表面的层差使光刻工序的加工余量减少。此外，在布线层的CMP中，由于很难去除凹部上的布线层，会产生铜(Cu)残留。
为了防止CMP中的侵蚀，配置虚设布线，进行布线密度的均匀化。虽然利用与布线相同的材料来形成虚设布线，但虚设布线是不具有作为布线的功能的图形。用于防止CMP中侵蚀的虚设布线，是不具有传递电信号的功能，而是为了使CMP的研磨速度均匀化而形成的、与布线相同材料的图形。当布线是双镶嵌布线的情况时，虚设布线不需要具有相同结构，也可具有单镶嵌结构。
而且，在化学气相淀积(CVD)、蚀刻等的工序中，作为对象的图形密度上存在粗密差异时，会存在损害工艺稳定性的情况。即使在这种情况下，为了确保工艺的均匀性，也可以使用虚设物。虚设物只要能够确保工艺的均匀性即可，且不必延伸，通常采取分布的图形状的方式，以便不会无意地增加布线的寄生容量而限制设计的自由度。各种虚设物可统称为虚设图形。
通过采用虚设布线，可防止侵蚀，使CMP之后的表面平坦化，增加光刻工序的加工余量。能够防止在此后的镶嵌型布线形成工序中残留布线层。
随着LSI的高速化，布线层的延迟对电路工作的影响就会逐步增加。由于要求降低布线层寄生电容，所以在层间绝缘膜中推进采用比氧化硅的介电常数明显低的介电常数(low-k)的材料。LSI的高集成化的同时，布线也多层化。多层布线多数是根据层的不同要求也不同，低介电常数的层间绝缘膜主要用于下层布线。低介电常数材料通常物理强度弱。
因此，形成低介电常数的层间绝缘膜时，层间强度就会下降，从晶片切出芯片的切割工序中，由于切割时的冲击，在下层层间绝缘膜的界面等处就会发生层间剥离，由于此现象一直延伸到芯片内部，就会产生合格率降低等问题。特别是在芯片的角部，由于受到纵向切割、横向切割的两次切割工序的影响，容易产生剥离。
通常，覆盖层内藏应力。在现有结构的划线区中，通过在切割区整体中去除覆盖层，来抑制了覆盖层的剥离(断裂)、在芯片内部进行的断裂。低介电常数材料的层间绝缘膜的粘接性弱，覆盖层之下的层间绝缘膜容易产生剥离。
发明内容
本发明的目的在于，提供一种合格率高、且能够切割划线区的半导体器件的制造方法。
本发明的另一个目的在于，提供一种提高切割工序中所限制的加工余量的半导体器件的制造方法。
本发明再一个目的在于，提供一种可使加工余量高、合格率高地制造的半导体晶片及半导体器件。
本发明的另一个目的在于，提供一种可抑制因采用虚设布线而产生的坏影响并能够在切割工序中抑制绝缘层的剥离的半导体器件的制造方法、半导体晶片、或半导体器件。
根据本发明的一个观点，提供一种半导体器件的制造方法，其包括：(a)准备半导体晶片的工序，该半导体晶片包括形成半导体元件的多个芯片区、以及分离上述多个芯片区且内含切断用切割区的划线区，并且在上述划线区内的比切割区靠外侧的部分上以包围各芯片区的方式界定出沟槽形成区；  (b)是在上述半导体晶片的上方，形成交替地形成有层间绝缘膜和布线层的多层布线结构的工序，而且在布线层的布线密度稀少的区域上配置虚设布线的工序；(c)覆盖上述多层布线结构而形成包括钝化层的覆盖层的工序；(d)在上述沟槽形成区中，从上方至少贯通上述钝化层而形成包围上述多个芯片区的各个芯片区的沟槽的工序。
根据本发明的另一个观点，提供一种半导体晶片，其包括：半导体晶片，其包括形成半导体元件的多个芯片区、以及分离上述多个芯片区且内含切断用切割区的划线区，并且在上述划线区内的比切割区靠外侧的部分上以包围各芯片区的方式界定出沟槽形成区；多层布线结构，其是形成在上述半导体晶片的上方的且交替地层叠层间绝缘膜和布线层的多层布线结构，而且是包括虚设布线的多层布线结构，该虚设布线配置在布线层的布线密度稀少的区域上；覆盖层，其覆盖上述多层布线结构而形成、且包括钝化层；沟槽，其在上述沟槽形成区中，以包围上述多个芯片区的各个芯片的方式，从上方至少贯通上述钝化层而形成。
根据本发明的其它观点，提供一种半导体器件，其包括：半导体基板，其具有形成半导体元件的芯片区和上述芯片区周围的划线区，并且在上述划线区内以包围各芯片区的方式界定出沟槽形成区；多层布线结构，其是形成在上述半导体晶片的上方的且交替地层叠层间绝缘膜和布线层的多层布线结构，而且是包括虚设布线的多层布线结构，该虚设布线配置在布线层的布线密度稀少的区域上；覆盖层，其覆盖上述多层布线结构而形成，且包括钝化层；沟槽，其在上述沟槽形成区中，从上方至少贯通上述钝化层而形成。
优选地，最上层布线层以外的布线层为低电阻的铜布线。在多层布线中，下层层间绝缘膜优选使用低介电常数材料来形成。
附图说明
图1是根据本发明实施例的半导体晶片的简要俯视图。
图2A-2E是表示根据本发明实施例的半导体器件的制造方法的主要工序的截面图。
图3A-3I是更详细地表示形成图2A的布线的工序的截面图。
图4A、4B是表示根据本发明其它实施例的半导体器件的制造方法的主要工序的截面图。
图5是根据本发明其它实施例的半导体晶片的简要俯视图。
图6A、6B是表示根据图5的实施例的半导体器件的制造方法的主要工序的截面图。
图7A、7B是表示根据图5的实施例的半导体器件的其它制造方法的主要工序的截面图。
图8A、8B是表示根据图5的实施例的半导体器件的其它制造方法的主要工序的截面图。
图9是根据本发明其它实施例的半导体晶片的简要俯视图。
图10A、10B是表示根据图9的实施例的半导体器件的其它制造方法的主要工序的截面图。
图11是根据本发明其它实施例的半导体晶片的简要俯视图。
图12A、12B是表示根据图11的实施例的半导体器件的其它制造方法的主要工序的截面图。
图13是简要表示具有10层布线的半导体器件的第一实施例的结构的截面图。
图14是简要表示具有10层布线的半导体器件的第一实施例的变化例的结构的截面图。
图15是简要表示具有10层布线的半导体器件的第二实施例的结构的截面图。
图16是简要表示具有10层布线的半导体器件的第二实施例的变化例的结构的截面图。
图17是简要表示具有10层布线的半导体器件的第三实施例的结构的截面图。
图18是简要表示具有10层布线的半导体器件的第四实施例的结构的截面图。
图19A-19E是简要表示图5所示的形成有机绝缘层中的镶嵌布线的工序的截面图。
图20A、20B是根据图17的结构切割晶片后的状态的上面的显微镜照片。
图21A-22D是表示在沟槽形成区上形成的沟槽形状的变化例的简要图。
图22A、22B是表示具有根据现有技术的半导体芯片切割时的防剥离沟槽的结构、及虚设布线的半导体器件的结构的简要截面图。
图23是表示本发明人进行的针对现有技术的研讨结果的截面图。
图24是简要表示本发明人进行的其它研讨结果的截面图。
图25是表示本发明人发现的现象的简要截面图。
具体实施方式
在说明本发明的实施例之前，说明本发明人进行的研讨结果。
如图22B所示的结构，若在划线区也配置虚设布线，则容易确保晶片整个面的平坦性。在划线区中，焊盘·外围电路区域同样地，形成虚设布线，且用含有钝化层125的覆盖层进行覆盖。
图23是简要地表示本发明人进行研讨中实际使用的半导体器件结构的截面图。在半导体基板10之上面形成半导体元件，并用绝缘层21覆盖。在其上面形成多层布线。多层布线用绝缘层的叠层包括：层间绝缘膜IL1、蚀刻制止兼铜扩散防止层ES2、层间绝缘膜IL2、蚀刻制止兼铜扩散防止层ES3、层间绝缘膜IL3、蚀刻制止兼铜扩散防止层ES4、层间绝缘膜IL4、最上层绝缘层IS、钝化层PS的叠层。
在蚀刻制止层ESi和层间绝缘膜ILi之间的绝缘叠层中填埋分别具有虚设布线的第一金属(铜)布线层W1、第二金属(铜)布线层W2、第三金属(铜)布线层W3。在第三金属布线层W3之上面通过通孔部形成包括铝层的最上层布线层。最上层布线层不具有虚设布线，其一部分为焊盘P，另一部分构成密封环SR。由包括最上层绝缘层IS、钝化层PS的覆盖层覆盖最上层布线层。形成贯通钝化层PS、最上层绝缘层IS的开口，并露出焊盘P的上表面。
在图的结构中，半导体晶片具有多个芯片区C1、C2，并在其中间界定出划线区SC。通过切割划线区SC内的区域dc使各芯片C1、C2分离。由于覆盖层内藏应力，在存在覆盖层的状态下进行切割时，由于切割的冲击，容易在绝缘层的界面处产生剥离。例如，如图所示，由于切割时的冲击，芯片C1的覆盖层的最上层绝缘层IS在与其下面的层间绝缘膜IL4的界面处发生剥离，并且剥离朝向芯片内部。不只是覆盖层的界面，在下方的层间绝缘膜的界面处也发生剥离。剥离不会在芯片周边停止，且容易侵入到电路区域内部。剥离一旦到达芯片内部，芯片就成为不良品，降低了合格率。在多层布线的层间绝缘膜中使用低介电常数(low-k)材料时，在其界面处就容易产生剥离。
钝化层PS由氮化硅和氧化氮化硅形成，并内藏有应力。可认为在切割工序中，切断钝化层的工序，成为使应力集中于切断面而引起剥离的原因。
因此，研讨了在切割工序之前至少去除划线区中的钝化层PS。认为，若去除划线区上面的钝化层PS，则会将切断面与钝化层之间的距离扩宽，可缓和切断面处的应力。当对焊盘进行开口时，对包括钝化膜及其下面的绝缘层的覆盖层进行蚀刻。在此焊盘开口蚀刻的同时，在划线区中若进行蚀刻，则能够去除包括钝化层的覆盖层。
图24是简要示出了图23所示的结构的半导体晶片的结合焊盘开口工序中欲要蚀刻邻接芯片C1、C2的密封环SR之间的划线区SC的覆盖层的状态的半导体晶片的截面图。半导体晶片与图23的结构相同，在形成包括焊盘P、密封环SR最上层的最上层布线层，且用最上层绝缘层IS、钝化层PS进行覆盖之后，在钝化层PS之上面，形成对焊盘P及划线区SC进行开口的光致抗蚀剂图形PR。
通过采用等离子体的干法蚀刻，进行钝化层PS、最上层绝缘层IS的蚀刻，使焊盘P露出。蚀刻最上层绝缘层IS使焊盘P露出时，在划线区中，最上层绝缘导线IS被蚀刻而使其下面的第四绝缘膜IL4露出。此时，进行过蚀刻，在划线区中还蚀刻最上层绝缘层IS之下面的第四层间绝缘膜IL4、第四蚀刻制止层ES4、第三层间绝缘膜IL3。
于是，使填埋于第三层间绝缘膜IL3中的虚设布线露出在等离子体中，并使其随着绝缘层的蚀刻而飞溅。在等离子体中飞溅的虚设布线附着在半导体晶片的表面，即使进行纯水清洗也不容易脱离。
如此，存在如下问题：在划线区中配置虚设布线，由绝缘层、钝化层加以覆盖的状态下进行切割时，在绝缘层间产生剥离，此外进行干法蚀刻以去除覆盖层时，因过蚀刻会导致虚设布线飞溅。
本发明人发现：当不去除划线区整个面的覆盖层，在划线区内以包围芯片区域的方式形成贯通覆盖层且宽度有限的沟槽时，就可在沟槽附近制止切割时从切断面侵入的剥离。
图25简要地示出了此现象。半导体器件的结构与图23、24的结构相同，具有在芯片区域C、划线区SC上配置虚设布线的多层布线。虽然示出最上层绝缘层IS被平坦化的状态，但在未被平坦化的情况下也会出现同样的现象。去除焊盘P上面的覆盖层PS、IS而露出焊盘，同时以环状方式去除在包围芯片区C的划线区SC的外侧部的覆盖层PS、IS，从而形成沟槽G。
图中表现出，当通过切割切断右侧面而从芯片端面开始产生剥离时，在比沟槽靠外侧的部分，比剥离靠上面的层发生了由Z所表示的剥落并在沟槽处停止剥离。如果形成比可产生剥离的深度更深的沟槽，则显然会在沟槽处停止剥离，但即使是形成比可产生剥离的深度更浅的沟槽，也会停止剥离。
能够利用浅的沟槽来停止深位置的剥离的原因例如可由如下方面考虑。钝化层PS内藏拉伸应力，在沟槽G的外侧内壁部Z1处存贮有如箭头标记所示的向内侧扩展的应力。假设以沟槽G的底面外侧Z2为支点时，点Z1的朝向内侧的应力会使比支点Z2靠下侧的层向外侧挤压。当产生剥离CL而消除其上下面的层的结合时，朝向外侧的力会集中于比剥离靠上面的层。为此，从剥离CL朝向支点Z2会发生劈裂。当因劈裂而释放应力时剥离就会停止。
如果利用此现象，则能够防止在划线区残留覆盖层的状态下，朝向芯片区内部的剥离。在划线区上形成虚设布线时，最好在形成有限宽度的沟槽时使虚设布线不飞溅。沟槽至少要比钝化层深，实际上最好比覆盖层深，但不需要达到会产生剥离的深度。以下，说明更具体的本发明的实施例。
图1简要示出了根据本发明实施例的半导体晶片的特别是划线区的平面结构的例子。图2A-2E示出了制作图1所示的半导体晶片、且切割成为半导体芯片的半导体器件的制造方法的主要工序，是沿图1的一点划线II-II的截面图。
在图1中四个角落处界定有芯片区C1～C4。芯片区C1～C4是在其中制作具有多层布线的半导体集成电路结构的区域。在芯片区的周边部中配置有焊盘P。
形成用于防止水分侵入等的密封环SR1～SR4以便包围芯片区C1～C4的外周。比密封环SR1～SR4靠外侧的区域成为划线区SC。在划线区SC内也配置有虚设布线DW。在划线区的中心线CC的两侧，具有一定宽度的区域成为切割区DC，在此切割区DC中进行切断半导体晶片的切割。
在切割区DC的外侧，界定用于形成贯通钝化层的沟槽并限制宽度的沟槽形成区GR，以便包围各芯片区C。在去除钝化层的蚀刻可涉及到的布线层中，在沟槽形成区GR内不配置虚设布线DW。此情况下，为了抑制因未配置虚设布线而造成的平坦性劣化，优选地，沟槽形成区的宽度为划线区的宽度的1/3或其以下。
在沟槽形成区GR中，至少与焊盘窗口开口的蚀刻工序的同时蚀刻贯通钝化层的沟槽G1～G4。优选地，沟槽G的宽度为0.5μm～10μm的范围。当沟槽宽度过于狭窄时，会产生蚀刻不充分，或不能充分释放应力的可能性。当沟槽宽度过宽时，就限制了切割区的宽度，而有可能不能充分确保平坦性。
在切割区DC的外侧的沟槽形成区GR中形成沟槽G，在切割区DC内进行切割，在切割后的芯片端部和沟槽G之间存在残留有钝化层的区域。
例如，划线区SC的宽度是126μm时，将距切割区DC的中心线CC的距离54μm～61μm的范围设为沟槽形成区GR，在距中心线CC的距离55μm～60μm的区域中蚀刻钝化层及其下面的绝缘层，而形成沟槽G1～G4。在距中心线CC的宽度40～50μm的区域中进行切割。
沟槽形成区的宽度在单侧比沟槽的宽度分别大1μm，这是考虑到掩膜对准误差而设的。在掩膜对准精度高的情况下，能够减少此余量。优选地，相应于掩膜对准精度将余量宽度设定为0.1～5μm左右。在沟槽形成区的两侧配置有虚设布线DW。
沟槽，至少将内藏应力的钝化层隔离，减少绝缘叠层的厚度，局部削弱绝缘叠层的强度。在切割区中，由于残留有内藏应力的钝化层，所以在切割时从切割侧面产生断裂，在绝缘层间会产生剥离。如果比沟槽底面靠上而产生剥离，那么剥离当然会在沟槽处终止。
剥离比沟槽底面靠下方出现的情况时，当剥离到达沟槽下方时，从剥离面朝向上方的沟槽会使绝缘层断裂，应力释放。可认为由于贮存在钝化层中的应力和局部削弱的强度，会使自剥离面上面的绝缘叠层屈服。根据此观点，沟槽具有促进应力释放的功能。
而且，如图所示，优选地，在矩形芯片区的角部，使密封环SR设为去掉角部的平面形状，与此一致地使沟槽形成区及沟槽也设为去掉角部的平面形状。此时，上述数值范围在角部处不成立。
由于按几乎正交的两个方向进行切割，所以在芯片角部处会两次受到切割的影响。在角部几乎为直角的情况下，由于两次的冲击，即使设置沟槽，但由于应力集中，也会在从角部至电路区内产生剥离。由于沟槽为去掉角部的平面形状，因此能够避免应力集中，更有效地阻止剥离。
下面，以具有图1结构的具有三层(除焊盘以外)的多层布线层的半导体器件为例，说明其制造方法的主要工序。
图2A所示的硅基板10界定出划线区SC及其两侧的芯片区C3、C4。在划线区SC内界定切割区DC和在其两侧界定沟槽形成区GR。虽然示出在沟槽形成区GR的外侧也残留配置虚设布线的划线区的形态，但对平坦性要求低的情况下，也可以使沟槽形成区GR到达划线区的外周。在硅基板10的表面上形成元件隔离区、半导体元件后，用硅氧化膜等的绝缘层21来覆盖。形成引出用导电性插塞后，在绝缘层21之上面成膜具有阻挡氧功能、铜扩散防止功能的蚀刻制止层ES1，在其上面形成层间绝缘膜IL1。在层间绝缘膜IL1、蚀刻制止层ES1内形成布线用沟槽及通孔，利用镶嵌工艺形成包括第一布线W1、虚设布线DW1的第一布线层。在后面将叙述镶嵌布线的形成工序。
同样，覆盖第一布线层，而形成具有铜扩散防止功能的蚀刻制止ES2层，在其上面形成层间绝缘膜IL2。形成镶嵌用凹部，填埋包括第二布线W2、第二虚设布线DW2的第二布线层。并且，成膜第三蚀刻制止层ES、第三层间绝缘膜IL3，形成镶嵌用凹部，并填埋包括第三布线W3、第三虚设布线DW3的第三布线层。
图3A～3F是表示双镶嵌工艺的例子的截面图。
如图3A所示，在硅基板10的表面上形成由STI而成的元件隔离区11，界定出有源区。在有源区表面上，形成由热氧化而成的栅绝缘膜12，在其上面形成由多晶硅层或金属硅化物层而成的栅电极13。在栅电极13两侧形成源/漏区15，并获得MOS晶体管结构。覆盖栅电极13，而形成由氮化硅层21a、氧化硅层21b的叠层而成的绝缘层21。贯通绝缘层21，而形成到达MOS晶体管的电极的钨(W)等的导电性插塞17。
覆盖导电性插塞17、绝缘层21，而形成氮化硅等的具有阻挡氧功能的蚀刻制止层22、氧化硅等层间绝缘膜23的叠层。在叠层之上面形成光致抗蚀剂掩膜，对布线层图形进行开口。去除绝缘层23、蚀刻制止层22的所需部分，而形成布线用沟槽，利用溅射来形成可阻挡铜扩散的阻挡金属层24、电镀用种(seed)金属(铜)层，在其上面通过电镀堆积铜层25。去除绝缘层23上面的不需要的金属层，形成下层布线层。
利用等离子体促进化学气相淀积(PE-CVD)，形成厚度50nm的氮化硅层31、厚度300nm的氧化硅层32、厚度30nm的氮化硅层33、厚度300nm的氧化硅层34、厚度50nm的成为反射防止膜的氮化硅层35，以覆盖基底布线层。而且，中间的氮化硅层33具有蚀刻布线图形时的蚀刻制止的功能。也可以没有中间的蚀刻制止层，进行双镶嵌加工。
在反射防止用氮化硅层35之上面，涂敷抗蚀剂层，进行曝光显影，由此形成具有与通孔对应的开口部的抗蚀剂图形PR1。将抗蚀剂图形PR1作为掩膜，进行反射防止用氮化硅层35、氧化硅层34、氮化硅层33、氧化硅层32的蚀刻。此后，去除抗蚀剂图形PR1。
如图3B所示，在形成的通孔内填埋具有与抗蚀剂相同结构、无感光性的树脂，利用氧等离子体进行回蚀(etch back)，而成为规定的高度。例如，如图所示，成为上部氧化硅层34和下部氧化硅层32的大致中间的高度。
如图3C所示，在反射防止用氮化硅层35之上面，形成具有与布线沟槽对应的开口的抗蚀剂图形PR2。将此抗蚀剂图形38作为掩膜，蚀刻氮化硅层35、氧化硅层34。在此蚀刻中，氮化硅层33具有蚀刻制止功能。利用树脂填充物37保护先前形成的通孔内。此后，利用O2和CF4的等离子体进行灰化，去除抗蚀剂图形PR2、有机树脂填充物37。
如图3D所示，蚀刻布线用沟槽底部露出的氮化硅层33、通孔底部露出的氮化硅层31。露出下层布线的表面。此时，也可进行Ar溅射、H2等离子体、H2气氛中退火等前处理，还原处理露出的下层布线层表面，去除可存在的自然氧化膜(含有化学氧化物)。
如图3D所示，例如，利用溅射成膜膜厚25nm的Ta层38a，并且成膜膜厚100nm的种膜用Cu层。在种膜层之上面，利用电解电镀成膜Cu层，获得足够厚度的Cu层38b。
如图3E所示，利用化学机械抛光(CMP)，去除氮化硅层35表面上的金属层，获得由Ta层38a、Cu层38b构成的Cu布线38。形成多层布线的情况下，重复相同的工序。而且，在本说明书中，将含有添加物的Cu合金层称为Cu层，将含有添加物的Al合金层称为Al层。
返回到图2A，在第三布线层W3之上面成膜蚀刻制止层ES4、第四层间绝缘膜IL4，形成通孔，并填埋通孔导电体TV。在第四层间绝缘膜IL4之上面，形成连接于通孔导电体的铝最上层布线层，且进行构图并形成焊盘P、密封环SR。在比铝最上层布线层靠上处，由于对平坦性的要求弱，所以在铝最上层布线层中也可以不配置虚设布线。下面，将详细叙述此工序。
图3F～3I简要地示出了最上层布线层的制造工序。
如图3F所示，在第三铜布线W3之上面，利用PE-CVD形成由厚度70nm的氮化硅层形成的蚀刻制止层ES4、由厚度600nm的氧化硅层形成的第四层间绝缘膜IL4。形成具有通孔图形的开口的抗蚀剂图形PR3，对厚度600nm的第四层间绝缘膜IL4进行蚀刻。蚀刻制止层ES4具有此蚀刻中的制止功能。此后，灰化而去除抗蚀剂图形PR3。
如图3G所示，将形成通孔的第四层间绝缘膜IL4作为掩膜，蚀刻其下面的氮化硅的蚀刻制止层ES4。露出下层布线W3的表面。
如图3H所示，通过Ar溅射处理露出的下层布线的表面之后，通过溅射等进行厚度50nm的TiN层39a的成膜。在TiN层39a之上面，通过CVD成膜膜厚300nm的W层39b，而填埋通孔。此后，利用CMP，去除层间绝缘膜IL4表面上的W层39b、TiN层39a。获得填埋于通孔内的通孔导电体。
如图3I所示，通过溅射层叠厚度40nm的Ti层40a、厚度30nm的TiN层40b、厚度1μm的Al层40c、厚度50nm的TiN层40d。在此叠层铝布线层之上面，形成抗蚀剂图形，通过进行蚀刻形成所希望形状的最上层布线图形。当设最上层布线层为铝布线的情况下，焊盘的表面由铝形成，适合于引线接合等。
返回到图2A，形成最上层布线之后，在其之上面作为覆盖层成膜厚度140nm的高密度等离子体(HDP)氧化硅层IS、厚度500nm的氮化硅层PS。氮化硅层成为具有耐湿性的钝化膜。
如图2B所示，在钝化层PS之上面涂敷抗蚀剂层PR4，通过曝光显影开口出焊盘上面的窗口PW及开口沟槽的窗口GW。将此抗蚀剂图形PR4作为掩膜，蚀刻钝化层PS、绝缘层IS，并且还蚀刻焊盘表面的TiN层。露出具有铝表面的焊盘。
在划线区中，蚀刻钝化层PS、层间绝缘膜IS后，进一步蚀刻其下面的第四层间绝缘膜IL4、蚀刻制止层ES4、第三层间绝缘膜IL3。根据过蚀刻程度的不同，进一步往下进行蚀刻。在通过此蚀刻进行蚀刻的区域中，不配置虚设布线。在此图的状态中，虽然蚀刻到第三层间绝缘膜IL3，但没有露出其下面的第二布线层。
图2C示出了蚀刻结束之后去除抗蚀剂图形PR4的状态。去除表面的TiN层，在露出铝表面的焊盘P及划线区SC内、比切割区DC靠外侧形成有包围各芯片区形状的沟槽G。由于在沟槽形成区的至少可蚀刻的布线层中没有配置虚设布线，所以经沟槽G的蚀刻，虚设布线不会飞溅。通过切割切割区DC内的区域dc，使各芯片进行分离。
如图2D所示，对切割区DC内的区域dc，进行跨越晶片的整体厚度而切断的切割，将各芯片进行分离。切割时，虽然会从切断部侧面产生绝缘层间的剥离，但能够防止剥离侵入到电路区的情况。
如图2E所示，由于切割工序中冲击力的附加，在绝缘层界面PL处产生剥离的情况下，当剥离到达沟槽G下部时，在沿沟槽G方向上会产生断裂，而在其以上的内部不会进行剥离。
如此，能够一边防止由切割工序引起的剥离，一边防止由覆盖层蚀刻引起的虚设布线飞溅。在沟槽形成区中没有配置虚设布线的布线层，由于不用限定于最上层布线层和其附近的布线层，所以对于其下面的布线层，能够在划线区整个区域中配置虚设布线。即使在沟槽形成区中的没有配置虚设布线的布线层中，也限定了沟槽形成区的宽度，因此通过在其它区域配置虚设布线，能够限制在可忽视平坦性劣化的范围内。
在进行引线接合的情况下，虽然优选地设置具有铝表面的焊盘，但当在通过凸起进行组装的情况下，没有必要在最上层使用铝。可以用铜布线来形成整个布线层。此情况下，优选地最上层布线层也配置有虚设布线。
图4A、4B示出了没有形成铝布线层的情况的实施例。
如图4A所示，在硅基板上，与前面的实施例相同地形成直到第三布线层W3。
作为覆盖层，成膜厚度50nm的氮化硅层43、厚度400nm的PE-CVD氧化硅层IS、厚度500nm的氮化硅层PS。在氮化硅层的钝化层PS之上面，形成具有焊盘用窗口和应力释放沟槽用窗口GW的抗蚀剂图形PR5。将抗蚀剂图形PR5作为掩膜，蚀刻钝化层PS、绝缘层IS。此后，去除抗蚀剂图形PR5。将钝化层PS、绝缘层IS作为掩膜，蚀刻氮化硅层43。
如图4B所示，露出第三布线层的焊盘P。在沟槽G中，通过过蚀刻，一直蚀刻到第三布线层用的第三层间绝缘膜IL3。在蚀刻区域中预先配置虚设布线时，虚设布线会发生飞溅。直到可蚀刻的深度，在沟槽形成区中没有配置虚设布线，由此也不会产生虚设布线的飞溅。
而且，在以上的实施例中，虽然限制了虚设布线的形成并同时进行了焊盘用的开口和沟槽形成，但通过进行选择蚀刻或控制蚀刻，也能够防止虚设布线的飞溅。另外，当存在蚀刻工序等的情况下，也可以利用与焊盘开口不同的蚀刻工序来蚀刻沟槽。这些情况下，包括沟槽的下面并在划线区整个面上也可以配置虚设布线。
图5表示根据本发明另一个实施例的半导体晶片的俯视图。在本实施例中，虚设布线DW配置在划线区SC的整个区域中。沟槽G1～G4比虚设布线GW更高的水平面上具有底面。因此，即使沟槽G1～G4与虚设布线GW重合，虚设布线DW也不会飞溅。
其它方面，虽然与图1的半导体晶片相同，但由于在沟槽G1～G4的下方也形成了虚设布线DW，所以放宽了对沟槽G1～G4的宽度等的制约。
图6A-6B、7A-7B、8A-8B是简要地示出实现图5结构的三种制造方法的截面图。
图6A是对应于图2A的工序，但在沟槽形成区GR的下方也配置有虚设布线DW。
在钝化层PS之上面，形成具有焊盘开口用及沟槽形成用窗口的抗蚀剂图形(如图2B所示)，进行钝化层PS、最上层绝缘层IS的蚀刻。当蚀刻了焊盘P之上面的钝化层PS、最上层绝缘层IS时刻，在沟槽G中，也几乎蚀刻了钝化层PS、最上层绝缘层IS。若进行过蚀刻，则会蚀刻其下面的第四层间绝缘膜IL4。在此蚀刻中，例如，即使将蚀刻气体设为对氮化硅和氧化硅选择性高的蚀刻气体，来蚀刻第四层间绝缘膜IL4，但在其下面的第四蚀刻制止层ES4也几乎不被蚀刻而残留。因此，在第四蚀刻制止层ES4之下面配置的虚设布线DW3不会露出，不会产生飞溅。
图6B示出了去除钝化PS上面的光致抗蚀剂图形的状态。对焊盘P进行开口，虽然沟槽G从钝化层PS表面通过最上层绝缘层IS、第四层间绝缘膜IL4而到达第四蚀刻制止层ES4的表面，但残留了第四蚀刻制止层ES4的大部分，虚设布线DW3没有露出。
作为这种具有选择性的蚀刻气体，例如在利用以CF4为主蚀刻气体的蚀刻去除钝化层PS的氮化硅层后，能够使用在CF4中混合CHF3的蚀刻气体。通过提高混合比，可以将相对于氧化硅层的氮化硅层的蚀刻速度设定得低些。
图7A-7B是简要地示出了实现图5结构的其它制造方法。
如图7A所示，形成图2A相同的叠层结构时，成膜最上层绝缘层IS之后，通过CMP等对其表面进行平坦化。焊盘P上面的最上层绝缘层IS的厚度明显比沟槽形成区GR的最上层绝缘层IS的厚度要薄。在平坦化的最上层绝缘层IS之上面形成钝化层PS。
如图7B所示，在钝化层PS之上面形成对焊盘及沟槽进行开口的光致抗蚀剂图形PR4，进行钝化PS及最上层绝缘层IS的蚀刻。钝化层PS在整个区域中由于具有几乎相同的厚度，所以在焊盘P上面及沟槽G上面基本上同时结束蚀刻。当进行最上层绝缘层IS的蚀刻时，由于焊盘P上面的最上层绝缘层IS薄，所以在沟槽G之下面还残留有最上层绝缘层IS的时刻，就会结束焊盘P上面的蚀刻。通过进行控制蚀刻时间的控制蚀刻，即使进行过蚀刻，沟槽G也能够保留在最上层绝缘层内。而且，也可以进一步进行过蚀刻，而蚀刻最上层绝缘层IS及其下面的第四层间绝缘膜IL4。而且，也可以将蚀刻气体设为选择性高的蚀刻气体，使得具有相对于氧化硅和氮化硅的蚀刻选择比。如果沟槽G至少贯通钝化层PS，则可期待其效果。
成膜钝化层PS后进行的蚀刻，不限定于焊盘开口用的蚀刻。存在与焊盘开口独立的蚀刻工序的情况下，也可以使用其它的蚀刻工序来形成沟槽。也可设置沟槽形成用的蚀刻工序。
图8A示出了焊盘开口用的蚀刻工序。形成最上层绝缘层IS、钝化层PS后，形成在焊盘上面具有开口的光致抗蚀剂图形PR6。将光致抗蚀剂PR6作为蚀刻掩膜，进行焊盘上面的钝化层PS、最上层绝缘层IS的蚀刻。对焊盘P进行开口之后，去除光致抗蚀剂图形PR6。
在另一个蚀刻工序中，形成光致抗蚀剂图形PR7。在此光致抗蚀剂图形PR7中，在沟槽上对沟槽形成用窗口GW进行开口。在另一个蚀刻工序中，在开口GW中，至少进行钝化层PS的蚀刻。由于焊盘P已经开口，所以可用与焊盘开口的条件相独立的条件来进行此蚀刻。
利用这种方法，即使在划线区SC整个面上配置虚设布线，也能够在划线区上选择性地形成沟槽G1～G4。
而且，形成铜布线的多层布线后，在其上面形成焊盘形成用的铝布线这种情况下，对最上层铜布线层之上面的平坦性不会有那样的要求。因此，也会有可省略最上层铜布线层的虚设布线的情况。
图9是示出了在划线区SC中在最上层铜布线层中没有配置虚设布线的情况。在比密封环SR靠内侧的各芯片区中也可以配置虚设布线。
图10A、10B是沿图9的一点划线X-X的截面图。
图10A是对应于图2A的截面，在第三布线层中，虽然与布线W3一起形成有芯片内的虚设布线DW3，但在划线区SC中没有形成虚设布线。这一点与图2A相同。
此后，进行与图2B所示的蚀刻工序性同的蚀刻工序，对焊盘进行开口。
图10B示出了结束焊盘开口用的蚀刻且去除了光致抗蚀剂图形的状态。在焊盘P上面，蚀刻最上层布线层IS、钝化层PS，而露出焊盘表面。沟槽G贯通钝化层PS，贯通最上层绝缘层IS、第四层间绝缘膜IL4、第四蚀刻制止层ES4，并且一直到达第三层间绝缘膜IL3。但是，在划线区中，由于没有配置有第三布线层的虚设布线，所以沟槽G不会使虚设布线飞溅。在芯片区中，由于配置有虚设布线，能够确保所需的平坦性。能够使在划线区中由省略了第三布线的虚设布线而产生的平坦性的劣化，停留在最低限度。而且，即使在芯片区中不需要这样的平坦性的情况下，在芯片区域中也可以省略第三布线层的虚设布线。
在以上的实施例中，在划线区SC的两侧，形成包围各芯片区的沟槽。即，在划线区中形成有两个沟槽。沟槽的数量不限定于2个。也可以去除被切割区域的钝化层。当去除被切割区域的钝化层时，就简化了切割。
图11是示出了在划线区形成三个沟槽的另一实施例的俯视图。在划线区SC的中央，沿中心线形成宽度比较宽的沟槽CG。优选地，中央的沟槽CG容纳在实际上被切割的区域dc内。其它方面与图1的结构相同。
图12A、12B是沿图11的一点划线XII-XII的截面图。
如图12A所示，在具有与图2A所示结构相同结构的半导体晶片之上面，形成光致抗蚀剂图形PR8。光致抗蚀剂图形PR8除了具有上述实施例同样的用于对焊盘进行开口的焊盘窗口PW、用于对沟槽进行开口的沟槽窗口GW之外，在被切割区域DC内还具有中央沟槽用的窗口CW。将光致抗蚀剂图形PR8作为蚀刻掩膜，进行包括钝化层PS、最上层绝缘层IS的绝缘层的蚀刻。此蚀刻本身能够按与上述实施例同样地进行。例如，通过将氮化硅膜作为蚀刻制止的选择蚀刻，结束蚀刻。
图12B是示出去除了光致抗蚀剂图形PR8后的状态的截面图。对焊盘P进行开口，形成沟槽G这点与上述的实施例相同，而且，在被划线的区域内蚀刻中央沟槽CG。通过形成中央沟槽CG，使以区域dc进行切割的切割工序变得简单。作为切割后的状态，与上述的实施例相同，可期待与上述实施例相同的效果。
在上述实施例中，说明了主要使用氧化硅作为层间绝缘膜、主要使用氮化硅作为蚀刻制止的情况。作为层间绝缘膜也可以使用氧化硅以外的绝缘材料。特别地，在具有多层布线的半导体器件中，可以使用比氧化硅的介电常数低的含氟氧化硅、氧化碳化硅SiOC、有机绝缘层等，而能够降低布线的寄生容量。作为蚀刻制止层，也可以使用除氮化硅以外的SiC等。
图13、14是示出根据具有多层布线的本发明另一个实施例的半导体器件的制造工艺的半导体晶片的截面图。
如图13所示，在硅基板10的表面上，形成由浅沟槽隔离(STI)而成的元件隔离区11，在由元件隔离区11界定的有源区内形成晶体管。晶体管的结构包括沟区域上面的栅绝缘膜12、由栅绝缘膜上面的多晶硅而成的栅电极13、源/漏区15等而形成。成膜覆盖栅电极的氧化硅等绝缘层21，由W等形成到达源/漏区等的导电体插塞17。
在其表面上面成膜具有阻挡氧功能的蚀刻制止层ES1、第一层间绝缘膜IL1，在第一层间绝缘膜IL1、蚀刻制止层ES1中形成第一布线层形成用凹部，且填埋由铜布线而成的第一布线层W1。
在第一布线层W1之上面，成膜第二蚀刻制止层ES2、第二层间绝缘膜IL2，且填埋第二铜布线层W2。在第二布线层W2之上面，成膜蚀刻制止层ES3、层间绝缘膜IL3，且填埋第三铜布线层W3。在第三布线层W3之上面，成膜第四蚀刻制止层ES4、第四层间绝缘膜IL4，且填埋第四铜布线层W4。而且，用SiLK等有机绝缘层形成容纳第一布线层到第四布线层的层间绝缘膜。
图19A～19E示出了在有机绝缘层上形成镶嵌布线的双镶嵌工艺的例子。
如图19A所示，形成下层布线50之后，用铜扩散防止层51覆盖其表面。铜扩散防止层由SiN或SiC形成，具有蚀刻制止、阻挡氧的功能。例如成膜膜厚30nm的SiC层51。在SiC层51之上面，旋涂SiLK，在400℃下进行30分钟的固化，成膜膜厚450nm的SiLK层52。在SiLK层52之上面，利用PE-CVD成膜膜厚50nm的SiC层53，在其上面利用PE-CVD再成膜膜厚100nm的氧化硅层54。
在氧化硅层54之上面，形成具有布线沟槽用开口的抗蚀剂图形PR1，且蚀刻氧化硅层54。在氧化硅层54上转印布线沟槽用的图形。此后，进行灰化并去除抗蚀剂图形PR1。
如图19B所示，形成具有通孔用开口的抗蚀剂图形PR2。将抗蚀剂图形PR2作为掩膜，且蚀刻SiC层53。接着，利用含氧的等离子体进行蚀刻，在对抗蚀剂图形PR2进行灰化的同时，蚀刻SiLK层52直至中途。消除抗蚀剂图形PR2。
如图19C所示，将氧化硅层54作为硬掩膜，蚀刻在其下面露出的SiC层53。氧化硅层54和SiC层53构成硬掩膜。
如图19D所示，将氧化硅层54、SiC层53作为掩膜，蚀刻SiLK层52。在此蚀刻中，也蚀刻通孔底部的SiLK层52，露出SiC层51。例如，将蚀刻深度为200nm的SiLK层52作为布线用沟槽。接着，蚀刻在通孔底部露出的SiC层51，而露出下层布线表面。
如图19E所示，利用溅射成膜膜厚25nm的Ta层57a，在其上面利用溅射成膜膜厚100nm左右的种膜用Cu层。而且，在露出基底布线层50的阶段中，也可以利用Ar溅射或H2等离子体、H2气氛中退火等进行前处理，而去除基底铜布线层50表面的自然氧化膜。在种膜用Cu层之上面利用电解电镀成膜Cu层。在布线用沟槽内填埋Cu层。此后，进行CMP，去除氧化硅层54表面上的多余的金属层。而且，也可以通过CMP消除氧化硅层54。
返回到图13，在第四布线层之上面成膜蚀刻制止层ES5、层间绝缘膜IL5，形成布线沟槽、通孔，且填埋布线层W5。同样地，在其上面，形成由蚀刻制止层ES6、层间绝缘膜IL6、布线层W6构成的第六布线结构，形成由蚀刻制止层ES7、层间绝缘膜IL7、布线层W7构成的第七布线结构，形成由蚀刻制止层ES8、层间绝缘膜IL8、布线层W8构成的第八布线结构。用SiOC形成容纳第五布线层到第八布线层的层间绝缘膜IL5～IL8。
在第八布线层之上面形成由蚀刻制止层ES9、层间绝缘膜IL9、布线层W9构成的第九布线结构，在其上面形成由蚀刻制止层ES10、层间绝缘膜IL10、布线层W10构成的第十布线结构。用未掺杂的氧化硅层(USG)形成容纳第九布线层和第十布线层的层间绝缘膜IL9、IL10。
在第十布线层之上面形成蚀刻制止层ES11、层间绝缘膜IL11，而形成与上述实施例相同的通孔导电体TV。此后，与上述实施例相同地，在表面上形成焊盘P及构成密封环SR最上层的铝布线层。覆盖最上层布线层，并利用氧化硅等成膜绝缘层IS，经平坦化后，在其上面与上述实施例相同地形成由氮化硅或氮化氧化硅构成的钝化层PS。
如图14所示，在钝化层PS上面形成光致抗蚀剂层PR10，且在焊盘P及沟槽上形成开口。将光致抗蚀剂图形PR10作为掩膜，进行钝化层PS、最上层绝缘层IS的蚀刻。在焊盘上的区域中，蚀刻钝化层PS、绝缘层IS，且形成焊盘用窗口。在沟槽G中，通过进行选择蚀刻或控制蚀刻，在形成焊盘窗口的蚀刻的同时，对到达第十一层间绝缘膜IL11的沟槽G进行蚀刻。
在第十布线层W10的虚设布线之上面，蚀刻制止层ES11没有被蚀刻而残留，因此不会产生虚设布线飞溅的情况。
图15示出了在切割区中在最上层铜布线层中没有形成虚设布线时的结构。在划线区SC中，没有形成第十布线层W10的虚设布线。在焊盘P开口及沟槽G形成的蚀刻中，虽然沟槽G侵入到第十层间绝缘层ILG，但没有在第十布线层中形成虚设布线，且能够防止虚设布线飞溅的情况。在第十布线层的划线区中，虽然没有形成虚设布线，但由于其上面的布线层减少且没有形成虚设布线层而引起的不良影响被限制在最低限度。
图16示出了通过其它工序进行焊盘开口和沟槽形成的蚀刻时的结构例子。由于独立于对焊盘P进行开口的蚀刻，来进行形成沟槽G的蚀刻，所以能够独立于对焊盘P进行开口的蚀刻而选择形成沟槽G的蚀刻条件。因此，通过选择蚀刻沟槽G的蚀刻条件，来能够防止布线层的虚设布线飞溅的情况。
图17是示出了虽然同时进行焊盘P的开口和沟槽G的蚀刻，但在沟槽G形成的蚀刻所涉及的区域中没有形成虚设布线时的结构。在图的结构中，在沟槽形成区中没有制作第十层布线层W10的虚设布线。因此，即使沟槽G延伸到第十层间绝缘层IL10中，由于在那里没有形成虚设布线，因此能够防止因蚀刻导致的虚设布线飞溅的情况。
图18是示出了在划线区中与两侧的沟槽G一起、在应被切割区域内形成中央沟槽CG时的情况。由于在应被切割区域的中央部形成沟槽CG，就能够简化切割。由于在比中央沟槽CG宽的区域中进行切割，所以在切割后的结构中，也可期待与另一个实施例相同的效果。
图20A是切割图17所示结构的样品的状态的上面的显微镜照片。中央黑的部分dc是进行切割晶片消失了的区域。在切割区的上方，通过看到的白的区域就能够看到细小的沟槽G。在图中左侧区域中，距对应于沟槽的位置下方部分Z有一部分消失。可以认为，剥离从被切割的区域处产生、且到达沟槽，断裂通向上方、且表面层消失了。在沟槽上方可看见的黑色筋状部分是耐湿密封环SR。更上方的大矩形区域是焊盘P。
在图20A的样品中，由有机绝缘层形成第一～第四层间绝缘膜。有机绝缘层介电常数最低，能够降低布线的寄生容量。由SiOC层形成第五层间绝缘膜到第八层间绝缘膜IL5～IL8。SiOC层比有机绝缘层介电常数高，但比氧化硅介电常数低，能够降低布线的寄生容量。
由氧化硅层形成第九层间绝缘膜和第十层间绝缘膜。氧化硅层比有机绝缘层或SiOC介电常数高，但是非常稳定的绝缘体、可靠性高。对于布线层，越往上层靠近布线间距越宽，对布线寄生容量的限制变得放宽。因此，优选地，降低下层布线的寄生容量。使用三种层间绝缘膜，来满足此要求。
制作出将第一～第四布线层的层间绝缘膜从有机绝缘层变更为SiOC的样品。
图20B示出了此样品上面的显微镜照片。下面黑色的部分dc是经切割晶片消失了的区域。在距下端间隔一定的距离的位置处形成沟槽G，并且在其上方形成有密封环SR。在右侧区域中，从被切割的侧面直到沟槽，表面部分消失。可以认为，虽然剥离从被切割的侧面产生、且侵入到沟槽下方，但断裂产生于上方、且表面层消失。这样，通过使用沟槽有效地释放应力，能够防止剥离侵入到芯片内部的情况。
沟槽的形状不限定于上述形状，可以是各种各样的形状。
图21A是在上述实施例相同的沟槽GM的角部内侧形成辅助沟槽GS的形状。能够更确实地阻止在角部的剥离的侵入。
图21B是在上述沟槽GM的内侧进一步形成环状辅助沟槽GS的形状。能够在四周更确实地阻止剥离的侵入。
图21C示出了去掉角部方式的变化。图21C是替代用一条直线切掉矩形的角部，而利用三条直线切掉矩形角部的形状。直线的数量为多条即可，并不限定于三条。
图21D示出了没有去掉角部的形状。虽然对剥离侵入的抵抗力减弱，但即使这样也足够的情况下，也可以不去掉角部。
图21E示出了利用四个沟槽LGM1～LGM4包围芯片区的形状。沟槽LGM1～LGM4不是连续的沟槽，但按角度方位包围芯片区。
虽然按上述实施例说明了本发明，但本发明并不仅限于这些实施例。可根据目的等对材料或数值进行各种变更。本领域普通技术人员应该很清楚可以进行各种变更、改良、组合。
本发明能够用于具有多层布线的半导体器件。特别有效地用于使用铜布线且用CMP去除多余金属层的半导体器件的制造方法。

Claims (28)

1.一种半导体器件的制造方法，其特征在于包括：
(a)准备半导体晶片的工序，该半导体晶片包括形成半导体元件的多个芯片区、以及分离上述多个芯片区且内含切断用切割区的划线区，并且在上述划线区内的比切割区靠外侧的部分上以包围各芯片区的方式界定出沟槽形成区；
(b)在上述半导体晶片的上方，配置交替地形成有层间绝缘膜和布线层的多层布线结构及虚设布线的工序；
(c)覆盖上述多层布线结构而形成包括钝化层的覆盖层的工序；
(d)在上述沟槽形成区中，从上方至少贯通上述钝化层而形成包围上述多个芯片区的各个芯片区的沟槽的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，上述工序(b)至少在最上层布线层中，在沟槽形成区中不形成虚设布线。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，上述布线层是作为铜布线层的铜布线层。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于还包括：
(e)在上述工序(d)之后，在上述切割区中，切割上述半导体晶片的工序。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，至少最上层布线层在上述划线区中不包括虚设布线，其下面的布线层在除沟槽形成区之外包括虚设布线。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，上述最上层布线层是铝布线层。
7、根据权利要求6所述的半导体器件的制造方法，其特征在于，上述多层布线结构的除最上层布线之外的布线层是镶嵌结构的铜布线层。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，上述铜布线层之上面的层间绝缘膜包括可防止铜扩散的铜扩散防止层和在其上面的绝缘层。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，上述多层布线结构的最上层布线层包括焊盘，上述工序(d)包括蚀刻工序，该蚀刻工序选择性地去除上述覆盖层而露出上述焊盘的同时，在上述沟槽形成区中选择性地去除上述覆盖层及其下面的层间绝缘膜。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，上述沟槽具有在芯片区的各角部的外侧去掉了角的形状。
11.根据权利要求1所述的半导体器件的制造方法，其特征在于，上述沟槽形成区的宽度为上述划线区的宽度的1/3或其以下。
12、根据权利要求1所述的半导体器件的制造方法，其特征在于，上述沟槽的宽度为0.5μm～10μm的范围。
13.一种半导体晶片，其特征在于包括：
半导体晶片，其包括形成半导体元件的多个芯片区、以及分离上述多个芯片区且内含切断用切割区的划线区，并且在上述划线区内的比切割区靠外侧的部分上以包围各芯片区的方式界定出沟槽形成区；
多层布线结构，其形成在上述半导体晶片的上方、且包括交替地层叠层间绝缘膜和布线层的多层布线结构及虚设布线；
覆盖层，其覆盖上述多层布线结构而形成、且包括钝化层；
沟槽，其在上述沟槽形成区中，从上方至少贯通上述钝化层而形成。
14.根据权利要求13所述的半导体晶片，其特征在于，上述多层布线结构至少在最上层布线中在沟槽形成区中没有配置虚设布线。
15.根据权利要求13所述的半导体晶片，其特征在于，上述沟槽的宽度为0.5μm～10μm的范围。
16.根据权利要求13所述的半导体晶片，其特征在于，
上述多层布线结构的最上层布线层包括焊盘，
还包括贯通上述覆盖层而露出上述焊盘的焊盘用开口，
上述沟槽贯通上述覆盖层，而到达其下面的层间绝缘膜内。
17.根据权利要求13所述的半导体晶片，其特征在于还具有环状耐湿环，其是在上述各芯片区中，在上述多层布线结构的外侧配置且贯通上述层间绝缘膜，并由与上述布线层同一层形成。
18.根据权利要求13所述的半导体晶片，其特征在于，上述层间绝缘膜包括可防止铜扩散的铜扩散防止层和在其上面的绝缘层，在上层和下层中绝缘层的材料不同。
19.根据权利要求13所述的半导体晶片，其特征在于，上述沟槽具有在芯片区的各角部的外侧去掉了角的形状。
20.一种半导体器件，其特征在于包括：
半导体基板，其具有形成半导体元件的芯片区和上述芯片区周围的划线区，并且在上述划线区内以包围各芯片区的方式界定出沟槽形成区；
多层布线结构，其形成在上述半导体基板的上方，且包括交替地层叠层间绝缘膜和布线层的多层布线结构及虚设布线；
覆盖层，其覆盖上述多层布线结构而形成，且包括钝化层；
沟槽，其在上述沟槽形成区中，从上方至少贯通上述钝化层而形成。
21.根据权利要求20所述的半导体器件，其特征在于，上述沟槽的宽度为0.5μm～10μm的范围。
22.根据权利要求20所述的半导体器件，其特征在于，
上述多层布线结构的最上层布线层包括焊盘，
还包括贯通上述覆盖层而露出上述焊盘的焊盘用开口，
上述沟槽贯通上述覆盖层，而到达其下面的层间绝缘膜内。
23.根据权利要求20所述的半导体器件，其特征在于还具有环状耐湿环，其是在上述各芯片区中，在上述多层布线结构的外侧配置且贯通上述层间绝缘膜，并由与上述布线层同一层形成。
24.根据权利要求20所述的半导体器件，其特征在于，其特征在于，上述层间绝缘膜包括可防止铜扩散的铜扩散防止层和在其上面的绝缘层，在上层和下层中绝缘层的材料不同。
25.根据权利要求20所述的半导体器件，其特征在于，上述沟槽具有在芯片区的各角部的外侧去掉了角的形状。
26.根据权利要求20所述的半导体器件，其特征在于，在上述沟槽外侧，局部地脱落了上述多层布线结构的层间绝缘膜。
27.根据权利要求26所述的半导体器件，上述层间绝缘膜脱落的部分表面比上述沟槽的底面更低。
28.根据权利要求27所述的半导体器件，其特征在于，上述层间绝缘膜脱落的部分底面包括层间绝缘膜的界面，侧面包括从上述界面到达上述沟槽的劈开面。
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