CN1191630C - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明提供一种没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况、可靠性高的半导体装置。在衬底(1)上形成了层间绝缘膜(21)，在层间绝缘膜(21)上形成了多晶硅层(10)。覆盖多晶硅层(10)，形成了层间绝缘膜(22)。在层间绝缘膜(22)上形成了多晶硅层(11)。覆盖层间绝缘膜(22)，形成了层间绝缘膜(23)。从层间绝缘膜(23)的表面(23S)开始到多晶硅层(11)，形成了观察对准标记等的标记用的孔(20M)。标记用的孔(20M)比从表面(23S)到衬底(1)的接触孔宽，但比该接触孔浅。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法，特别是涉及多层布线技术。
背景技术
近年来，伴随半导体器件的高集成化、多功能化，布线的微细化、多层化得到发展，在半导体装置的制造方法中，多层布线技术成为重要的技术。
图17是说明具有层布线结构的现有的半导体装置101P用的纵剖面图。半导体装置101P具备硅衬底1P。再有，在图17中，省略了在硅衬底1P的表面上被形成的各种元件的图示。
在硅衬底1P上形成了由氧化硅(SiO2)构成的层间绝缘膜2P，在该层间绝缘膜2P上在其厚度方向上形成了接触孔2HP和对准标记等的标记用的孔2MP。再有，一般来说，在将最小线宽定为0.25微米的半导体装置、所谓的四分之一微米这一代的半导体装置中，在从上面观察半导体装置101P时，接触孔2HP和后述的通路孔4HP的大小约为0.3～0.4微米，标记用的孔2MP的大小约为1～10微米。
在接触孔2HP内埋入了构成所谓的栓(plug)的金属层7HP。在此，所谓「栓」，指的是导电性地连接夹住层间绝缘膜而被配置的布线等的导电层间的导电层。另一方面，在标记用的孔2MP侧壁上形成了所谓的侧壁衬垫(sidewall spacer)状的金属层7MP。金属层7MP由与金属层7HP相同的材料构成。
再者，在层间绝缘膜2P上与栓7HP相接，形成了构成布线或布线层的金属层3HP。另一方面，覆盖标记用的孔2MP，形成了金属层3MP。
然后，形成了由氧化硅构成的层间绝缘膜4P，以便覆盖布线3HP、金属层3MP和层间绝缘膜2P。层间绝缘膜4P的厚度例如约为700～1000nm(7000～10000埃)。层间绝缘膜4P具有到达布线3HP的接触孔或通路孔4HP，在该通路孔4HP内充填了栓8HP。而且，在层间绝缘膜4P上与栓8HP相接，形成了布线6HP。另一方面，在层间绝缘膜4P的与衬底1相反一侧的表面4SP一侧且在标记用的孔2MP的上方，形成了凹部4MP。
再有，在图17中，包含栓7HP、8HP和布线3HP、6HP等的区域HP相当于半导体装置101P的形成了各种元件(未图示)的元件区域或元件形成区域。与此不同，包含标记用的孔2MP的区域MP相当于在制造工序中形成了所使用的对准标记等辅助的图形的区域。
其次，除了图17外，一边参照图18～图20的各纵剖面图，一边说明现有的半导体装置101P的制造方法。
首先，利用等离子CVD(化学汽相淀积)法在上述的形成了各种元件的硅衬底1P上淀积氧化硅(等离子氧化物)，使用回刻(etchback)法或CMP(化学机械抛光)法对该氧化硅进行平坦化处理，形成层间绝缘膜2P。
其次，在层间绝缘膜2P的整体上涂敷抗蚀剂(未图示)，利用光刻技术将该抗蚀剂构图为与接触孔2HP和标记用的孔2MP对应的图形。然后，利用将这样的被构图了的抗蚀剂作为掩模的RIE(反应离子刻蚀)法对层间绝缘膜2P进行开口，形成接触孔2HP和标记用的孔2MP。其后，用氧等离子体等除去上述抗蚀剂。
其次，例如利用溅射法淀积规定的金属材料，以便覆盖层间绝缘膜2P的整体。然后，对该金属层进行回刻，形成栓7HP。此时，如上所述，由于标记用的孔2MP的尺寸比接触孔2HP大，故在标记用的孔2MP中上述金属层以侧壁衬垫状残留下来，形成金属层7MP。
其后，淀积规定的金属材料，使其覆盖层间绝缘膜2P的整体。然后，在该金属层的整个面上涂敷抗蚀剂(未图示)，利用光刻技术将该抗蚀剂构图为与布线3HP和金属层3MP对应的图形。而且，利用将这样的被构图了的抗蚀剂作为掩模的RIE法对上述金属层进行构图，形成布线3HP和金属层3MP。其后，用氧等离子体等除去上述抗蚀剂。利用以上的工序，可得到图18的状态的半导体装置。
其后，如图19中所示，使用等离子CVD法，形成例如厚度约为1500～2500nm(15000～25000埃)的氧化硅膜4AP，使其覆盖层间绝缘膜2P、布线3HP和金属层3MP的整体。
氧化硅膜4AP在标记用的孔2MP的上方具有与标记用的孔2MP凹形状对应的凹部4MAP而被形成。例如在如从硅衬底1P的上方观察标记用的孔2MP时的尺寸大致为1微米以上的情况那样，在比较宽的标记用的孔2MP的上方容易形成这样的凹部4MAP。此外，在标记用的孔2MP的深度例如超过1.5微米的情况下，容易较深地形成该凹部。
其次，使用CMP法对氧化硅膜4AP进行研磨、使其平坦化，形成图20中示出的层间绝缘膜4P。此时，对布线3HP上的氧化硅膜进行研磨，使其厚度约为700～1000nm。再有，图19的凹部4MAP的底部作为图20的凹部4MP留下来。
在使用CMP法对氧化硅进行研磨的情况下，经常使用氧化硅(SiO2)系列或氧化铈(CeO2)系列的浆液，从生产性的观点来看，大多选择研磨速度快的氧化铈系列的浆液。
其后，利用与上述的接触孔2HP的形成方法相同的形成方法，形成通路孔4HP、栓8HP和布线6HP。利用以上的工序，可得到图17的半导体装置101P。再有，在3层以上的多层布线的情况下，以规定的次数重复上述的工序。
其后，覆盖最上面的布线，形成层间绝缘膜，利用等离子CVD法等，在该层间绝缘膜所整个面上形成作为钝化膜的氮化硅膜。其后，使用光刻技术和干法刻蚀法除去键合焊区(未图示)上的层间绝缘膜等，使键合焊区露出。
如上所述，在使用CMP法对氧化硅进行研磨的情况下，大多使用研磨速度快的氧化铈系列浆液。此时，在使用氧化铈系列浆液的CMP法中，包含使用氧化铈系列浆液的研磨工序A、用水和刷子刷洗在研磨后留在被研磨面上的氧化铈系列浆液的第1清洗工序B和利用氨(NH4OH)与双氧水(H2O2)的混合液或稀氢氟酸(HF)进行处理的第2清洗工序C。但是，有使用氧化铈系列浆液的研磨中存在下述问题。
即，在上述研磨工序A时，氧化铈系列浆液堵在凹部4MP中而留下来(参照图20中示出的浆液残留50P)。这样的浆液残留50P在第1清洗工序B中被刷子刷出来，散布在层间绝缘膜4P上而凝固(参照图21中示出的已飞溅出来的浆液残留50P)。被散布开的浆液残留50P几乎不能在上述稀氢氟酸中被除去，此外，即使用NH4OH与H2O2的混合液也不能充分地将其除去。因此，如果在浆液残留50P被散布开的状态下在层间绝缘膜4P上形成布线，则如图21的纵剖面图中示出的布线6P那样，存在不能得到所希望的布线形状的问题。这样的布线形状的不良情况引起短路或断线，其结果，导致半导体装置的成品率的下降或可靠性的下降。
发明内容
本发明是为了解决这样的问题而进行的，其目的在于提供一种没有因CMP法中使用的浆液的残留、飞溅引起的布线的断线等的不良情况并具有高的可靠性的半导体装置和这样的半导体装置的制造方法。
(1)与本发明的第1方面的记载有关的半导体装置的特征在于，具备：衬底，具有主表面；层间绝缘膜，被配置在上述衬底的上述主表面上；至少2层基底层，分别被配置在上述层间绝缘膜内，在上述层间绝缘膜的厚度方向上重叠，彼此间不相接；以及标记用的孔，在上述层间绝缘膜内从上述层间绝缘膜的与上述衬底相反一侧的表面到上述层间绝缘膜的最靠近上述表面的上述基底层被形成。
(2)与本发明的第2方面的记载有关的半导体装置的特征在于，具备：衬底，具有主表面；层间绝缘膜，被配置在上述衬底的上述主表面上；以及包含多个孔的标记用的孔，从上述衬底的上述主表面的上方观察时的该多个孔的各自的尺寸大致不到1微米，在上述层间绝缘膜的表面上分别具有开口部，在上述层间绝缘膜内被形成。
(3)本发明的第3方面中记载的半导体装置是本发明的第2方面中记载的半导体装置，其特征在于：还具备被配置在上述多个孔的至少1个孔内的金属层。
(4)本发明的第4方面中记载的半导体装置是本发明的第2方面中记载的半导体装置，其特征在于：上述多个孔包含沟状的孔和柱状的孔的至少一种。
(5)与本发明的第5方面的记载有关的半导体装置的特征在于，具备：衬底，具有主表面；层间绝缘膜，被配置在上述衬底的上述主表面上；标记用的孔，在上述层间绝缘膜的与上述衬底相反一侧的表面上具有开口部，在上述层间绝缘膜内被形成；以及金属层，被充填在上述标记用的孔内直到上述标记用的孔的上述开口部附近为止。
(6)与本发明的第6方面的记载有关的半导体装置的特征在于，具备：衬底，具有主表面；层间绝缘膜，被配置在上述衬底的上述主表面上；标记用的孔，在上述层间绝缘膜的与上述衬底相反一侧的表面上具有开口部，在上述层间绝缘膜内被形成；以及金属层，被配置在上述标记用的孔内，上述标记用的孔的上述开口部附近的部分形成了使上述开口部变窄的突出的帽沿状。
(7)与本发明的第7方面的记载有关的半导体装置的特征在于，具备：衬底，具有主表面；第1层间绝缘膜，被配置在上述衬底的上述主表面上；标记用的孔，在上述第1层间绝缘膜的与上述衬底相反一侧的表面上具有开口部，在上述第1层间绝缘膜内被形成；第2层间绝缘膜，覆盖上述标记用的孔而被配置，在上述标记用的孔的上方且在与上述衬底相反一侧的表面上具有已开口的凹部；以及电介质层，被配置在上述第2层间绝缘膜的上述凹部内。
(8)本发明的第8方面中记载的半导体装置是本发明的第7方面中记载的半导体装置，其特征在于：用上述电介质层充填了上述第2层间绝缘膜的上述凹部，直到上述第2层间绝缘膜的上述表面附近为止。
(9)本发明的第9方面中记载的半导体装置是本发明的第7方面中记载的半导体装置，其特征在于：上述电介质层被配置在上述第2层间绝缘膜的上述凹部的至少内表面上。
(10)本发明的第10方面中记载的半导体装置是本发明的第7方面中记载的半导体装置，其特征在于：上述电介质层由与上述第2层间绝缘膜相比难以附着到在CMP法中被使用的浆液上的材料构成。
(11)本发明的第11方面中记载的半导体装置是本发明的第1至10的任一方面中记载的半导体装置，其特征在于：从上述衬底的上述主表面的上方观察上述标记用的孔时的上述标记用的孔的尺寸大致为1微米以上。
(12)与本发明的第12方面的记载有关的半导体装置的制造方法的特征在于，具备下述工序：(a)在衬底的主表面上形成第1层间绝缘膜的工序，该第1层间绝缘膜在与上述衬底相反一侧的表面上具有已开口的标记用的孔；(b)形成第2层间绝缘膜以覆盖上述标记用的孔的工序；(c)在上述第2层间绝缘膜上形成电介质层的工序；以及(d)在上述工序(c)后，利用CMP法研磨上述第2层间绝缘膜的工序。
(13)本发明的第13方面中记载的半导体装置的制造方法是本发明的第12方面中记载的半导体装置的制造方法，其特征在于：还具备：(e)在上述工序(d)结束后除去残存的上述电介质层的工序。
(14)本发明的第14方面中记载的半导体装置的制造方法是本发明的第12或13方面中记载的半导体装置的制造方法，其特征在于：上述电介质层由与上述第2层间绝缘膜相比难以附着到在CMP法中被使用的浆液上的材料构成。
(15)本发明的第15方面中记载的半导体装置的制造方法是本发明的第12方面中记载的半导体装置的制造方法，其特征在于：从上述衬底的上述主表面的上方观察上述标记用的孔时的上述标记用的孔的尺寸大致为1微米以上。
附图说明
图1是说明与实施例1有关的半导体装置用的示意性的纵剖面图。
图2是说明与实施例1有关的半导体装置的制造方法用的示意性的纵剖面图。
图3是说明与实施例1有关的半导体装置的制造方法用的示意性的纵剖面图。
图4是说明与实施例2有关的半导体装置用的示意性的纵剖面图。
图5是说明与实施例2有关的半导体装置的制造方法用的示意性的纵剖面图。
图6是说明与实施例2有关的半导体装置的制造方法用的示意性的纵剖面图。
图7是说明与实施例3有关的半导体装置用的示意性的纵剖面图。
图8是说明与实施例3有关的半导体装置的制造方法用的示意性的纵剖面图。
图9是说明与实施例4有关的半导体装置用的示意性的纵剖面图。
图10是说明与实施例5有关的半导体装置用的示意性的纵剖面图。
图11是说明与实施例6有关的半导体装置用的示意性的纵剖面图。
图12是说明与实施例6有关的半导体装置用的示意性的纵剖面图。
图13是说明与实施例6有关的第2半导体装置用的示意性的纵剖面图。
图14是说明与实施例6有关的第3半导体装置用的示意性的纵剖面图。
图15是说明与实施例6有关的第4半导体装置用的示意性的纵剖面图。
图16是说明与实施例7有关的半导体装置用的示意性的纵剖面图。
图17是说明现有的半导体装置用的纵剖面图。
图18是说明现有的半导体装置的制造方法用的纵剖面图。
图19是说明现有的半导体装置的制造方法用的纵剖面图。
图20是说明现有的半导体装置的制造方法用的纵剖面图。
图21是说明现有的半导体装置的制造方法用的纵剖面图。
具体实施方式
<实施例1>
图1表示说明与实施例1有关的半导体装置101用的示意性的纵剖面图。再有，半导体装置101和与后述的各实施例有关的半导体装置在与现有的半导体装置101P的区域MP相当的区域方面具有特征。因此，在以下的说明中，以这一点为中心进行说明。
如图1中所示，半导体装置101具备硅片等的衬底1。再有，在与现有的半导体装置101P的区域HP相当的衬底1的区域(未图示)上形成了各种元件。
在衬底1的主表面1S上，例如形成了由氧化硅构成的层间绝缘膜(第1层间绝缘膜)2。在该层间绝缘膜2的厚度方向上形成了标记用的孔2M。详细地说，标记用的孔2M在层间绝缘膜2的与衬底1相反一侧的表面2S上具有例如四角形的开口部，从该表面2S到衬底1的主表面1S被形成。在此，假定从衬底1的主表面1S的上方观察标记用的孔2M时的标记用的孔2M的尺寸大致为1微米以上。再有，在以下的说明中，将构成标记用的孔2M的侧壁面的层间绝缘膜2的侧壁面和在层间绝缘膜2的与表面2S相反一侧堵住标记用的孔2M的开口的面、例如总称为衬底1的主表面1S，称为标记用的孔2M的内表面。
在此，所谓「标记」，包含例如在对准标记等的制造工序中被利用的辅助性的各种图形。此外，所谓「标记用的孔」，包含作为对准标记等在制造上被利用的孔，指的是与接触孔或通路孔(参照图17的接触孔2HP或通路孔4HP)同等程度以上的大小的孔。再有，接触孔或通路孔的大小约为0.3～0.4微米。
而且，在标记用的孔2M的内表面上和在层间绝缘膜2的表面2S上的标记用的孔2M的开口部附近，形成了金属层37M。金属层37M包含(i)在层间绝缘膜2的上述侧壁面上以侧壁衬垫状被形成的金属层7M和(ii)该金属层7M以外的部分、即金属层3M。再有，金属层7M由例如钨(W)的单层或钛(Ti)/氮化钛(TiN)/钨(W)这3层构成。此外，金属层3M具有例如铝(Al)的单层或用氮化钛夹住铝(Al)-铜(Cu)合金(以下，也称为Al-Cu合金)的3层结构。
再者，覆盖标记用的孔2M、更具体地说覆盖金属层37M和层间绝缘膜2，形成了由例如氧化硅构成的层间绝缘膜(第2层间绝缘膜)4。层间绝缘膜4的厚度例如约为700～1000nm(7000～10000埃)。层间绝缘膜4在标记用的孔2M的上方具有在该层间绝缘膜4的与衬底1相反一侧的表面4S一侧开口的凹部4M。
特别是，在半导体装置101中，在上述凹部4M内形成了例如由氧化硅等的电介质构成的电介质层12。将电介质层12充填到层间绝缘膜4的表面4S附近，利用该电介质层12使层间绝缘膜4的表面4S一侧的整体平坦化。
再有，虽然省略对图1的图示，但与图17中示出的现有的半导体装置101P同样，在层间绝缘膜2上形成了接触孔，在层间绝缘膜4上形成了通路孔。而且，在这样的接触孔和通路孔内分别配置了栓，在各层间绝缘膜2、4的表面2S、4S上分别形成了布线。再有，上述栓由与金属层7M相同的材料构成，上述布线由与金属层3M相同的材料构成。
其次，一边参照图1～图3，一边说明半导体装置101的制造方法。再有，图2和图3是说明半导体装置101的制造方法用的示意性的纵剖面图。
首先，准备衬底1，利用等离子CVD法淀积氧化硅(等离子氧化物)，使用回刻法或CMP法对该氧化硅进行平坦化处理，形成层间绝缘膜2。
其次，在层间绝缘膜2的表面2S的整个面上涂敷抗蚀剂，利用光刻技术将该抗蚀剂构图为与标记用的孔2M对应的图形。然后，利用将这样的被构图了的抗蚀剂作为掩模的RIE法对层间绝缘膜2进行开口，形成标记用的孔2M。其后，用氧等离子体等除去上述抗蚀剂。再有，标记用的孔2M和接触孔的形成可同时实施。
其次，利用CVD法淀积钨，使其覆盖层间绝缘膜2的整体，通过对其进行回刻来形成金属层7M。或者，利用溅射法依次淀积钛和氮化钛，接着，利用CVD法淀积钨。然后，对上述3层进行回刻，形成金属层7M。再有，金属层7M可与接触孔内的栓同时形成。
其后，淀积铝，使其覆盖层间绝缘膜2等的整体。或者，依次淀积氮化钛、Al-Cu合金和氮化钛。此时，通过使用高温溅射法或回流(reflow)溅射法，可平坦地形成这样的3层。
其次，在上述已淀积的金属层的已露出的表面上的整个面上涂敷抗蚀剂，利用光刻技术将该抗蚀剂构图为与金属层3M对应的图形。然后，利用将这样的被构图了的抗蚀剂作为掩模的RIE法对上述金属层进行构图，形成金属层3M。其后，用氧等离子体等除去上述抗蚀剂。再有，金属层3M可与层间绝缘膜上的布线的形成同时形成。
其后，如图2中所示，使用等离子CVD法，形成例如厚度约为1500～2500nm(15000～25000埃)的氧化硅膜或层间绝缘膜4A，使其覆盖层间绝缘膜2、金属层37M的整体，因而，覆盖标记用的孔2M。此时，通过使用HDP(高密度等离子体)-CVD法形成层间绝缘膜4A的整体或衬底1一侧的一部分，可在以微细的图形形成的布线(未图示)的区域上没有空洞地形成层间绝缘膜4A。再有，层间绝缘膜4A在标记用的孔2M的上方具有与标记用的孔2M的凹形状对应的凹部4MA而被形成。
特别是，在本制造方法中，接着，如图3中所示，形成例如由氧化硅构成的电介质层12A。
详细地说，在层间绝缘膜4A的露出表面或与衬底1相反一侧的表面4AS上，利用旋转涂敷法涂敷例如将氧化硅类的原料溶解于溶剂中的药液(所谓的SOG(spin on glass))。按照这样的形成方法，可容易地将上述药液埋入凹部4MA内。其次，进行150℃～300℃的烘烤，除去已被涂敷的药液中的溶剂。接着，利用约400℃的烘烤，进行上述已被涂敷的药液的SiO2化，形成电介质层12A。利用这样的SiO2化，可减少来自电介质层12A的气体的发生。
其后，利用采用了浆液的CMP法，对电介质层12A和层间绝缘膜4A进行研磨，使其平坦化。此时，这样来进行研磨，使得上述布线(未图示)上的层间绝缘膜4A的厚度为规定的厚度，例如为上述的700～1000nm(7000～10000埃)。利用这样的平坦化研磨，可得到图1中示出的电介质层12和层间绝缘膜4。再有，图1的凹部4M相当于图2的凹部4MA的底部。
再有，在进行了CMP法的研磨后，也有使用等离子CVD法再形成例如厚度约为100～200nm(1000～2000埃)的氧化硅膜的情况。
利用以上的工序，完成半导体装置101。
如上所述，在用电介质层12A充填了凹部4MA之后，利用CMP法进行研磨。在这样的研磨后，用电介质层12充填凹部4M直到层间绝缘膜4的表面4S附近为止，利用该电介质层12使层间绝缘膜4的表面4S一侧的整体平坦化。因此，可抑制浆液在研磨后的凹部4M内的残留，由此，也可抑制浆液的飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置101。
再有，即使电介质层12比层间绝缘膜4的表面4S低，由于与现有的半导体装置101P相比可减少浆液在凹部4内的残留量，故也可在一定程度上得到上述的效果。反过来说，通过用电介质层12充填凹部4M直到层间绝缘膜4的表面4S附近，能起到更可靠的效果。
再有，当然也可用上述的氧化硅以外的其它无机类绝缘材料来形成电介质层12、12A。
<实施例2>
图4是说明与实施例2有关的半导体装置102用的示意性的纵剖面图。再有，在以下的说明中，对于与已述的构成要素同等的构成要素，附以相同的符号，只引用其详细的说明。
如果比较图4和已述的图1，则可知，半导体装置102具有基本上与半导体装置101同等的结构，但没有半导体装置101的电介质层12(参照图1)。
其次，一边参照图4～图6和已述的图2，一边说明半导体装置102的制造方法。再有，图5和图6是说明半导体装置102的制造方法用的示意性的纵剖面图。
首先，利用与实施例1有关的制造方法等，准备图2的状态的半导体装置。
在与实施例2有关的制造方法中，接着，如图5中所示，形成由例如氧化硅构成的电介质层13A、详细地说，在层间绝缘膜4A的表面4AS上，利用旋转涂敷法涂敷例如将氧化硅类的原料溶解于溶剂中的药液(所谓的SOG)。其次，进行150℃～300℃的烘烤，除去已被涂敷的药液中的溶剂，形成电介质层13A。
其后，利用使用了浆液的CMP法，对电介质层13A和层间绝缘膜4A进行研磨，使其平坦化。利用这样的平坦化研磨，可得到图6中示出的电介质层13B和层间绝缘膜4。
特别是，在与实施例2有关的制造方法中，其次，使用例如氢氟酸除去电介质层13B。由于对于电介质层13B(13A)没有进行与实施例1有关的制造方法那样的约400℃的烘烤，故没有完全地进行SiO2化。一般来说，已知利用SOG法形成的氧化硅膜的膜密度比利用CVD法等形成的氧化硅膜的膜密度低，氢氟酸的对于前者的刻蚀率比后者大很多。即，电介质层13B的刻蚀率比层间绝缘膜4的刻蚀率大。利用这样的刻蚀率的差，一边可抑制层间绝缘膜4的刻蚀，一边可除去电介质层13B。利用以上的工序，完成半导体装置102。
如上所述，在用电介质层13A充填了凹部4MA之后，利用CMP法进行研磨。因此，与实施例1同样，可抑制浆液在研磨后的凹部4M内的残留，由此，也可抑制浆液的飞溅。
此时，即使在CMP的研磨时，例如电介质层13A被过度地研磨，浆液残留在凹部4M内，也可在电介质层13B的除去时也除去已残留的浆液。由此，能更可靠地抑制上述的浆液的残留、飞溅。
其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置101。
再有，可用抗蚀剂形成电介质层13A、13B，在这样的情况下，在研磨后例如利用有机溶剂或氧等离子体等来除去上述抗蚀剂。
再有，当然也可用其它无机类绝缘材料来形成电介质层13A、13B。
<实施例3>
图7表示说明与实施例3有关的半导体装置103用的示意性的纵剖面图。
如果比较图7和已述的图1，则可知，半导体装置103具有基本上与半导体装置101同等的结构，另一方面，代替半导体装置101的电介质层12(参照图1)，而具备电介质层14。详细地说，在凹部4M的内表面上以较薄的厚度、例如约为30～100nm(300～1000埃)的厚度形成了电介质层14。此外，电介质层14没有完全埋入凹部4M中。在此，说明电介质层14由低密度氧化硅构成的情况。
其次，一边参照图7、图8和已述的图2，一边说明半导体装置103的制造方法。再有，图8是说明半导体装置103的制造方法用的示意性的纵剖面图。
首先，利用与实施例1有关的制造方法等，准备图2的状态的半导体装置。
在与实施例3有关的制造方法中，接着，如图8中所示，在层间绝缘膜4A的表面4AS的整体上，形成由低密度氧化硅构成的电介质层14A。例如通过将等离子CVD法中的RF功率设定得比层间绝缘膜4A等的形成时的RF功率低，可形成这样的低密度氧化硅。
其后，利用使用了浆液的CMP法，对电介质层14A和层间绝缘膜4A进行研磨，使其平坦化。利用这样的平坦化研磨，可得到图7中示出的电介质层14和层间绝缘膜4。利用以上的工序，完成半导体装置103。
这样，在半导体装置103中，与没有电介质层14的情况、即与现有的半导体装置101P比较，凹部4M窄了电介质层14的部分。特别是，凹部4M的开口部变窄。因此，相应地可减少研磨后的浆液的残留量。
但是，在使用了氧化铈系列浆液的CMP法中，该浆液在被研磨物的表面上形成变性层，利用研磨、除去这样的变性层的机构来进行研磨。此时，研磨速度根据形成变性层的容易程度来决定，但形成变性层的容易程度随被研磨物的不同而不同。例如，构成电介质层14A的低密度氧化硅与构成层间绝缘膜4A的氧化硅相比，难以形成变性层。即，与层间绝缘膜4A比较，电介质层14A与氧化铈系列浆液的润湿性或密接度低。换言之，氧化铈系列浆液难以凝固或附着到电介质层14A上。
因此，在研磨后，即使例如在凹部4M内残留了浆液，在研磨后的已述的清洗工序B、C中也能容易地且可靠地除去上述残留浆液。即，与现有的半导体装置101P比较，可抑制在研磨后的浆液的残留、飞溅。
这样，按照半导体装置103，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置101。
再有，即使采用与层间绝缘膜4A、4比较氧化铈系列浆液难以附着的其它材料、例如氮化硅等来代替低密度氧化硅，也能得到同样的效果。
此外，也可用构成电介质层14A、14那样的材料来形成已述的电介质层12A、12或电介质层13A、13B。在这些情况下，可更可靠地得到抑制浆液的残留、飞溅的效果。
<实施例4>
图9表示说明与实施例4有关的半导体装置104用的示意性的纵剖面图。如图9中所示，在衬底1的主表面1S上形成了例如由氧化硅构成的层间绝缘膜20。在该层间绝缘膜20内，在层间绝缘膜20的厚度方向上重叠2个多晶硅层(基底层)10、11而被配置。再有，两多晶硅层10、11没有彼此相接。
详细地说，在衬底1的主表面1S上形成了层间绝缘膜21，在该层间绝缘膜21的与衬底1相反一侧的表面21S上的规定的区域上形成了多晶硅层10。覆盖该多晶硅层10和层间绝缘膜21，形成了中层的层间绝缘膜22，在该层间绝缘膜22的与衬底1相反一侧的表面22S上的规定的区域上形成了多晶硅层11。覆盖层间绝缘膜22，形成了上层的层间绝缘膜23。再有，3个层间绝缘膜21～23构成上述层间绝缘膜20。
然后，在上层的层间绝缘膜23上形成了与已述的标记用的孔2M(参照图1)相当的标记用的孔20M。详细地说，标记用的孔20M在该层间绝缘膜23的与衬底1相反一侧的表面或层间绝缘膜20的相同表面23S上具有开口部，到达最接近于表面23S的多晶硅层11。
在由层间绝缘膜23的侧壁面和多晶硅层11的与衬底1相反一侧的表面构成的标记用的孔20M的内表面上以及在层间绝缘膜23的表面23S上的标记用的孔20M的开口部附近，形成了金属层37M。再者，覆盖金属层37M和层间绝缘膜20，形成了层间绝缘膜4。
其次，说明制造方法。首先，准备衬底1，在该衬底1的主表面1S上形成下层的层间绝缘膜21。然后，在层间绝缘膜21的表面21S的整个面上淀积多晶硅，通过对其进行构图，形成多晶硅层10。再有，也可利用剥离(liftoff)法来形成多晶硅层10。然后，与上述的层间绝缘膜21和多晶硅层10同样地形成中层的层间绝缘膜22和多晶硅层11。
接着，与层间绝缘膜21、22同样地形成上层的层间绝缘膜23，对层间绝缘膜23进行构图，形成标记用的孔20M。此时，即使在同时形成标记用的孔20M和接触孔的情况下，由于多晶硅层11起到刻蚀中止层的作用，故可防止过分深地形成标记用的孔20M。再有，在各层间绝缘膜21～23的形成时，根据需要，用CMP法等对各层间绝缘膜21～23进行平坦化。
其后，与实施例1的制造方法等同样，形成金属层37M和层间绝缘膜4A(参照图2)。然后，利用CMP法对层间绝缘膜4A进行平坦化研磨，形成层间绝缘膜4。利用以上的工序，完成图9的半导体装置104。
如上所述，在从层间绝缘膜0的表面23S开始到最接近于该表面23S的多晶硅层11的区域中形成了半导体装置104的标记用的孔20M。因此，标记用的孔20M比从上述表面23S到达衬底1的上述接触孔或具有与这样的接触孔同样的深度的标记用的孔浅。因而，由于可抑制在层间绝缘膜4A上形成凹部(参照图19的凹部4MAP)的情况，故可抑制在现有的半导体装置101P中产生的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置104。
在此，说明了在层间绝缘膜20内配置2层的多晶硅层10、11的情况，但这样的多晶硅层也可以是3层以上。此时，多晶硅层的层数越多，效果越好。其原因是，例如在对BPSG(硼磷硅酸盐玻璃)进行回流来形成层间绝缘膜的情况下，多晶硅层的层数越多，可使多晶硅层上的层间绝缘膜更薄。即，可使标记用的孔更浅。
此外，也可用铝合金或高熔点金属等其它材料来形成基底层，来代替多晶硅层10、11。在该情况下，也能得到上述的效果。
<实施例5>
图10表示说明与实施例5有关的半导体装置105用的示意性的纵剖面图。如图10中所示，在半导体装置105中，利用由与已述的金属层7M(参照图1)同样的材料构成的金属层7M4，充填到层间绝缘膜2的表面2S附近。此外，在层间绝缘膜2的表面2S上，形成了由与已述的金属层3M(参照图1)同样的材料构成的金属层3M2。
例如，使用CVD法，淀积能充填标记用的孔2M的程度的充分的厚度的钨，对其进行刻蚀，来形成上述的金属层7M4。再有，通过利用CMP法对利用上述的CVD法淀积了的钨层进行研磨，也可形成金属层7M4。此外，也可使用所谓的钨(W)选择生长法来形成金属层7M4。
接着，与已述的金属层3M的形成方法同样，淀积规定的金属材料并对其进行构图，形成金属层3M2。再有，可与层间绝缘膜2上的布线的形成同时地形成金属层3M2。
其后，与已述的形成方法同样，形成层间绝缘膜4A(参照图2)，利用CMP法对其进行平坦化研磨。由此，可得到层间绝缘膜4，完成半导体装置105。
如上所述，由于在标记用的孔2M中，充填了金属层7M4直到标记用的孔2M的开口部附近，故对层间绝缘膜2的表面2S一侧进行了平坦化。因此，与没有将这样的金属层7M4充填到到标记用的孔2M的开口部附近的情况相比，可抑制在层间绝缘膜4A中形成凹部(参照图19的凹部4MAP)，因此，可抑制在现有的半导体装置101P中产生的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置105。
<实施例6>
图11和图12表示说明与实施例6有关的半导体装置106用的示意性的纵剖面图和横剖面图。再有，图11中的I-I线上的横剖面图相当于图12，图12中的II-II线上的纵剖面图相当于图11。
如图11和图12中所示，在半导体装置106中，已述的标记用的孔2M由分别在层间绝缘膜2的表面2S上具有开口部且在层间绝缘膜2内被形成的多个(在此，是4个)沟状的标记用的孔2M2构成。换言之，将标记用的孔2M分割为多个标记用的孔2M2。
然后，利用由与已述的金属层7M(参照图1)同样的材料构成的金属层7M2，将各标记用的孔2M2充填到层间绝缘膜2的表面2S附近。此外，覆盖标记用的孔2M，形成了已述的金属层3M2。
其次，说明半导体装置106的制造方法。首先，与已述的形成方法同样，形成层间绝缘膜2。然后，在层间绝缘膜2上对多个标记用的孔2M2进行构图，来代替已述的标记用的孔2M。
其次，与已述的金属层7M的形成方法同样，淀积规定的金属材料并对其进行回刻，形成金属层7M2。此时，由于各标记用的孔2M2比标记用的孔2M小，故与图1的侧壁衬垫状的金属层7M不同，金属层7M2充填各标记用的孔2M2。再有，金属层7M2可与接触孔内的栓的形成同时地形成。
接着，与已述的金属层3M的形成方法同样，淀积规定的金属材料并对其进行构图，形成金属层3M2。再有，金属层3M2可与层间绝缘膜2上的布线的形成同时地形成。
其后，与已述的形成方法同样，形成层间绝缘膜4A(参照图2)，利用CMP法对其进行平坦化研磨。由此，可得到层间绝缘膜4，完成半导体装置106。
如上所述，在半导体装置106中，将已述的标记用的孔2M分割为多个标记用的孔2M2。而且，由金属层7M2充填各标记用的孔2M2直到层间绝缘膜2的表面2S附近为止。使层间绝缘膜2的表面2S一侧的整体，进而是层间绝缘膜4的表面4S一侧的整体平坦化。因而，由于可抑制在层间绝缘膜4A中形成凹部(参照图19的凹部4MAP)，因此，可抑制浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置106。
特别是，由于从衬底1的主表面1S的上方观察标记用的孔2M2时的标记用的孔2M2的尺寸大致为不到1微米，故可显著地得到上述的效果。在这样的尺寸设定时，即使在同时实施在标记用的孔2M2内形成金属层7M2的工序和在(与标记用的孔2M同等程度以下的)接触孔内充填栓的工序的情况下，可将金属层7M2充填到标记用的孔2M2的开口部附近，而不会容易地且不必要地花费形成时间。
此外，通过将标记用的孔2M2的的尺寸设定为与接触孔同等程度以上，可应用接触孔的形成技术来形成标记用的孔2M2。即，不为了形成标记用的孔2M2而使用另外的工艺，可同时地形成标记用的孔2M2和接触孔。
此外，由于已将标记用的孔2M分割为多个标记用的孔2M2，故与已述的图10的半导体装置105相比，可减少构成金属层7M2的材料，可缩短金属层7M的形成时间。由此，可削减半导体装置的成本。
在标记用的孔2M2本身较小的情况下，即使没有将金属层7M2充填到各标记用的孔2M2内，也能使各层间绝缘膜2、4的各表面2S、4S一侧实现一定程度的平坦化。反过来说，通过在多个标记用的孔2M2的至少1个内配置金属层7M2，能更可靠地得到上述的平坦化的效果、进而是上述的凹部的抑制效果。特别是，通过将金属层7M2充填到标记用的孔2M2的开口部附近，和/或通过在全部多个标记用的孔2M2内配置金属层7M2，可更显著地得到上述的凹部的抑制效果。
再有，利用作为半导体装置106的变形例的以下的半导体装置，也能得到同样的效果。
首先，也可如图13的横剖面图中示出的半导体装置106B那样，在与图12的标记用的孔2M2正交的方向上形成沟状的各标记用的孔2M2。
此外，也可如图14的横剖面图中示出的半导体装置106C那样，用分别在层间绝缘膜的表面S上具有开口部并被配置成矩阵状的多个(在此，是4×4个)柱状的标记用的孔2M3来构成已述的标记用的孔2M。在各标记用的孔2M3内配置了与上述的金属层7M2同样的金属层7M3。
此时，由于从衬底1的主表面1S的上方观察标记用的孔2M3时的标记用的孔2M3的尺寸大致为不到1微米，故利用这样的尺寸设定可得到标记用的孔2M2所起到的上述的效果。
此外，也可如图15的横剖面图中示出的半导体装置106D那样，使各标记用的孔2M3的排列与图14的半导体装置106C不同。即，也可这样来配置标记用的孔2M3，使得在邻接的各列(纸面上的纵方向)间在行方向(纸面上的横方向)上标记用的孔2M3不邻接。
再者，也可将沟状的标记用的孔2M2与柱状的标记用的孔2M3组合起来。
<实施例7>
图16表示说明与实施例7有关的半导体装置107用的示意性的纵剖面图。
如图16中所示，半导体装置107具备金属层37M3，来代替已述的金属层37M(参照图1)。详细地说，金属层37M3基本上具有与金属层37M同样的形状，但将标记用的孔2M的开口部附近的部分形成为使该开口部变窄的突出的帽沿状。再有，金属层37M3包含已述的金属层7M和该金属层7M以外的金属层3M3，金属层3M3具有上述的帽沿状。
可利用例如高温溅射法或回流溅射法等来形成这样的形状的金属层3M3(或金属层37M3)。再有，有因金属层37M3的帽沿状引起的、在层间绝缘膜4中形成空洞15的情况。
按照半导体装置107，利用金属层37M3的帽沿状使标记用的孔2M的开口部变窄。因此，与已述的金属层37M那样没有帽沿状的情况相比，由于可抑制在层间绝缘膜4A中形成凹部(参照图19的凹部4MAP)，因此，可抑制浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置107。
<归纳>
上述的各半导体装置101等所起到的效果在从衬底1的主表面1S的上方观察标记用的孔2M、20M时的标记用的孔2M、20M的尺寸大致为在现有的半导体装置101P中容易产生上述凹部的1微米以上的情况下变得显著。
再有，在上述的说明中，说明了在衬底1的主表面1S上形成了层间绝缘膜2、20的情况，但在例如图9中示出的半导体装置104的层间绝缘膜4上还形成了与层间绝缘膜20、多晶硅层10、11、标记用的孔20M和金属层37M相当的各层的情况下，也可将图9的状态的半导体装置104认为是「衬底」。
此外，在上述的说明中，说明了标记用的孔2M、20M的开口部为四角形的情况，但标记用的孔的开口部例如是「+」字型等，上述的说明也是妥当的。
(1)按照本发明的第1方面，与标记用的孔从层间绝缘膜的表面到达衬底的主表面的情况相比，可使标记用的孔变浅。因此，在以覆盖标记用的孔的方式还形成层间绝缘膜的情况下，可抑制在该层间绝缘膜的标记用的孔的上方形成凹部的情况。因而，可抑制因用CMP法研磨上述的层间绝缘膜引起的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置。
(2)按照本发明的第2方面，标记用的孔包含各自的尺寸大致不到1微米的多个孔。因此，在以覆盖标记用的孔的方式还形成层间绝缘膜的情况下，可抑制在该层间绝缘膜的标记用的孔的上方形成凹部的情况。因而，可抑制因用CMP法研磨上述的层间绝缘膜引起的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置。
(3)按照本发明的第3方面，由于在多个孔的至少1个内配置金属层，故能更可靠地抑制上述的凹部的形成。因而，能更可靠地得到上述(2)的效果。特别是，通过将金属层充填到上述孔的开口部附近，和/或通过在全部多个孔内配置金属层，可更显著地得到这样的效果。
此时，由于多个孔的尺寸大致不到1微米，故即使在同时实施在该多个孔内形成金属层的工序和在层间绝缘膜内形成的、比标记用的孔的尺寸小的其它孔(例如接触孔等)内充填金属层(所谓的栓)的工序的情况下，可将金属层充填到上述多个孔的开口部附近，而不会容易地且不必要地花费形成时间。
再者，由于已将标记用的孔分割为多个孔，故与不分割的较宽的标记用的孔的情况相比，可减少构成金属层的材料，可缩短金属层的形成时间。由此，可提供低成本的半导体装置。
(4)按照本发明的第4方面，在多个孔包含沟状的孔和柱状的孔的至少一种的情况下，可得到上述(2)的效果。
(5)按照本发明的第5方面，由于将金属层充填到标记用的孔的开口部附近，故可使层间绝缘膜的表面一侧的整体平坦化。因此，在以覆盖标记用的孔的方式还形成层间绝缘膜的情况下，可抑制在该层间绝缘膜的标记用的孔的上方形成凹部的情况。因而，可抑制因用CMP法研磨上述的层间绝缘膜引起的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置。
(6)按照本发明的第6方面，利用金属层的帽沿状使标记用的孔的开口部变窄。因此，在以覆盖标记用的孔的方式还形成层间绝缘膜的情况下，可抑制在该层间绝缘膜的标记用的孔的上方形成凹部的情况。因而，可抑制因用CMP法研磨上述的层间绝缘膜引起的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置。
(7)按照本发明的第7方面，在第2层间绝缘膜的凹部内配置了电介质层。因此，与没有该电介质层的情况相比，相应地可使凹部变窄。因而，可抑制因用CMP法研磨第2层间绝缘膜引起的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置。
(8)按照本发明的第8方面，用电介质层充填了第2层间绝缘膜的凹部，直到第2层间绝缘膜的表面附近为止。因而，能更可靠地得到上述(7)的效果。
(9)按照本发明的第9方面，电介质层被配置在凹部的至少内表面上。相应地可使凹部、特别是凹部的开口部变窄。因而，能更可靠地得到与上述(7)同样的效果。
(10)按照本发明的第10方面，电介质层由与第2层间绝缘膜相比难以附着到在CMP法中被使用的浆液上的材料构成。因此，能更可靠地得到上述(7)方面的效果。
(11)按照本发明的第11方面，对于大致1微米以上这样的比较大的标记用的孔，可得到上述(1)至(9)的任一方面的效果。
(12)按照本发明的第12方面，在工序(c)后，利用CMP法研磨第2层间绝缘膜。因此，即使在例如在第2层间绝缘膜的表面上存在凹部的情况下，也能在用电介质层埋入该凹部后进行上述的研磨。因而，可抑制因用CMP法研磨上述的层间绝缘膜引起的浆液的残留、飞溅。其结果，没有因残留、飞溅的浆液引起的例如布线的断线等的不良情况，可提供可靠性高的半导体装置。
(13)按照本发明的第13方面，在工序(e)中，在工序(d)的结束后除去残存的电介质层。因此，即使浆液附着、残留在电介质层上，也能在该电介质层的除去时除去这样的浆液。能更可靠地得到上述(12)的效果。
(14)按照本发明的第14方面，电介质层由与第2层间绝缘膜相比难以附着到在CMP法中被使用的浆液上的材料构成。因此，能更可靠地得到上述(12)或(13)的效果。
(15)按照本发明的第15方面，对于大致1微米以上这样的比较大的标记用的孔，可得到上述(12)方面的效果。

Claims (19)

1.一种半导体装置，其特征在于，具备：
衬底，具有主表面；
层间绝缘膜，被配置在上述衬底的上述主表面上；
至少2层基底层，分别被配置在上述层间绝缘膜内，在上述层间绝缘膜的厚度方向上重叠，彼此间不相接；以及
标记用的孔，在上述层间绝缘膜内从上述层间绝缘膜的与上述衬底相反一侧的表面到上述层间绝缘膜的最靠近上述表面的上述基底层被形成。
2.如权利要求1所述的半导体装置，其特征在于：
上述标记用的孔的开口尺寸为1微米以上。
3.一种半导体装置，其特征在于，具备：
衬底，具有主表面；
层间绝缘膜，被配置在上述衬底的上述主表面上；以及
包含多个孔的标记用的孔，该多个孔的各自的开口尺寸不到1微米，在上述层间绝缘膜的表面上分别具有开口部，在上述层间绝缘膜内被形成。
4.如权利要求3中所述的半导体装置，其特征在于：
还具备被配置在上述多个孔的至少1个孔内的金属层。
5.如权利要求3中所述的半导体装置，其特征在于：
上述多个孔包含沟状的孔和柱状的孔的至少一种。
6.如权利要求3至5中的任一项中所述的半导体装置，其特征在于：
上述标记用的孔的开口尺寸为1微米以上。
7.一种半导体装置，其特征在于，具备：
衬底，具有主表面；
层间绝缘膜，被配置在上述衬底的上述主表面上；
标记用的孔，在上述层间绝缘膜的与上述衬底相反一侧的表面上具有开口部，在上述层间绝缘膜内被形成；以及
金属层，完全地充填在上述标记用的孔内。
8.如权利要求7所述的半导体装置，其特征在于：
上述标记用的孔的开口尺寸为1微米以上。
9.一种半导体装置，其特征在于，具备：
衬底，具有主表面；
层间绝缘膜，被配置在上述衬底的上述主表面上；
标记用的孔，在上述层间绝缘膜的与上述衬底相反一侧的表面上具有开口部，在上述层间绝缘膜内被形成；以及金属层，被配置在上述标记用的孔内，上述标记用的孔的上述开口部的部分形成了使上述开口部变窄的突出的帽沿状。
10.如权利要求9所述的半导体装置，其特征在于：
上述标记用的孔的开口尺寸为1微米以上。
11.一种半导体装置，其特征在于，具备：
衬底，具有主表面；
第1层间绝缘膜，被配置在上述衬底的上述主表面上；
标记用的孔，在上述第1层间绝缘膜的与上述衬底相反一侧的表面上具有开口部，在上述第1层间绝缘膜内被形成；
第2层间绝缘膜，覆盖上述标记用的孔而被配置，在上述标记用的孔的上方且在与上述衬底相反一侧的表面上具有已开口的凹部；以及
电介质层，被配置在上述第2层间绝缘膜的上述凹部内。
12.如权利要求11中所述的半导体装置，其特征在于：
用上述电介质层充填了上述第2层间绝缘膜的上述凹部，直到上述第2层间绝缘膜的上述表面为止。
13.如权利要求11中所述的半导体装置，其特征在于：
上述电介质层被配置在上述第2层间绝缘膜的上述凹部的至少内表面上。
14.如权利要求11中所述的半导体装置，其特征在于：
上述电介质层由与上述第2层间绝缘膜相比难以附着到在CMP法中被使用的浆液上的材料构成。
15.如权利要求11至14中的任一项中所述的半导体装置，其特征在于：
上述标记用的孔的开口尺寸为1微米以上。
16.一种半导体装置的制造方法，其特征在于，具备下述工序：
(a)在衬底的主表面上形成第1层间绝缘膜的工序，该第1层间绝缘膜在与上述衬底相反一侧的表面上具有已开口的标记用的孔；
(b)形成第2层间绝缘膜以覆盖上述标记用的孔的工序；
(c)在上述第2层间绝缘膜上形成电介质层的工序；以及
(d)在上述工序(c)后，利用CMP法研磨上述第2层间绝缘膜的工序。
17.如权利要求16中所述的半导体装置的制造方法，其特征在于：
还具备：(e)在上述工序(d)结束后除去残存的上述电介质层的工序。
18.如权利要求16或17中所述的半导体装置的制造方法，其特征在于：
上述电介质层由与上述第2层间绝缘膜相比难以附着到在CMP法中被使用的浆液上的材料构成。
19.如权利要求16中所述的半导体装置的制造方法，其特征在于：
上述标记用的孔的开口尺寸为1微米以上。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519721B2 (ja) * 2002-07-01 2004-04-19 沖電気工業株式会社 半導体装置の合わせマーク
DE10310716B4 (de) * 2002-12-23 2005-07-28 Infineon Technologies Ag Verfahren zur Herstellung von Justiermarken auf Halbleiterscheiben
WO2004090978A2 (en) * 2003-04-08 2004-10-21 Aoti Operating Company, Inc. Overlay metrology mark
JP2006287036A (ja) * 2005-04-01 2006-10-19 Seiko Epson Corp 半導体装置の合わせマーク、ならびに半導体装置
US7928577B2 (en) * 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
JP2013047699A (ja) * 2009-12-22 2013-03-07 Sharp Corp 表示パネルの製造方法
JP5542543B2 (ja) * 2010-06-28 2014-07-09 株式会社東芝 半導体装置の製造方法
CN104465492B (zh) * 2013-09-23 2018-03-16 中芯国际集成电路制造(上海)有限公司 穿透硅通孔结构的形成方法以及集成电路制造方法
KR20150091895A (ko) * 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
US10811360B2 (en) * 2015-09-01 2020-10-20 Toshiba Memory Corporation Semiconductor device, method for manufacturing semiconductor device and alignment mark
JP6937724B2 (ja) * 2018-06-21 2021-09-22 三菱電機株式会社 半導体装置およびその製造方法
US10847471B2 (en) * 2018-07-17 2020-11-24 Intel Corporation Dielectric filler material in conductive material that functions as fiducial for an electronic device
TWI730799B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 影像感測器的製造方法及對準標記結構
CN113471061A (zh) * 2021-06-30 2021-10-01 颀中科技（苏州）有限公司 晶圆表面介电层的制备方法、晶圆结构及凸块的成型方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001871A (en) * 1968-06-17 1977-01-04 Nippon Electric Company, Ltd. Semiconductor device
US3641402A (en) * 1969-12-30 1972-02-08 Ibm Semiconductor device with beta tantalum-gold composite conductor metallurgy
US4920403A (en) * 1989-04-17 1990-04-24 Hughes Aircraft Company Selective tungsten interconnection for yield enhancement
US5795495A (en) 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
JPH09199588A (ja) 1996-01-17 1997-07-31 Toshiba Corp 半導体装置の製造方法
JP3572555B2 (ja) 1996-02-23 2004-10-06 富士通株式会社 アライメント・マークの形成方法
KR19980016862A (ko) * 1996-08-29 1998-06-05 김광호 보이드를 방지하기 위한 층간 절연막 평탄화 방법
US5786260A (en) * 1996-12-16 1998-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a readable alignment mark structure using enhanced chemical mechanical polishing
JP2923912B2 (ja) * 1996-12-25 1999-07-26 日本電気株式会社 半導体装置
JP2947196B2 (ja) * 1997-01-23 1999-09-13 日本電気株式会社 半導体基板および半導体装置の製造方法
JP3519571B2 (ja) * 1997-04-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US5952241A (en) * 1997-09-03 1999-09-14 Vlsi Technology, Inc. Method and apparatus for improving alignment for metal masking in conjuction with oxide and tungsten CMP
US5946583A (en) * 1997-11-18 1999-08-31 Winbond Electronics Corporation Method for preventing alignment marks from disappearing after chemical mechanical polishing
US6215129B1 (en) * 1997-12-01 2001-04-10 Vsli Technology, Inc. Via alignment, etch completion, and critical dimension measurement method and structure
US5985764A (en) * 1997-12-22 1999-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Layer independent alignment system
KR100260512B1 (ko) * 1998-03-04 2000-08-01 김규현 층간 절연막 평탄화 방법
JP2000012431A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6290631B2 (en) * 1999-01-25 2001-09-18 United Microelectronics Corp. Method for restoring an alignment mark after planarization of a dielectric layer
US6136662A (en) * 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2001022097A (ja) * 1999-07-06 2001-01-26 Mitsubishi Electric Corp 多層配線プロセス用転写マーク構造および多層配線プロセス用転写マーク作成方法
US6271602B1 (en) * 1999-08-31 2001-08-07 Advanced Micro Devices, Inc. Method for reducing the susceptibility to chemical-mechanical polishing damage of an alignment mark formed in a semiconductor substrate

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