CN101615598B - 用于防止管芯切割引起的应力的保护密封环 - Google Patents

用于防止管芯切割引起的应力的保护密封环 Download PDF

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Abstract

本发明提供了一种半导体芯片，包括：半导体衬底；在半导体衬底上方的多个低k电介质层；在所述多个低k电介质层上方的第一钝化层；和在所述第一钝化层上方的第二钝化层。第一密封环与该半导体芯片的边缘相邻，其中该第一密封环具有与第一钝化层的底表面基本上平齐的上表面。第二密封环与该第一密封环相邻并且相比第一密封环位于半导体芯片的内侧上。该第二密封环包括在该第一钝化层和该第二钝化层中的焊盘环。沟槽环包括直接形成在第一密封环上方的至少一部分。该沟槽环从该第二钝化层的顶表面向下延伸至至少该第一钝化层和该第二钝化层之间的界面。

Description

用于防止管芯切割引起的应力的保护密封环
技术领域
本发明涉及一种集成电路，更具体地，涉及一种密封环的结构及形成方法。
背景技术
密封环的形成是半导体后端工艺中一个重要的组成部分。密封环是一种围绕集成电路的应力保护结构，该应力保护结构保护半导体芯片内的内部电路免受由晶片切割为半导体芯片而引起的损坏。
典型的密封环通常由互连的金属线和连接通孔形成。图1是密封环10的一部分的示意图，该部分形成在划片线(scribe line；或者称为划片槽)12的内侧上，划片线12有时也称作切割线(dicing line)12。典型地，在附图的左手侧上具有电路区域(未示出)。
密封环10包括均形成在电介质层16中的互连金属元件，该互连金属元件由金属线14和导电通孔18形成。金属线14和通孔18物理连接。此外，钝化膜20形成于密封环10的顶层之上。
由于提供了密封环10和钝化膜20，保护了密封环10内侧上的电路区域免受可能在半导体芯片中引起裂缝的外界环境的影响，这样，就可以确保半导体器件长时间周期上性能的稳定性。典型地，密封环可以电性接地。如图2所示，为了具有更大的强度，通孔18可以互连，形成连续的通孔条。
密封环10的另外功能是保护密封环10内侧上的集成电路免受湿气引起的退化。电介质层16典型地由多孔的低k电介质材料形成。湿气可能轻易地渗透低k电介质层16而到达集成电路。因为密封环10由金属形成，所以该密封环10阻挡了湿气的渗透路径，并可以基本上消除任何湿气的渗透。
尽管与金属线14结合的连续通孔条18可以防止裂缝延伸进入电路区域，但传统的密封环仍有缺点。第一，传统上，仅形成一个具有连续通孔条的密封环。如果该密封环损坏，将没有用来阻止裂缝传播进入各半导体芯片的结构。第二，连续通孔条通常具有基本上小于各覆盖金属线的厚度的宽度，且因此不具有足够的强度来阻止管芯切割过程中的裂缝传播。第三，裂缝可能通过钝化膜20和下面的层之间的界面22传播进入电路区域。这样，需要新的结构和形成方法。
发明内容
根据本发明的一方面，半导体芯片包括：半导体衬底；在该半导体衬底上方的多个低k电介质层；在多个低k电介质层上方的第一钝化层；和在第一钝化层上方的第二钝化层。第一密封环与该半导体芯片的边缘相邻，其中该第一密封环具有与该第一钝化层的底表面基本上平齐的上表面。第二密封环与该第一密封环相邻并且相比第一密封环位于半导体芯片的内侧上。该第二密封环包括在该第一钝化层和该第二钝化层中的焊盘环。沟槽环包括直接形成在第一密封环上方的至少一部分。该沟槽环从该第二钝化层的顶表面向下至少延伸至该第一钝化层和该第二钝化层之间的界面。还公开了其它实施例。
有利的是，通过使用本发明的实施例，减少了由管芯切割引起的裂缝传播。
附图说明
为了更完整的理解本发明及其优点，现参考结合相应的附图给出的以下描述，其中：
图1和2示出了传统的密封环；
图3A和3B分别是本发明的一个实施例的横截面图和俯视图；
图3C示意性示出了半导体芯片、与该半导体芯片相邻的划片线和该半导体芯片中的密封环的俯视图；
图4是本发明的可选实施例的横截面图，其中在每个电介质层中，金属线环和通孔环具有基本上相同的宽度；以及
图5是包括三个密封环的本发明的另一实施例的横截面图。
具体实施方式
下面详细讨论实施例的制造和使用。但是，应该理解，该实施例提供了很多可应用的发明构思，所述发明构思可以在较宽类型的特定上下文中实施。所讨论的特定实施例仅是制造和使用本发明的特定方式的示例性说明，而没有限制本发明的保护范围。
提供了一种具有改进的防裂缝能力的密封环结构及形成所述密封环结构的方法。并讨论该实施例的各种变形。贯穿本发明的各种视图和示例性实施例，相同的参考数字用于指示相同的元件。
附图3A示出了本发明的第一实施例。半导体晶片的一部分包括半导体衬底30，所述半导体衬底30可以由硅或其它III族、IV族和/或V族元素形成。半导体衬底30可以轻掺杂有p型杂质。重掺杂的p型(p+)区32形成在半导体衬底30的顶表面处。层间电介质(ILD)34形成在衬底30上方。
在一个实施例中，接触插塞36形成在ILD34中，并且电连接至p+区32。这样，该接触插塞36连接至电性接地端(未示出)。每个接触插塞36可以形成靠近芯片41边缘的接触环。已示出划片线边界40，其中划片线38位于划片线边界40的左侧，并且半导体芯片41位于划片线边界40的右侧。在管芯切割中，沿着包括划片线38的多个划片线将半导体芯片分开。相应地，尽管在管芯切割后芯片41的实际边界可能稍微偏离划片线边界40，但是划片线边界40可以处理作为半导体芯片41的边缘。
密封环42和44形成在半导体芯片41中并紧邻半导体芯片41的四个边缘(参考图3C)。在一个实施例中，更靠近划片线38且可能具有基本上对准划片线边界40的外边界的第一密封环42(可选地、称为牺牲密封环)比第二密封环44(主密封环)更窄。密封环42和44包括形成在低k电介质层50中的多个金属线46/58和通孔48/60(表示为48A、48B、60A和60B)。低k电介质层50的介电常数(k值)可以低于3.0，甚至低于大约2.5，因此在整个描述中也称为极低k(ELK)电介质层50。如现有技术所知，底金属线46(在底金属层中，通常称为M1)可以用单镶嵌工艺形成，而上金属线46可以连同下面的通孔48使用双镶嵌工艺形成。
图3C示出了如图3A中所示实施例的俯视图，其中图3A中所示的横截面图是沿着图3C中的线3A-3A所取。示意性地示出半导体芯片41、划片线38、以及密封环42和44的相对位置。
回过来参考图3A，在电介质层50之上的是顶电介质层52，所述顶电介质层52直接在钝化层Pass-1(钝化1)和Pass-2(钝化2)的下面，其中形成有金属线46/58和通孔48/60。为了改善机械性能并防止湿气渗透，顶电介质层52可以由未掺杂的硅酸玻璃(USG)形成，并因此在整个描述中称为USG层52，尽管它们可以由其它材料形成。金属线46/58和通孔48/60可以包括铜或铜合金，并且可以使用通常熟知的双镶嵌工艺形成。在整个描述中称作Pass-1的第一钝化层形成在顶电介质层52之上。在整个描述中，术语“钝化层”指在双镶嵌结构上方的电介质层，其中钝化层中的金属特征不是使用镶嵌工艺形成。
密封环44还包括在金属线58上并物理连接至金属线58的铝环(在整个描述中可选地称为铝焊盘(AP)或焊盘环)。铝环AP可以包括在钝化层Pass-1之上的一部分和穿入钝化层Pass-1的一部分。第二钝化层Pass-2形成在钝化层Pass-1和铝环AP之上。所述钝化层Pass-1和Pass-2可以由氧化物、氮化物及其组合形成，且可以由相同或不同材料形成。铝环AP可与暴露在半导体芯片41的顶表面上的键合焊盘(bond pad；未示出)的形成的同时形成。
在一个实施例中，金属线46/58、通孔48/60和铝环AP可以具有锥形的轮廓(未示出)，这些特征的每一个的底部宽度比各顶部宽度小。用点线47作为示范性的边界、在顶部金属线46/58中示意地示出所述锥形轮廓。有利地，锥形金属线46/58、通孔48/60和铝环AP在向下传递应力中更为有效。相应地，由管芯切割产生的应力更可能由密封环42和44吸收。为形成金属线46/58、通孔48/60和铝环AP的倾斜边缘，在各沟槽开口和通孔开口的形成中，可以调节工艺条件，，例如蚀刻气体(比如C4F8、CHF)的百分比，含氧和含氮气体的百分比，和/或偏压功率等。在可选的实施例中，金属线46/58、通孔48/60和铝环AP具有基本上垂直的边缘。
图3B示出了图3A所示实施例的俯视图，其中图3A中所示的横截面图是沿着图3B中的线3A-3A所取。连接密封环42的两层的通孔包括通孔条(viabars)48A和通孔48B(此后称作分立的通孔)。通孔条48A形成沿着各半导体芯片41的界限(parameter)延伸的封闭环路的环。分立的通孔48B形成平行于通孔条48A的线。类似地，由分立的通孔48B形成的线沿着各半导体芯片的四个边缘延伸并且也具有类似环形的形状。
密封环44包括通孔条60A和分立的通孔60B。分立的通孔60B可以形成阵列，并且该阵列沿着各半导体芯片的边缘延伸以形成类似环的结构。在一个实施例中，通孔条60A中的一个通孔条位于分立的通孔60B的内侧上，而其它的通孔条形成在分立的通孔60B的外侧上(接近于各半导体芯片的边缘的一侧)。在其它实施例中，通孔条60A可以形成在分立的通孔60B之间。在再一其它实施例中，类似于通孔条60A的其他通孔条可以插入到分立的通孔60B之间。分立的通孔60B中每一个可以具有基本上等于长度L1的宽度W1。可选择地，长度L1和宽度W1是不同的，但是二者相当，长度与宽度之比小于大约2。可以认识到如果密封环42的宽度足够大，可以增加更多的分立通孔48B以形成类似于分立通孔60B的通孔阵列。有利地，通过形成分立的通孔和细的通孔条，减小了由腐蚀用于通孔开口的大的电介质区域所导致的刻蚀困难。
作为切割晶片的结果，裂缝可能发生在切口线处并传播到半导体芯片中。由发明人所进行的试验显示，相当大的百分率(有时大于50％)的裂缝发生在半导体芯片的顶部，例如，在USG层52或钝化层Pass-1和Pass-2中。特别地，在钝化层Pass-1和Pass-2之间的界面64(参考图3A)对于裂缝是脆弱的，并且所述裂缝趋于沿着界面64传播到半导体芯片41中。基于该发现，形成了沟槽66。
沟槽66形成在牺牲密封环42的上方。如果从顶部看，沟槽66也形成为具有四个边缘的沟槽环，每个边缘靠近半导体芯片41的相应边缘。沟槽66的底部68可以达到界面64。底部68也可以在界面64的下面延伸例如大于大约
Figure G2009101500117D00051
但是钝化层的一层Pass-1可以保留在金属线46的顶部上方以防止暴露金属层46。沟槽66的一个有利的特点是，如果裂缝发生在管芯切割过程中并沿着界面64传播，裂缝将被沟槽66阻止。即使裂缝传播穿过沟槽66，如果有的话，沟槽66也会显著地减小裂缝的应力，并且密封环44将有效地防止裂缝的任何进一步的传播。这为防止破裂提供了双保险。可以理解，在比沟槽66的底部68更高的水平上发生的任何裂缝都将被阻止，包括那些在钝化层Pass-2中发生的裂缝。沟槽66可以具有更大大约1μm至2μm的宽度W3。在切割各半导体晶片时，沟槽66没有被填充。封装工艺之后，沟槽66或者未被填充、或者可以用与钝化层Pass-1和Pass-2相同或不同的材料填充。
图4示出了本发明的可选实施例。除了通孔48和60不包括分立的通孔之外，该实施例与图3A和3B示出的实施例相似。取而代之的是，通孔48/60的每一个的宽度基本上分别等于上覆的金属线46/58的宽度。与图3A和3B中所示的实施例相似，每个金属线46/58和通孔48/60形成一个环。与图3A和3B中所示的实施例比较，由于通孔环48/60引起的高金属密度，在工艺细节上、该实施例可以被更加注意地形成。再次，沟槽66形成在密封环42的上方并与划片线38相邻，其中沟槽66向下延伸至少到达在钝化层pass-1和pass-2之间的界面64，而且可能向下延伸进入钝化层pass-1中的中间水平。
图5示出本发明的可选实施例。另外的牺牲密封环70与划片线38相邻形成。密封环70也包括USG层52中的金属线部分72和通孔部分74。金属线部分72和通孔部分74的宽度可以基本上彼此相等，并且小于密封环42和44的宽度。在一示例实施例中，密封环70的宽度W4大约为0.5μm。密封环70的小的宽度可有利地获得密封环区域中金属特征的密度的所希望的减小。另外，其还具有减小管芯切割所引起的应力的作用。进一步地，在该情况下，由于小的宽度而会使切口线意外地通过密封环70；因此，较小的、管芯切割引起的应力被施加到密封环42和44上。
本发明的实施例具有改善的、防止裂缝传播进入电路区的能力。特别地，增强的保护设计提供了双重保护，一个是用沟槽，另一个是用实心密封环。相应地，显著降低了裂缝传播进入电路区的可能性。
尽管已经详细描述了本发明及其优点，但应当理解，在不背离由所附的权利要求限定的本发明的精神和范围的情况下，可以进行各种变化、替换及改造。此外，不意味着本申请的范围限于说明书中描述的工艺、设备、制造、以及物质组成、手段、方法和步骤的特定实施例。本领域技术人员从本发明的公开内容将很容易意识到那些现在存在的或以后发现的工艺、设备、制造、物质组成、手段、方法或步骤，其与这里描述的根据本发明相应实施例所使用的完成基本上相同的功能或达到基本上相同的结果。因此，期望所附的权利要求将这样的工艺、设备、制造、物质组成、手段、方法或步骤包括在它们的范围内。此外，每个权利要求构成一个单独的实施例，并且不同权利要求和实施例的组合也落入本发明的保护范围内。

Claims (17)

1.一种集成电路结构，包括：
半导体芯片，该半导体芯片包括：
半导体衬底；
该半导体衬底上方的多个低k电介质层；
该多个低k电介质层上方的第一钝化层；
该第一钝化层上方的第二钝化层；
第一密封环，该第一密封环与该半导体芯片的边缘相邻，其中第一密封环具有与第一钝化层的底表面平齐的上表面；
第二密封环，该第二密封环邻近该第一密封环并相比该第一密封环位于半导体芯片的内侧上，其中该第二密封环包括该第一钝化层和该第二钝化层中的焊盘环；和
沟槽环，所述沟槽环包括直接在第一密封环上方的至少一部分，其中沟槽环从第二钝化层的顶表面向下延伸至至少该第一钝化层和该第二钝化层之间的界面。
2.根据权利要求1所述的集成电路结构，还包括与该第一密封环相邻的划片线，其中沟槽环的外边缘与该半导体芯片和该划片线之间的界面垂直对准。
3.根据权利要求1所述的集成电路结构，其中在该多个低k电介质层的每个低k电介质层中，该第一密封环包括金属线环和在该金属线环下的通孔环。
4.根据权利要求3所述的集成电路结构，其中在多个低k电介质层的每个低k电介质层中，该第一密封环还包括在该金属线环下并邻接该金属线环的分立通孔，其中该分立通孔对准具有环状形状的线。
5.根据权利要求1所述的集成电路结构，还包括：
在该多个低k电介质层和该第一钝化层之间的未掺杂硅酸玻璃(USG)层；
在该USG层中和该第一密封环中的附加的金属线环；和
在该USG层中和该第一密封环中的附加的通孔环，其中该附加的通孔环在该附加的金属线环之下并邻接该附加的金属线环。
6.根据权利要求1所述的集成电路结构，还包括：
在该第一密封环和该第二密封环之间的第三密封环，其中该第三密封环具有与该第一钝化层的底表面平齐的顶表面。
7.根据权利要求1所述的集成电路结构，其中整个该焊盘环被该第二钝化层覆盖。
8.根据权利要求1所述的集成电路结构，其中该第一密封环和该第二密封环的每个还包括接触该半导体芯片的半导体衬底的接触插塞环。
9.根据权利要求1所述的集成电路结构，其中该沟槽环延伸到该第一钝化层内，一层第一钝化层保留在第一密封环的上方。
10.一种集成电路结构，包括：
半导体芯片，该半导体芯片包括：
多个低k电介质层；
在该多个低k电介质层上方的第一钝化层，其中该第一钝化层具有第一底界面；
在该第一钝化层上方的第二钝化层，其中该第二钝化层具有第二底界面；
第一密封环，所述第一密封环具有与第一底界面平齐的上表面，其中在多个低k电介质层的每个电介质层中，该第一密封环包括：
第一金属线环；
在该第一金属线环下的第一通孔环；和
在该第一金属线环下的第一多个分立通孔；
第二密封环，所述第二密封环邻近该第一密封环并在该第一密封环的内侧上，其中该第二密封环包括在该第一钝化层和该第二钝化层中的焊盘环，和
沟槽环，该沟槽环包括至少直接在该第一密封环上方的一部分，其中该沟槽环从该第二钝化层的顶表面向下延伸至至少该第二底界面；和
划片线，所述划片线邻接该半导体芯片，其中该第一密封环具有与在该半导体芯片和该划片线之间的界面对准的外边缘。
11.根据权利要求10所述的集成电路结构，其中在多个低k电介质层的每个低k电介质层中，该第二密封环还包括在该第一金属线环下的第二通孔环。
12.根据权利要求10所述的集成电路结构，还包括在第一多个低k电介质层上方的未掺杂硅酸玻璃(USG)层。
13.根据权利要求12所述的集成电路结构，其中
该第一密封环还包括：
在USG层中的第二金属线环；
在该第二金属线环下方且在该USG层中的第三通孔环；和
在该第二金属线环下方且在该USG层中的第二多个分立通孔；且
其中该第二密封环还包括：
在该USG层中的第三金属线环；
在该第三金属线环下方且在该USG层中的第四通孔环；和
在该第三金属线环下方且在该USG层中的第四多个分立通孔。
14.根据权利要求10所述的集成电路结构，其中整个该焊盘环被该第二钝化层覆盖。
15.根据权利要求10所述的集成电路结构，其中该第一密封环和该第二密封环的每个还包括接触该半导体芯片的半导体衬底的接触插塞环。
16.根据权利要求10所述的集成电路结构，其中该沟槽环延伸到该第一钝化层内，一层第一钝化层保留在第一密封环的上方。
17.根据权利要求10所述的集成电路结构，其中该第二密封环包括：
第二金属线环；
在该第二金属线环下方的第二通孔环；和
在该第二金属线环下方的第二多个分立通孔。
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