TWI686905B - 半導體結構 - Google Patents

Abstract

一種半導體結構，包含：基底、 第一絕緣層、第二絕緣層、第一密封環結構、第二密封環結構、以及鈍化層。基底具有晶片區以及密封環區。第一絕緣層位於基底之上。第二絕緣層位於第一絕緣層之上。第一密封環結構埋置於第一絕緣層及第二絕緣層中且位於密封環區內，其中第一密封環結構包含金屬層堆疊。第二密封環結構，埋置於第一絕緣層中且位於密封環區內，其中第二密封環結構包含環型多晶矽結構。鈍化層位於第二絕緣層及第一密封環結構之上。

Description

半導體結構

本發明是關於半導體結構，特別是關於晶片密封環結構。

在半導體製程中，可在半導體晶圓上同時製造複數個包含積體電路(integrated circuit，IC)的晶粒(die)。在每二個相鄰的晶粒之間可設置密封環(seal ring)結構來保護晶粒，使得晶粒在後續的切割製程(dicing process)中，可免於晶粒中的積體電路遭受破壞。

一般來說，在半導體晶圓上之包含積體電路的晶粒皆由密封環結構所包圍，而密封環結構可將這些晶粒分別隔離開來。密封環結構可防止在切割晶圓時造成晶粒內部之積體電路受到外應力影響而產生微裂縫(microcrack)，可避免濕氣(moisture)或化學汙染物入侵，並可避免靜電放電(electrostatic discharge，ESD)對晶粒造成衝擊。

雖然現有的密封環結構大致符合需求，但並非各方面皆令人滿意，特別是密封環結構對於晶粒的保護效果仍需進一步改善。

本發明的一些實施例提供一種半導體結構，包含：基底、 第一絕緣層、第二絕緣層、第一密封環結構、第二密封環結構、以及鈍化層。基底具有晶片區以及密封環區。第一絕緣層位於基底之上。第二絕緣層位於第一絕緣層之上。第一密封環結構埋置於第一絕緣層及此第二絕緣層中且位於密封環區內，其中第一密封環結構包含金屬層堆疊。第二密封環結構，埋置於第一絕緣層中且位於密封環區內，其中第二密封環結構包含環型多晶矽結構。鈍化層位於第二絕緣層及第一密封環結構之上。在上視圖中，密封環區圍繞晶片區，其中第二密封環結構圍繞晶片區，且第一密封環結構圍繞第二密封環結構。

本發明的一些實施例提供一種半導體結構，包含：基底、絕緣層、外側密封環結構、內側密封環結構、以及鈍化層。基底，具有晶片區以及密封環區。絕緣層位於基底之上。外側密封環結構埋置於絕緣層中且位於密封環區內，其中外部密封環結構包含第一金屬層堆疊。內側密封環結構埋置於絕緣層中且位於密封環區內，其中內部密封環結構包含第二金屬層堆疊。鈍化層位於外側密封環結構及內部密封環結構之上。在上視圖中，密封環區圍繞晶片區，其中內側密封環結構圍繞晶片區，外側密封環結構圍繞內側密封環結構，並且外側密封環結構與內部密封環結構藉由複數個塊狀連接部連接而形成H型環型結構。

本發明的一些實施例提供一種半導體結構，包含：基底、第一絕緣層、第二絕緣層、外側密封環結構、內側密封環結構、環型多晶矽結構、以及鈍化層。基底具有晶片區以及密封環區。第一絕緣層位於基底之上。第二絕緣層位於第一絕緣層之上。外側密封環結構，埋置於第一絕緣層及第二絕緣層中且位於密封環區內，其中外部密封環結構包含第一金屬層堆疊。內側密封環結構埋置於第一絕緣層及第二絕緣層中且位於密封環區內，其中內部密封環結構包含第二金屬層堆疊，其中外側密封環結構與內部密封環結構藉由複數個塊狀連接部連接而形成H型環型結構。環型多晶矽結構埋置於第一絕緣層中且位於密封環區內。鈍化層位於第二絕緣層、外側密封環結構、以及內側密封環結構之上。在上視圖中，密封環區圍繞晶片區，其中環型多晶矽結構圍繞晶片區，且H型環型結構圍繞環型多晶矽結構。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

此外，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

雖然所述的一些實施例中的部件以特定順序描述，這些描述方式亦可以其他合邏輯的順序進行。本發明實施例中的半導體結構可加入其他的部件。在不同實施例中，可替換或省略一些部件。

本發明提供一種半導體結構，其包含設置於晶片區(chip region)與切割道區(scribe line region)之間的密封環區(seal ring region)，其中此密封環區包含圍繞晶片區的密封環結構。在本發明一實施例中，係利用環型多晶矽結構作為密封環，以進一步防止在切割製程中造成晶粒的機械損傷(mechanical damage)並防止濕氣及化學汙染物的入侵，有效提升密封環結構對於晶粒的保護效果進而減少密封環區的面積。

首先，請參照第1圖，是根據本發明的一實施例，繪示出例示性半導體結構100的部分上視圖。根據本發明一些實施例，半導體結構100包含晶片區101、圍繞晶片區101的密封環區103、以及圍繞密封環區103的切割道區102。晶片區101可用來形成各種半導體元件。舉例來說，這些半導體元件可包含例如電晶體(transistor)、二極體(diode)、或其他主動元件(active component)，或者可包含例如電阻器(resistor)、電容器(capacitor)、電感(inductor)、或其他被動元件(passive component)。密封環區103可形成用來保護晶粒內部結構的一或多個密封環結構。切割道區102可用來實施晶圓的切割製程。如第1圖所示，密封環區103包含第一密封環結構104及第二密封環結構105，其中第一密封環結構104包含金屬層堆疊，而第二密封環結構105包含環型多晶矽結構。在上視圖中，根據本發明一些實施例，第二密封環結構105圍繞晶片區101，且第一密封環結構104圍繞第二密封環結構105。

第2-1圖是根據本發明的一些實施例，繪示出例示性半導體結構200的部分上視圖。在一些實施例中，第2-1圖與第1圖之差異在於第2-1圖中的密封環區103包含二個具有環型多晶矽結構的第二密封環結構105、106。值得注意的是，雖然第2-1圖中僅繪示出一個第一密封環結構104及二個第二密封環結構105、106，但是本發明實施例所包含之第一密封環結構104及第二密封環結構105的數量並不以此為限。

接著，請參照第2-1圖並搭配參照第2-2、2A-1、2A-2、2A-3、以及2B圖。第2-2圖是半導體結構200之部分截面的上視圖。第2A-1、2A-2、及2A-3圖是沿著第2-1圖中所繪示之線段A-A’所繪示之根據本發明之不同實施例的剖面示意圖。第2B圖是沿著第2-1圖中所繪示之線段B-B’所繪示之剖面示意圖。應理解的是，為了簡明地描述本發明實施例，並未將半導體結構200的所有元件繪示於第2A-1、2A-2、2A-3、以及2B圖中。

如第2A-1圖之剖面圖與第2-1圖之上視圖所示，根據本發明一些實施例，基底201可區分為晶片區101、密封環區103、以及切割道區102。在一些實施例中，基底可為半導體基板，例如：矽基板，但本發明實施例並非以此為限。舉例而言，基底亦可為元素半導體(elemental semiconductor)，包含：鍺(germanium)；化合物半導體(compound semiconductor)，包含：氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體(alloy semiconductor)，包含：矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)、及/或磷砷銦鎵合金(GaInAsP)、或上述材料之組合。在其他實施例中，基底也可以是絕緣層上覆半導體(semiconductor on insulator)基板，上述絕緣層覆半導體基板可包含底板、設置於底板上之埋藏氧化層、及設置於埋藏氧化層上之半導體層。此外，基底可為N型或P型導電類型。

在一些實施例中，基底201可包含隔離結構202用以定義晶片區101，並電性隔離基底201之晶片區101之中或之上的半導體元件(未繪示)。另外，基底201也可包含隔離結構203用以區隔密封環區103及切割道區102。在一些實施例中，隔離結構202、203可包含淺溝槽隔離(shallow trench isolation，STI)結構、局部矽氧化(local oxidation of silicon，LOCOS)結構、其他合適的隔離部件、或上述之組合。隔離結構202、203之材料可包含二氧化矽、摻氮氧化矽、氮化矽、氮氧化矽、或其他類似的材料。

在一些實施例中，在密封環區103之基底201可包含靠近基底201之上表面的摻雜區204，並且摻雜區204位於隔離結構202及隔離結構203之間。摻雜區204之導電類型可取決於晶片區101之內部的電路設計。在一些實施例中，摻雜區203可為P型，其摻質例如硼、鋁、鎵、銦、三氟化硼離子(BF3+)、或上述之組合。其他實施例中，摻雜區204可為n型，其摻質例如為氮、磷、砷、銻離子、或前述之組合。

如第2A-1圖所示，層間介電(interlayer dielectric，ILD)層211位於基底201之上並覆蓋隔離結構202、203與摻雜區204。層間介電層212之上則更設有一或多層的金屬間介電(inter-metal dielectric，IMD)層212。值得注意的是，為了簡明的目的，第2A-1圖僅繪示出單一層的金屬間介電層212，然而金屬間介電層212所包含之層數並不以此為限。

在一些實施例中，層間介電層211與金屬間介電層212可由相同或不同的材料所形成。舉例來說，層間介電層211與金屬間介電層212之材料可分別包含一或多種單層或多層介電材料，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他適合的介電材料。低介電常數介電材料可包含但不限於氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)。舉例而言，可使用旋轉塗佈製程(spin coating)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition， PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD， HDPCVD)、其他合適的方法或前述之組合來形成層間介電層211以及一或多層金屬間介電層212。

層間介電層211是用來隔離基底上的半導體元件與金屬層，而金屬間介電層212是用來隔離不同層的金屬層。根據本發明之實施例，雖然層間介電層211以及金屬間介電層212可能包含相同的材料，但層間介電層211與金屬間介電層212之分界可以最底層的金屬層208(即第一層金屬導線)之下表面為基準。在一些實施例中，在金屬層208之下表面以下為層間介電層211，而在金屬層208之下表面以上為金屬間介電層212。

在第2A-1圖所繪示之密封環區103中，第一密封環結構104、第二密封環結構105、以及第二密封環結構106位於密封環區103中，並且依序朝靠近晶片區101的方向排列。根據本發明之一些實施例，如第2A-1圖所示，第一密封環結構104可包含由複數個第一接觸件205、複數個導孔206、207、以及金屬層208、209、210所組成的金屬層堆疊。第二密封環結構105可包含環型多晶矽結構105B及位於其上的第二接觸件105A。第二密封環結構106可包含環型多晶矽結構106B及位於其上的第二接觸件106A。

接著，為了更明確描述上述導孔及接觸件的形狀，請參照第2A-1圖並搭配第2-2圖所繪示之半導體結構200的部分截面上視圖。應注意的是，第2-2圖主要繪示出導孔及接觸件之截面形狀以突顯本發明的技術特徵，因而並未繪示出半導體結構200的所有結構。根據本發明之一些實施例，第一密封環結構104所包含之複數個第一接觸件205及/或複數個導孔206、207的截面在上視圖中可為環型導孔。此環型導孔的輪廓可大抵相似於第2-1圖所繪示之第一密封環結構104之環型輪廓。為了簡明的目的，在第2-2圖中並未繪示出導孔206、207，然而導孔206、207的輪廓可大抵相同於第一接觸件205的環形輪廓。在一些實施例中，第二密封環結構105、106所包含的第二接觸件105A、106A為孔型導孔， 換句話說，此孔型導孔在第2-2圖之截面上視圖中具有不連續的環型輪廓。應注意的是，第2-2圖中所繪示之導孔及接觸件的形狀、數量、及排列方式僅為例示性的，本發明並不以此為限。

在一些實施例中，第一密封環結構104所包含之第一接觸件205埋置在層間介電層211中且與基底201之摻雜區204接觸。第一密封環結構104所包含之導孔206、207以及金屬層208、209、210埋置在金屬間介電層212中，其中金屬層208、209、210藉由導孔206、207相互電性連接。在一些實施例中，最底層之金屬層208與第一接觸件205電性連接。根據本發明一些實施例，藉由設置摻雜區204與第一接觸件205接觸，可降低第一接觸件205與基底201之間的電阻。藉此，在切割晶圓時所產生的靜電可有效地經由第一密封環結構104接至基底201，進而降低靜電放電(ESD)對晶粒造成衝擊。

在一些實施例中，可使用微影製程、蝕刻製程、其他適當之製程或上述之組合在層間介電層211及金屬間介電層212中形成開口，然後在上述開口中填充導電材料以形成第一接觸件205及導孔206、207。在一些實施例中，第一接觸件205及導孔206、207之導電材料包含金屬材料(例如：鎢、鋁、或銅)、金屬合金、其他合適的導電材料或上述之組合。舉例而言，可使用物理氣相沉積(PVD)製程(例如：蒸鍍法(evaporation)或濺鍍法(sputtering))、電鍍法(plating)、原子層沉積(ALD)製程、其他合適的製程或上述之組合來沉積導電材料於上述開口中形成第一接觸件205及導孔206、207。

在一些實施例中，金屬層208、209、210可包含Cu、W、Ag、Ag、Sn、Ni、Co、Cr、Ti、Pb、Au、Bi、Sb、Zn、Zr、Mg、In、Te、Ga、其他適合的金屬材料、上述之合金、或上述之組合。在一些實施例中，可以物理氣相沉積(PVD)製程、電鍍(plating)製程、原子層沉積(ALD)製程、其他適合的製程或上述之組合形成毯覆金屬層於層間介電層211上以及在多層金屬間介電層212之中。另外，在一些實施例中，可使用金屬鑲嵌製程(damascene process)以形成圖案化的金屬層208、209、210。應注意的是，在第2A-1圖中所繪示之第一接觸件、導孔、以及金屬層之數量僅為例示性的，本發明實施例並不以此為限。

如第2A-1圖所示，在一些實施例中，第二密封環結構105、106僅埋置於層間介電層211中。換句話說，第二密封環結構105、106位於最底層之金屬層208與基底201之間。根據本發明之一些實施例，第二密封環結構105、106分別包含第二接觸件105A、106A及環型多晶矽結構105B、106B。在一些實施例中，環型多晶矽結構105B、106B設置於基底201之隔離結構202之上。第二接觸件105A、106A分別設置於環型多晶矽結構105B、106B之上且僅設置於層間介電層211中而未延伸至金屬間介電層212。在一些實施例中，第二接觸件105A、106A與第一接觸件205直接接觸最底層之金屬層208。根據本發明之其他實施例，第二密封環結構105、106不包含分別設置於環型多晶矽結構105B、106B之上的第二接觸件105A、106A(未繪示)。在此情況下，環型多晶矽結構105B、106B之頂面埋置在層間介電層211中而不接觸金屬層208。

在一些實施例中，第二接觸件105A、106A之材料及形成方法大抵相同於第一接觸件205及導孔206、207，故此處不再贅述。在一些實施例中，環型多晶矽結構105B、106B是由多晶矽所形成，例如可使用化學氣相沉積(CVD)製程來形成。

如第2A-1圖所示，在一些實施例中，鈍化層(passivation layer)213位於金屬間介電層212之上並覆蓋第一密封環結構104。鈍化層213可保護下方的膜層並提供物理隔離及結構支撐。舉例而言，鈍化層213可包含SiO ₂、SiN ₃、SiON、Al ₂O ₃、AlN、聚亞醯胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、聚苯并噁唑(polybenzoxazole，PBO)、其他適當之材料或上述之組合。在一些實施例中，可使用化學氣相沉積法(CVD)、旋轉塗佈法(spin-coating)、其他適當之方法或上述之組合形成鈍化層213。在一些實施例中，可經化學機械研磨(chemical mechanical polish，CMP)製程使鈍化層213具有平坦或大抵上平坦的上表面。在一些實施例中，鈍化層213可在密封環區103與切割道區102之間形成露出金屬間介電層212的開口O，開口O具有可減少在實施晶圓的切割製程於切割道區102時所產生的外應力傳遞至密封環區102等用途。

根據本發明實施例，如第2A-1圖所示，第二密封環結構105、106的寬度為第一寬度W1。在一些實施例中，第一寬度W1的範圍在約0.2微米(micrometer，um)至約10微米(um)的範圍。第二密封環結構105與第二密封環結構106的寬度可為相同或不同。第一密封環結構104與第二密封環結構105之間距為第一距離D1，第二密封環結構105與第二密封環結構106之間距為第二距離D2，以及晶片區101鄰接於密封環區103之邊緣與第一密封環結構104之金屬層209之靠近晶片區101之邊緣的間距為第三距離D3。在一些實施例中，第一距離D1在約0.2微米(um)至約10微米(um)的範圍，以及第二距離D2也在約0.2微米(micrometer，um)至約10微米(um)的範圍。在一些實施例中，第三距離D3不小於10微米(um)，例如在約10微米(um)至約100微米(um)的範圍。在一些實施例中，第二密封環結構105、106所包含之環型多晶矽結構105B、106B之間距大抵相同於第二距離D2，例如在約0.2微米(um)至約10微米(um)的範圍。

在一些實施例中，沿著密封環區103往晶片區101的方向，由第一密封環結構104最為起始點，每經過0.2微米(um)至約10微米(um)可增加設置一個第二密封環結構，例如可設置三個以上的第二密封環結構(未繪示)。應注意的是，雖然第2A-1圖僅繪示二個第二密封環結構105、106，但第二密封環結構的數量並不以此為限。藉由密封環區103中之結構及配置，除了防止在切割製程中造成晶粒的機械損傷(mechanical damage)以及防止濕氣及化學汙染物的入侵外，亦可防止在製造過程中的內應力影響內部結構，有效提升密封環結構對於晶粒的保護效果進而增加密封環內的可規劃晶片區面積。

請參照第2A-1圖並搭配參照第2B圖，第2B圖是根據本發明的一些實施例，繪示出對應於第2-1圖所示之晶片區與密封環區的B-B’線段剖面示意圖。第2B圖繪示出晶片區101之部分結構以及密封環區103的部分結構，其中關於密封環區103的部分結構的細節請參照關於第2A-1圖之描述。如第2B圖所示，晶片區101包含設置於基底201中的源極區214及汲極區215、埋置於層間介電層211中的閘極結構216、位於閘極結構216之相對兩側的閘極間隔物217、以及位於閘極結構216之頂面上的閘極接觸件218。在一些實施例中，閘極接觸件218直接接觸最底層之金屬層208。

根據本發明之一些實施例，閘極結構216與環型多晶矽結構105B、106B位於同一層級(level)。在一些實施例中，閘極結構216與環型多晶矽結構105B、106B由同一層多晶矽層圖案化而成。在一些實施例中，閘極接觸件218之材料及形成方法大抵相同於第二接觸件105A、106A，亦可於同一道製程中形成，故此處不再贅述。藉由在閘極製程中同時形成第二密封環結構105、106所包含之環型多晶矽結構105B、106B，可不需增加額外的製程成本而能提供晶片區101更完善的保護。在其他實施例中，閘極結構之材料及形成方法可相同於上述的金屬層208-210，故此處不再贅述。

接著，請參照第2A-2圖，是根據本發明的其他實施例，繪示出對應於第2-1圖所示之密封環區的A-A’線段剖面示意圖。第2A-2圖所示之結構與第2A-1圖所示之結構之差異在於，環型多晶矽結構105B、106B與複數個第一接觸件205皆設置於基底201之摻雜區204之上。第2A-2圖所繪示之密封環區103中的結構大抵相同於第2A-1圖所繪示之結構。因此，在第2A-2圖中的第一密封環結構104、第二密封環結構105、106之材料、形成方法將不再贅述。

接著，請參照第2A-3圖，是根據本發明的其他實施例，繪示出對應於第2-1圖所示之密封環區的A-A’線段剖面示意圖。第2A-3圖所示之結構與第2A-1圖所示之結構之差異在於，環型多晶矽結構105B包含二層多晶矽層105B’、105B’’及設置於多晶矽層105B’、105B’’間的介電層105C，以及環型多晶矽結構106B包含二層多晶矽層106B’、106B’’及設置於多晶矽層106B’、106B’’間的介電層106C。環型多晶矽結構105B、106B可依照主動區的元件製程而有不同結構，例如在主動區有多閘極製程的實施例中，環型多晶矽結構105B可配合多閘極製程依序形成105B’’、105C、105B’，以及環型多晶矽結構106B可配合多閘極製程依序形成106B’’、106C、106B’。在一些實施例中，相較於僅包含單一層多晶矽層的環型多晶矽結構，包含二層或二層以上(未繪示)多晶矽層的環型多晶矽結構可提供更佳的機械強度，增加晶片區周圍對內應力及外應力的隔離之防護效果。

在一些實施例中，介電層105C、106C之材料可包含例如氧化矽、氮化矽、氮氧化矽、高介電常數介電材料、其他任何適合之介電材料或上述之組合。介電層105C、106C可藉由例如化學氣相沉積法(CVD)、原子層沉積法(ALD)、其他適合的沉積製程、或上述之組合來形成。

第3圖是根據本發明的其他實施例，繪示出例示性半導體結構300的部分上視圖。在一些實施例中，第3圖所繪示之半導體結構300大抵相同於第1圖所繪示之半導體結構100，其差異在於第二密封環結構105所包含之環型多晶矽結構105B具有複數個突出部301，此些突出部301突出於環型多晶矽結構105B之二側。在一些實施例中，此些突出部301由多晶矽所組成，並與環型多晶矽結構105B在同一道製程中形成。藉由第二密封環結構105所包含具有複數個突出部301之環型多晶矽結構105B的配置，可增加第二密封環結構105與層間介電層211的接觸面積，增加晶片區周圍對內應力及外應力的緩衝效果。

第4圖是根據本發明的其他實施例，繪示出例示性半導體結構400的部分上視圖。在一些實施例中，第4圖所繪示之半導體結構400大抵相同於第2-1圖所繪示之半導體結構200，其差異在於第二密封環結構105、106所包含之環型多晶矽結構105B、106B藉由複數個塊狀連接部401連接而形成H型環型結構。在一些實施例中，此些塊狀連接部401由多晶矽所組成，並與環型多晶矽結構105B、106B在同一道製程中形成。藉由第二密封環結構105、106所包含之上述H型環型結構配置，可更加穩固第二密封環結構105、106，並提升第二密封環結構105、106與層間介電層211的接觸面積，從而提供更佳的機械強度及增加晶片區周圍對內應力及外應力的隔離與緩衝效果。

第5圖是根據本發明的其他實施例，繪示出例示性半導體結構500的部分上視圖。在一些實施例中，第5圖所繪示之半導體結構500大抵相同於第2-1圖所繪示之半導體結構200，其差異在於第二密封環結構105所包含之環型多晶矽結構105B具有複數個突出部501A，以及第二密封環結構106所包含之環型多晶矽結構106B具有複數個突出部501B。此些突出部501A突出於環型多晶矽結構105B之二側，以及此些突出部501B突出於環型多晶矽結構106B之二側。此些突出部501A與此些突出部501B彼此交錯。在一些實施例中，此些突出部501A、501B由多晶矽所組成，並與環型多晶矽結構105B、106B在同一道製程中形成。藉由第二密封環結構105、106所包含具有複數個突出部501A、501B之環型多晶矽結構105B的配置，可增加第二密封環結構105、106與層間介電層211的接觸面積，提供更佳的機械強度及增加晶片區周圍對內應力及外應力的隔離與緩衝效果。

根據1-5圖所示，本發明實施例所提供之半導體結構100、200、300、400、500包含位於密封環區的第一密封環結構104與一或多個包含環型多晶矽結構的第二密封環結構。利用第二密封環結構之所包含之環型多晶矽結構的形狀、結構、及配置，可防止在切割製程中造成晶粒的機械損傷(mechanical damage)並防止濕氣及化學汙染物的入侵與滅少晶片製造製程中造成的結構變異，有效提升密封環結構對於晶粒的保護效果進而增加密封環內的可規劃晶片區面積。

請參照第6圖，是根據本發明的另一些實施例，繪示出例示性半導體結構600的部分上視圖。如第6圖所示，半導體結構600包含晶片區101、圍繞晶片區101的密封環區103、以及圍繞密封環區103的切割道區102。密封環區103包含外側密封環結構601及內側密封環結構602。在上視圖中，根據本發明一些實施例，內側密封環結構602圍繞晶片區101，外側密封環結構601圍繞內側密封環結構602，並且外側密封環結構601與內側密封環結構602藉由複數個塊狀連接部603連接而形成H型環型結構。

在一些實施例中，如第6圖所示，外側密封環結構601之寬度為第二寬度W2，內側密封環結構602之寬度為第四寬度W4，以及塊狀連接部603之寬度為第三寬度W3。在一些實施例中，第二寬度W2及第四寬度W4在約0.2微米(um)至約10微米(um)的範圍，例如可為2微米(um)。第三寬度W3在約0.2微米(um)至約10微米(um)的範圍，例如可為6微米(um)。

接著，請參照第6圖並搭配參照第6A及6B圖。第6A圖是沿著第6圖中所繪示之線段A-A’所繪示之剖面示意圖。第6B圖是沿著第6圖中所繪示之線段B-B’所繪示之剖面示意圖。應理解的是，為了簡明地描述本發明實施例，並未將半導體結構600的所有元件繪示於第6A及6B圖中。

如第6A圖之剖面圖與第6圖之上視圖所示，根據本發明一些實施例，在此剖面示意圖中可將基底201區分為晶片區101、密封環區103、以及切割道區102。根據本發明之實施例，在第6A圖中所繪示之基底201、隔離結構202、203、摻雜區204、層間介電層211、金屬間介電層212、以及鈍化層213之材料及形成方法大抵相同於在第2A-1圖中所繪示之結構，故此處不再贅述。

在第6A圖所繪示之密封環區103中，外側密封環結構601及內側密封環結構602位於密封環區103中，並且依序朝晶片區101的方向排列。如第6A圖所示，在一些實施例中，外側密封環結構601可包含由複數個第一接觸件605、複數個導孔606、607、以及第一金屬層608、609、610所組成的第一金屬層堆疊。內側密封環結構602可包含由複數個第一接觸件611、複數個導孔612、613、以及第二金屬層614、615、616所組成的第二金屬層堆疊。根據本發明之一些實施例，外側密封環結構601所包含之複數個第一接觸件605及/或複數個導孔606、607與內側密封環結構602所包含之複數個第一接觸件611及/或複數個導孔612、613的截面在上視圖中可為環型導孔。此環型導孔的輪廓大抵相似於如第2-2圖所示之第一接觸件205及/或導孔206、207之環型輪廓，故此處不再贅述。在一些實施例中，此環型導孔的輪廓也可大抵相似於第6圖所繪示之外側密封環結構601及內側密封環結構602之環型輪廓。

在一些實施例中，外側密封環結構601所包含之第一接觸件605埋置在層間介電層211中且與基底201之摻雜區204接觸。外側密封環結構601所包含之導孔606、607以及第一金屬層608、609、610埋置在金屬間介電層212中，其中第一金屬層608、609、610藉由導孔606、607相互電性連接。在一些實施例中，最底層之第一金屬層608與第一接觸件605直接接觸。

在一些實施例中，內側密封環結構602所包含之第一接觸件611埋置在層間介電層211中且與基底201之摻雜區204接觸。內側密封環結構602所包含之導孔612-613以及第二金屬層614、615、616埋置在金屬間介電層212中，其中第二金屬層614、615、616藉由導孔612、613相互電性連接。在一些實施例中，最底層之金屬層614與第一接觸件611直接接觸。再者，如第6A圖所示，第一金屬層608、609、610之其中一層與該些第二金屬層614、615、616之其中對應的一層(例如第一金屬層608與第二金屬層614對應)藉由該些塊狀連接部603之其中一者直接接觸。在一些實施例中，晶片區101鄰接於密封環區103之邊緣與內側密封環結構602所包含的第二金屬層614之靠近晶片區101之邊緣的間距為第三距離D3。在一些實施例中，第三距離D3不小於10微米(um)，例如在約10微米(um)至約100微米(um)的範圍。

在一些實施例中，第一接觸件605及611、導孔606、607及612、613之材料及形成方法大抵相同於第2A-1圖中所示之第一接觸件205、導孔206、207，故此處不再贅述。在一些實施例中，第一金屬層608、609、610與第二金屬層614、615、616之材料及形成方法大抵相同於第2A-1圖中所示之金屬層208、209、210，故此處不再贅述。在一些實施例中，塊狀連接部603之材料及形成方法大抵相同於第2A-1圖中所示之金屬層208、209、210，故此處不再贅述。

在一些實施例中，第一金屬層608、609、610之其中一層與該些第二金屬層614、615、616之其中對應的一層(例如第一金屬層608與第二金屬層614對應、第一金屬層609與第二金屬層615對應，以此類推)可藉由同一道金屬層的製程所形成。連接所對應之第一金屬層與第二金屬層之塊狀連接部603亦可於同一道金屬層的製程所形成。

如第6A圖所示，在一些實施例中，鈍化層213位於金屬間介電層212之上並覆蓋外側密封環結構601及內側密封環結構602。鈍化層213可保護下方的膜層並提供物理隔離及結構支撐。在一些實施例中，鈍化層213可在外側密封環結構601及內側密封環結構602之間形成露出塊狀連接部603之一部分的開口O，開口O具有可減少在實施晶圓的切割製程於切割道區102時所產生的外應力傳遞至密封環區103等功效。

接著，請參照第6B圖，是沿著第6圖中所繪示之線段B-B’所繪示之剖面示意圖。第6B圖中所繪示之剖面結構大抵相同於在第6A圖中所繪示之剖面結構，差異在於在第6B圖中的剖面中不包含塊狀連接部603，因此鈍化層213之開口O會露出金屬間介電層212。

根據第6、6A、6B圖所示，本發明實施例所提供之半導體結構600包含位於密封環區103的外側密封環結構601、內側密封環結構602、以及塊狀連接部603。利用塊狀連接部603連接外側密封環結構601與內側密封環結構602所形成的H型環型結構，除了可防止在切割製程中造成晶粒的機械損傷(mechanical damage)並防止濕氣及化學汙染物的入侵，H型環型結構具有一定的緩衝效果，能有效提升密封環結構之可承載之應力值，進而逹到對於晶粒的保護效果。

請參照第7圖，是根據本發明的又另一些實施例，繪示出例示性半導體結構700的部分上視圖。如第7圖所示，半導體結構700包含晶片區101、圍繞晶片區101的密封環區103、以及圍繞密封環區103的切割道區102。密封環區103包含H型環型結構及第二密封環結構105、106。在一些實施例中，H型環型結構是由外側密封環結構601與內側密封環結構602藉由複數個塊狀連接部603連接而形成。在上視圖中，根據本發明一些實施例，第二密封環結構105、106圍繞晶片區101，H型環型結構圍繞環型多晶矽結構105、106。

接著，請參照第7圖並搭配參照第7A圖。第7A圖是沿著第7圖中所繪示之線段A-A’所繪示之剖面示意圖。應理解的是，為了簡明地描述本發明實施例，並未將半導體結構700的所有元件繪示於第7A圖中。第7A圖中所繪示之剖面結構大抵相同於在第6A圖中所繪示之剖面結構，差異在於第7A圖所繪示之剖面結構包含第二密封環結構105、106所包含之第二接觸件105A、106A及環型多晶矽結構105B、106B。在一些實施例中，第二接觸件105A、106A及環型多晶矽結構105B、106B的材料及形成方法可參照關於第2A-2圖中所繪示之結構的描述，故此處不再贅述。在一些實施例中，晶片區101鄰接於密封環區103之邊緣與內側密封環結構602所包含的第二金屬層615之靠近晶片區101之邊緣的間距為第三距離D3。在一些實施例中，第三距離D3不小於10微米(um)，例如在約10微米(um)至約100微米(um)的範圍。

第8圖是根據本發明的其他實施例，繪示出例示性半導體結構800的部分上視圖。在一些實施例中，第8圖所繪示之半導體結構800大抵相同於第7圖所繪示之半導體結構700，其差異在於第二密封環結構105、106所包含之環型多晶矽結構105B、106B藉由複數個塊狀連接部401連接而形成H型環型多晶矽結構。在一些實施例中，此些塊狀連接部401由多晶矽所組成，並與環型多晶矽結構105B、106B在同一道製程中形成。藉由第二密封環結構105、106所包含之上述H型環型多晶矽結構配置，可更加穩固第二密封環結構105、106，並提升第二密封環結構105、106與層間介電層211的接觸面積，從而提供更佳的機械強度及增加晶片區周圍對內應力及外應力的隔離與緩衝效果。

第9圖是根據本發明的其他實施例，繪示出例示性半導體結構900的部分上視圖。在一些實施例中，第9圖所繪示之半導體結構900大抵相同於第7圖所繪示之半導體結構700，其差異在於第二密封環結構105所包含之環型多晶矽結構105B具有複數個突出部501A，以及第二密封環結構106所包含之環型多晶矽結構106B具有複數個突出部501B。此些突出部501A突出於環型多晶矽結構105B之二側，以及此些突出部501B突出於環型多晶矽結構106B之二側。此些突出部501A與此些突出部501B彼此交錯。在一些實施例中，此些突出部501A、501B由多晶矽所組成，並與環型多晶矽結構105B、106B在同一道製程中形成。藉由第二密封環結構105、106所包含具有複數個突出部501A、501B之環型多晶矽結構105B、106B的配置，可增加第二密封環結構105、106與層間介電層211的接觸面積，提供更佳的機械強度及增加晶片區周圍對內應力及外應力的隔離與緩衝效果。

根據7-9圖所示，本發明實施例所提供之半導體結構700、800、900包含位於密封環區的H型環型結構與環型多晶矽結構105B、106B。利用塊狀連接部603連接外側密封環結構601與內側密封環結構602所形成的H型環型結構以及環型多晶矽結構的形狀、結構、及配置，可防止在切割製程中造成晶粒的機械損傷(mechanical damage)並防止濕氣及化學汙染物的入侵與滅少晶片製造製程中造成的結構變異，有效提升密封環結構對於晶粒的保護效果進而增加密封環內的可規劃晶片區面積。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

100、200、300、400、500、600、700、800、900:半導體結構

101:晶片區

102:切割道區

103:密封環區

104:第一密封環結構

105、106:第二密封環結構

105A、106A:第二接觸件

105B、106B:環型多晶矽結構

105B’、105B’’、106B’、106B’’:多晶矽層

106C:介電層

201:基底

202、203:隔離結構

204:摻雜區

205、605、611:第一接觸件

206、207、606、607、612、613:導孔

208、209、210、608、609、610:金屬層

211:層間介電層

212:金屬間介電層

213:鈍化層

214:源極區

215:汲極區

216:閘極結構

217:閘極間隔物

218:閘極接觸件

301、501A、501B:突出部

401:塊狀連接部

601:外側密封環結構

602:內側密封環結構

603:塊狀連接部

A-A’、B-B’:剖面

D1:第一距離

D2:第二距離

D3:第三距離

O:開口

W1:第一寬度

W2:第二寬度

W3:第三寬度

W4:第四寬度

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本發明的一些實施例，繪示出例示性半導體結構的部分上視圖。 第2-1圖是根據本發明的一些實施例，繪示出例示性半導體結構的部分上視圖。 第2-2圖是根據本發明的一些實施例，繪示出例示性半導體結構的部分截面上視圖。 第2A-1圖是根據本發明的一些實施例，繪示出對應於第2-1圖所示之密封環區的A-A’線段剖面示意圖。 第2A-2圖是根據本發明的其他實施例，繪示出對應於第2-1圖所示之密封環區的A-A’線段剖面示意圖。 第2A-3圖是根據本發明的其他實施例，繪示出對應於第2-1圖所示之密封環區的A-A’線段剖面示意圖。 第2B圖是根據本發明的一些實施例，繪示出對應於第2-1圖所示之晶片區與密封環區的B-B’線段剖面示意圖。 第3圖是根據本發明的其他實施例，繪示出例示性半導體結構的部分上視圖。 第4圖是根據本發明的其他實施例，繪示出例示性半導體結構的部分上視圖。 第5圖是根據本發明的其他實施例，繪示出例示性半導體結構的部分上視圖。 第6圖是根據本發明的另一些實施例，繪示出例示性半導體結構的部分上視圖。 第6A圖是根據本發明的另一些實施例，繪示出對應於第6圖所示之密封環區的A-A’線段剖面示意圖。 第6B圖是根據本發明的另一些實施例，繪示出對應於第6圖所示之密封環區的B-B’線段剖面示意圖。 第7圖是根據本發明的又另一些實施例，繪示出例示性半導體結構的部分上視圖。 第7A圖是根據本發明的又另一些實施例，繪示出對應於第7圖所示之密封環區的A-A’線段剖面示意圖。 第8圖是根據本發明的其他實施例，繪示出例示性半導體結構的部分上視圖。 第9圖是根據本發明的其他實施例，繪示出例示性半導體結構的部分上視圖。

101:晶片區

102:切割道區

103:密封環區

104:第一密封環結構

105、106:第二密封環結構

200:半導體結構

A-A’、B-B’:剖面

Claims (22)

1. 一種半導體結構，包括：一基底，具有一晶片區以及一密封環區；一第一絕緣層，位於該基底之上；一第二絕緣層，位於該第一絕緣層之上；一第一密封環結構，埋置於該第一絕緣層及該第二絕緣層中且位於該密封環區內，其中該第一密封環結構包括一金屬層堆疊；一第二密封環結構，埋置於該第一絕緣層中且位於該密封環區內，其中該第二密封環結構包括一環型多晶矽結構，且該環型多晶矽結構設置於該基底中之一隔離結構之上；以及一鈍化層，位於該第二絕緣層及該第一密封環結構之上；其中在上視圖中，該密封環區圍繞該晶片區，其中該第二密封環結構圍繞該晶片區，且該第一密封環結構圍繞該第二密封環結構。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一絕緣層為一層間介電層，以及該第二絕緣層為一金屬間介電層。
3. 如申請專利範圍第1項所述之半導體結構，其中該金屬層堆疊包括：複數個第一接觸件，埋置在該第一絕緣層中且與該基底中之一摻雜區接觸；以及複數層金屬層，埋置在該第二絕緣層中，該些金屬層藉由複數個導孔相互電性連接，其中該些金屬層之最底層與該些第一接觸件電性連接。
4. 如申請專利範圍第1項所述之半導體結構，其中該環 型多晶矽結構與晶片區之一閘極結構位於同一層級。
5. 如申請專利範圍第1項所述之半導體結構，其中該環型多晶矽結構包括至少二層多晶矽層，以及設置於該些多晶矽層間之一介電層。
6. 如申請專利範圍第3項所述之半導體結構，其中該第二密封環結構更包括一第二接觸件，其中該第二接觸件設置於該環型多晶矽結構之上且僅設置於該第一絕緣層中，並且該第二接觸件與該些第一接觸件直接接觸至該些金屬層之最底層。
7. 如申請專利範圍第6項所述之半導體結構，其中該些金屬層堆疊所包括之該些第一接觸件及/或該些導孔在上視圖中為環型，以及該第二接觸件在上視圖中為孔型。
8. 如申請專利範圍第1項所述之半導體結構，其中該第二密封環結構更包括複數個環型多晶矽結構，該些環型多晶矽結構之間距在約0.2微米至約10微米的範圍。
9. 如申請專利範圍第8項所述之半導體結構，其中在上視圖中，該些環型多晶矽結構藉由複數個塊狀連接部連接而形成一H型環型結構。
10. 如申請專利範圍第8項所述之半導體結構，其中在上視圖中，每一個所述環型多晶矽結構分別具有複數個突出部，該些突出部突出於所對應之環型多晶矽結構之二側，並且該些環型多晶矽結構之該些突出部彼此交錯。
11. 如申請專利範圍第1項所述之半導體結構，其中該晶片區之一邊緣與該第一密封環結構之間距不小於10微米。
12. 一種半導體結構，包括：一基底，具有一晶片區以及一密封環區；一絕緣層，位於該基底之上；一外側密封環結構，埋置於該絕緣層中且位於該密封環區內，其中該外部密封環結構包括一第一金屬層堆疊；一內側密封環結構，埋置於該絕緣層中且位於該密封環區內，其中該內部密封環結構包括一第二金屬層堆疊；以及一鈍化層，位於該外側密封環結構及該內部密封環結構之上；其中在上視圖中，該密封環區圍繞該晶片區，其中該內側密封環結構圍繞該晶片區，該外側密封環結構圍繞該內側密封環結構，並且該外側密封環結構與該內部密封環結構藉由複數個塊狀連接部連接而形成一H型環型結構。
13. 如申請專利範圍第12項所述之半導體結構，其中該第一金屬層堆疊包括：複數個第一接觸件，接觸該基底中之一摻雜區；以及複數層第一金屬層，藉由複數個第一導孔相互電性連接，其中該些第一金屬層之最底層與該些第一接觸件直接接觸。
14. 如申請專利範圍第13項所述之半導體結構，其中該第二金屬層堆疊包括：複數個第二接觸件，接觸該基底中之該摻雜區；複數層第二金屬層，藉由複數個第二導孔相互電性連接，其中該些第二金屬層之最底層與該些第二接觸件直接接觸；其中該些第一金屬層之其中一層與該些第二金屬層之其中對應 的一層藉由該些塊狀連接部之其中一者電性連接。
15. 如申請專利範圍第12項所述之半導體結構，其中該鈍化層具有一開口，並且該開口露出該些塊狀連接部之一部分。
16. 如申請專利範圍第12項所述之半導體結構，其中在上視圖中，該外側密封環結構及該內側密封環結構之寬度在約0.2微米至約10微米的範圍。
17. 如申請專利範圍第12項所述之半導體結構，其中在上視圖中，該些塊狀連接部之寬度在約0.2微米至約10微米的範圍。
18. 一種半導體結構，包括：一基底，具有一晶片區以及一密封環區；一第一絕緣層，位於該基底之上；一第二絕緣層，位於該第一絕緣層之上；一外側密封環結構，埋置於該第一絕緣層及該第二絕緣層中且位於該密封環區內，其中該外部密封環結構包括一第一金屬層堆疊；一內側密封環結構，埋置於該第一絕緣層及該第二絕緣層中且位於該密封環區內，其中該內部密封環結構包括一第二金屬層堆疊，其中該外側密封環結構與該內部密封環結構藉由複數個塊狀連接部連接而形成一H型環型結構；一環型多晶矽結構，埋置於該第一絕緣層中且位於該密封環區內；以及一鈍化層，位於該第二絕緣層、該外側密封環結構、以及該內側密封環結構之上；其中在上視圖中，該密封環區圍繞該晶片區，其中該環型多晶矽 結構圍繞該晶片區，且該H型環型結構圍繞該環型多晶矽結構。
19. 如申請專利範圍第18項所述之半導體結構，其中該環型多晶矽結構與晶片區之一閘極結構位於同一層級。
20. 如申請專利範圍第18項所述之半導體結構，其中該環型多晶矽結構包括至少二層多晶矽層，以及設置於該些多晶矽層間之一介電層。
21. 如申請專利範圍第18項所述之半導體結構，更包括一額外的環型多晶矽結構，其中在上視圖中該些環型多晶矽結構藉由複數個多晶矽連接部連接而形成一H型環型多晶矽結構。
22. 如申請專利範圍第18項所述之半導體結構，更包括一額外的環型多晶矽結構，其中在上視圖中每一個所述環型多晶矽結構分別具有複數個多晶矽突出部，該些突出部突出於所對應之環型多晶矽結構之二側，並且該些環型多晶矽結構之該些多晶矽突出部彼此交錯。

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