KR101133625B1 - 반도체 장치용 패드 구조 - Google Patents

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Abstract

반도체 장치는 그 안에 형성된 복수의 마이크로전자 소자를 가지는 반도체 기판; 금속간 절연에 의해 서로 분리되고, 최상부 금속층을 포함하는 금속층을 가지지며, 기판상에 형성된 상호접속 구조; 적어도 2 개의 금속 층 사이에 형성되고 상호접속 구조의 영역 내에 위치한 더미 금속 비아; 및 본딩 패드가 상호접속 구조의 영역과 정렬되도록 최상부 금속층 상에 형성된 본딩 패드를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치용 패드 구조{Pad structure for semiconductor devices}
본 발명은 반도체 장치용 패드 구조에 관한 것이다.
반도체 기술에서, 웨이퍼는 집적 회로를 형성하기 위해 다양한 공정을 거친다. 집적 회로의 와이어 라우팅(wire routing)은 유전층에 의해 각각 절연되어 있는 다수의 금속 층을 포함하는 상호접속 구조(interconnect structure)에 의해 제공된다. 본딩 패드(bonding pad)는 전형적으로 웨이퍼 레벨 검사 및 칩 패키징(예를 들어 와이어 본딩 및 플립-칩(flip-chip)에서의 사용을 위한 상호접속 구조 상에 형성된다. 개선된 기술 공정(예를 들어, 45nm, 32nm 및 이상)에서, 성능을 향상시키기 위해 상호접속 구조에서 낮은 유전 상수(낮은-k(low-k))를 가지는 유전 물질을 이행하는 것이 바람직하다. 그러나, 이들 낮은 k 물질은 본딩 패드 아래의 영역과 같은 높은 응력이 있는 영역에서 특히 금속 층의 벗겨짐(peeling) 또는 균열(cracking)을 야기할 수 있다. 그러므로, 금속 층의 벗겨짐 및 균열은 열악한 장치 성능을 가져올 수 있고, 소정의 경우에 장치 고장을 가져올 수 있다.
본 발명의 내용에 포함되어 있음.
본 발명의 실시예 광범위한 형태 중 하나는 반도체 장치를 포함한다. 반도체 장치는 그 안에 형성된 복수의 마이크로전자 소자를 가지는 반도체 기판; 복수의 금속 층 및 금속 층을 분리하기 위한 복수의 IMD(inter-metal dielectric) 층을 포함하며, 기판상에 형성된 상호접속 구조; 적어도 2 개의 금속 층 사이에 위치한 하나 이상의 IMD 층 내에 형성된 복수의 더미 금속 비아; 및 더미 금속 비아 상에 바로 형성된 패드 구조를 포함하고, 금속 층은 최상부 금속 층, 최하부 금속 층, 및 최상부 금속 층과 최하부 금속 층 사이에 위치한 적어도 2 개의 금속 층을 포함한다.
본 발명의 실시예의 광범위한 형태의 또다른 하나는 반도체 장치의 제조 방법을 포함한다. 상기 방법은 반도체 기판 안에 형성된 복수의 마이크로전자 소자를 가지는 반도체 기판을 제공하는 단계; 기판상에 상호접속 구조를 형성하는 단계; 적어도 2 개의 금속 층 사이에 위치한 하나 이상의 IMD 층 내에 복수의 더미 금속 비아를 형성하는 단계; 및 더미 금속 비아 상에 바로 패드 구조를 형성하는 단계를 포함하고, 상호접속 구조는 복수의 금속 층 및 복수의 IMD 층을 포함하며, 금속 층은 최상부 금속 층, 최하부 금속 층, 및 최상부 금속 층과 최하부 금속 층 사이에 위치한 적어도 2 개의 금속 층을 포함한다.
본 발명의 일 실시예의 광범위한 형태의 또다른 예는 반도체 장치를 포함한다. 반도체 장치는 반도체 기판 안에 형성된 복수의 마이크로전자 소자를 가지는 반도체 기판; 반도체 기판 상에 형성된 상호접속 구조; 및 최상부 금속 층과 최하부 금속 층 사이에 위치한 하나 이상의 IMD 층내에 형성된 복수의 더미 금속 비아를 포함하며, 상호접속 구조는 최상부 금속 층 및 최하부 금속층을 포함하며, 최상부 금속 층은 금속 패드를 포함하고, 더미 금속 비아는 최상부 금속 층의 금속 패드의 바로 밑에 있고, 더미 비아는 최상부 금속 층의 금속 패드의 바로 밑에 있는 상호접속 구조의 영역 내에 기결정된 비아 밀도를 수립한다.
본 발명의 내용에 포함되어 있음.
본 발명의 태양은 수반한 도면을 참고로 하여 읽는 경우 다음의 상세한 설명으로부터 이해된다. 산업에서의 표준 관행에 따라, 다양한 피처(feature)들이 일정 비율로 도시되어 있지 않음을 유의한다. 사실, 다양한 피처들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명의 다양한 태양에 따른 반도체 장치를 제조하는 방법에 관한 흐름도이고;
도 2는 본 발명의 다양한 태양에 따른 패드 구조의 실시예를 가지는 반도체 장치에 관한 단면도이고;
도 3은 본 발명의 다양한 태양에 따른 패드 구조의 대안의 실시예를 가지는 반도체 장치에 관한 단면도이고;
도 4는 본 발명의 다양한 태양에 따른 패드 구조의 또다른 대안의 실시예를 가지는 반도체 장치에 관한 단면도이고;
도 5는 본 발명의 다양한 태양에 따른 패드 구조의 또다른 태안의 실시예를 가지는 반도체 장치에 관한 단면도이고;
도 6-8은 도 2-5의 반도체 장치에서 이행될 수 있는 더미 금속 비아의 다양한 실시예에 관한 개략도를 나타낸다.
다음의 내용이 본 발명의 다른 특징을 이행하기 위한, 다양한 다른 실시예, 또는 예를 제공함을 이해한다. 구성요소 및 배열에 관한 구체적 예는 본 발명을 간소화하기 위해 이하 설명되어 있다. 물론 이들은 단지 예이며 제한되는 것으로 의도되어 있지 않다. 또한, 본 발명은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간단함 및 명료함을 위한 것이며 논의된 다양한 구성 및/또는 실시예 사이의 관계를 그 자체로 좌우하지 않는다. 또한, 다음의 설명에서 제 2 피처(feature) 위에 또는 상에 제 1 피처의 형성은 제 1 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 그리고 또한 추가 피처가 제 1 및 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있어, 제 1 및 제 2 피처는 집적 접촉하지 않을 수 있다.
도 1을 참고하면, 본 발명의 다양한 태양에 따른 반도체 장치의 제조 방법(100)에 관한 흐름도가 설명되어 있다. 방법(100)은 반도체 기판 안에 형성된 마이크로전자 소자를 포함하는 반도체 기판을 제공하는 블록(102)에서 시작한다. 방법(100)은 상호접속 구조가 반도체 기판 상에 형성되어 있는 블록(104)으로 계속된다. 상호접속 구조는 금속 층 및 IMD(inter-metal dielectric) 층을 포함한다. 금속 층은 최상부 금속층, 최하부 금속층, 및 최상부 금속층과 최하부 금속층 사이에 위치한 적어도 2 개의 금속층을 포함한다. 방법(100)은 더미 금속 비아가 적어도 2 개의 금속 층 사이에 위치한 하나 이상의 IMD 층내에 형성되어 있는 블록(106)으로 연속된다. 방법(100)은 패드 구조가 더미 금속 비아 상에 바로 형성되어 있는 블록(108)으로 연속된다. 방법(100)은 이하 상세히 설명되어 있는 다양한 실시예의 반도체 장치를 제조하도록 이행될 수 있다.
도 2를 참고하면, 본 발명의 다양한 태양에 따른 패드 구조를 가지는 반도체 장치(200)에 관한 단면도를 설명한다. 실시예에서, 반도체 장치(200)는 도 1의 방법(100)에 따라 제조될 수 있다. 반도체 장치(200)가 다양한 피처 및 구조를 포함하지만 본 발명의 기술 사상을 더 잘 이해하기 위해 간소화되어 있음을 이해한다. 반도체 장치(200)는 결정 구조에서의 실리콘 기판과 같은 반도체 기판(202)을 포함한다. 기판(202)은 또한 게르마늄과 같은 다른 기본 반도체(elementary semiconductior)를 포함할 수 있다. 대안으로는, 기판(202)은 탄화 규소, 갈륨 비소, 비화 인듐(indium arsenide), 및 인듐 인화물(indium phosphide)과 같은 화합물 반도체를 선택적으로 포함할 수 있다. 또한, 기판(202)은 에피텍셜 성장 공정에 의해 형성된 에피텍셜 층(에피층(epilayer))을 선택적으로 포함할 수 있다. 반도체 장치(200)는 STI(shallow trench isolation) 피처 또는 LOCOS(local oxidation of silicon) 피처와 같은, 복수의 분리 피처(도시되지 않음)를 더 포함할 수 있다.
분리 피처는 트랜지스터((MOSFET, CMOS 트랜지스터, BJT, 고전압 트랜지스터, 고주파수 트랜지스터 등), 레지스터, 다이오드, 커패시터 및 다른 적절한 소자와 같은, (도시되지 않은) 다양한 마이크로전자 소자에 대한 활성 영역을 정의하고 분리할 수 있다. 따라서, 증착, 에칭, 주입, 포토리소그래피, 어닐링 및 마이크로전자 소자를 형성하기 위해 당업자에 이용가능한 다른 적절한 공정과 같은 다양한 공정이 수행된다. 마이크로전자 소자는 논리 장치, 메모리 장치(예를 들어 SRAM), RF 장치, 입출력(I/O) 장치, SoC(system-on-chip) 장치, 이들의 조합 및 당해 기술에 공지된 다른 적절한 유형의 장치와 같은 집적 회로를 형성하도록 상호접속된다.
반도체 장치(200)는 마이크로 전자 소자를 포함하는 기판(202) 상에 형성된 ILD(inter-layer dielectric) 층(204)을 더 포함한다. ILD 층(204)은 실리콘 산화물, 실리콘 산화질화물 또는 낮은-k 물질을 포함할 수 있다. ILD 층(204)은 화학적 증기 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀-온, 물리적 증기 증착(PVD 또는 스퍼터링), 또는 다른 적절한 기술에 의해 형성될 수 있다. 콘택 식각 저지층(contact etch stop layer: CESL)과 같은 압력이 가해진 층이 ILD 층(204)을 형성하기 전에 기판(202) 상에 형성될 수 있음을 유의해야 한다. 반도체 장치(200)는 ILD층(204)에 형성된 (제 1 콘택으로 또한 언급된) 복수의 콘택(206)을 더 포함한다. 콘택(206)은 트렌치(trench)를 형성하기 위해 ILD 층(204)을 먼저 패터닝하고 에칭함으로써 형성될 수 있다. 트렌치는 TiN과 같은 금속 장벽층을 증착하고, 이후 금속 장벽층 상에 W 와 같은 콘택 플러그(contacnt plug)층을 증착함으로써 채워질 수 있다. 몇 실시예에서, 금속 장벽층은 W 콘택 플러그에 대한 Ti/TiN을 포함할 수 있다. 다른 몇 실시에에서, 금속 장벽층은 Cu 콘택 플러그에 대한 Ta/TaN을 포함할 수 있다. 콘택(206)은 기판(202)에 형성된 다양한 마이크로 전자 소자로의 연결을 제공한다.
반도체 장치(200)는 상호접속 구조를 더 포함한다. 상호접속 구조는 다양한 마이크로전자 사이에, 그리고 금속 층들 사이에 상호접속(배선(wiring))을 제공하는 복수의 금속층(210a-210i)을 포함한다. 금속층의 개수가 특정 반도체 장치의 설계에 따라 변할 수 있음을 이해한다. 개시된 실시예에서, 금속 층(210a-210i)은 최하부 금속층(210a)(M1), 최상부 금속층(210i)(M9) 및 최하부 금속층과 최상부 금속층 사이의 금속 층(210b-210h)(M2-M8)을 가지는 9 개의 금속층을 포함한다. 금속 층(210a-210i)(M1-M9)은 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드 또는 이들의 조합과 같은 전도성 물질로 형성된 라인을 포함할 수 있다. 대안으로는, 금속층(210a-210i)은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합으로 형성된 라인을 포함할 수 있다.
금속 층(210a-210i)(M1-M9)은 IMD(금속간 유전체)층(220)에 의해 서로 절연될 수 있다. IMD 층(220)은 낮은 유전 상수 또는 낮은 k 값(낮은-k)의 물질을 포함할 수 있다. 몇 실시예에서, 상호접속 구조의 다양한 레벨에서 IMD 층(220)은 다른 유전 물질로 형성될 수 있다. LK(Low-K), ELK(extreme low-K), 및/또는 XLK(extra low-K) 물질을 가지는 IMD 층(220)이 회로 성능을 향상시킬 수 있음을 관찰하였다. 물질 분류(material classification)는 유전 상수에 기초할 수 있다. 예를 들어, LK 물질은 대략 3.5, 바람직하게는 대략 3.0보다 낮은 k 값을 가지는 물질을 말할 수 있다. ELK 물질은 대략 2.9, 바람직하게는 대략 2.6 보다 낮은 k 값을 가지는 물질을 말할 수 있다. XLK 물질은 대략 2.4보다 낮은 k 값을 가지는 물질을 말할 수 있다. 분류는 단지 예이며 물질의 유전 상수에 기초한 다른 분류가 마찬가지로 이용될 수 있음을 이해한다. LK, ELK 및/또는 XLK 유전 물질은 실리콘 질화물, 실리콘 산화질화물, SOG(spin on glass), USG(undoped silicate glass), FSG(fluorinated silica glass), 카본 도핑된 실리콘 산화물(예를 들어, SiCOH), 카본 함유 물질, 블랙 다이아몬드？(캘리포니아, 산타 클라라의 어플라이드 머티어리얼즈(Applied Materials)), 크세로겔(Xerogel), 에어로겔, 비정질 불화 탄소(amorphous fluorinated carbon), 패럴린(Parylene), BCB(bis-benzocyclobutenes), 플레어(Flare), SiLK(미시간, 미들랜드, 다우 케미칼(Dow Chemical)), 폴리이미드, 다른 적절한 다공성 중합체(porous polymeric) 물질, 다른 적합한 유전 물질 및/또는 이들의 조합을 포함할 수 있다. IMD 층(220)은 스핀-온, CVD, PVD, 또는 원자층 증착(ALD)을 포함하는 기술에 의해 형성될 수 있다.
LK, ELK, XLK 유전 물질은 회로 성능을 향상시키더라도, 이와 같은 물질(예를 들어, 다공성 물질)은 열등한 기계적 강도를 나타낸다고 관측되어 있어, 다양한 반도체 공정에 의해 유도된 응력 하에서 벗겨지거나, 균열이 있거나 및/또는 층간 분리(delaminate)될 수 있다. 또한, 더 높은 금속 층이 응력 분포 분석에 따라 낮은 금속 층보다 더 높은 응력을 견딜 수 있음이 관찰되었다. 예를 들어, 패드 구조, 본딩 구조 또는 범프 구조 바로 밑에 있는 (점선으로 영역을 표시한) 영역(240) 내의 IMD 층(220) 및 상부 금속 층(210d-210i)(M4 이상)은 칩 패키징 동안 높은 기계적 응력을 받는다. 그러므로, 벗겨짐, 균열 및/또는 층간 분리의 더 높은 위험은 상호접속 구조의 다른 영역에 비교하여 영역(240) 내에 존재한다. 또한, 중간 금속 층 사이(M4/M5, M5/M6)의 인터페이스는 필름 균열의 가장 높은 위험을 가질 수 있다. 따라서, 이하 개시된 피처 및 구조는 영역(240) 내의 IMD 층(220)의 기계적 강도를 강화하기 위한 비용 효율이 높고 효과적인 기술을 제공한다. 그러나, 이하 개시된 피처 및 구조가 또한 적용가능한 경우 반도체 장치(200)의 다른 유전 층 및/또는 상호접속 구조의 다른 영역을 보강하거나 또는 강화하기 위해 이행될 수 있음을 이해한다.
금속 층(210a-i) 및 IMD 층(220)은 다마신(damascene) 공정 또는 리소그래피/플라즈마 에칭 공정과 같은 집적 회로 공정에서 형성될 수 있다. 최하부 금속층(210a)(M1)은 기판(202)에 형성된 마이크로 전자 소자에 연결하기 위한 콘택(206)에 결합되어 있는 금속 라인(224)을 포함할 수 있다. 최하부 금속 층(210a)(M1)은 임의 기능 회로 및/또는 패드에 전기 연결되지 않은 더미 금속 라인(226)을 더 포함할 수 있다. 대신에, 더미 금속 라인(226)이 예를 들어, 더 양호한 연마 효과를 위한 국부 패턴 밀도를 조절하는데, 사용될 수 있다. 금속 층(210b-g)(M2-M7)은 또한 금속 라인(224) 및 더미 금속 라인(226)을 포함할 수 있다. 상호접속 구조는 인접한 금속층(220a-i)의 금속 라인(224)을 연결하기 위한 IMD 층(220) 내에 배치된 다양한 금속 비아(230)를 더 포함할 수 있다. 상호접속 구조는 영역(240)에 IMD 층(220) 내에 위치한 더미 금속 비아(235)를 더 포함할 수 있다. 더미 금속 비아(235)는 임의 기능 회로 및/또는 패드에 전기 연결되어 있지 않다. 대신에, 더미 금속 비아(235)는 인접한 금속 층(210d-g)(예를 들어, M4/M5, M5/M6, M6, M7)의 더미 금속 라인(226)을 연결할 수 있다. 따라서, 더미 금속 비아(235)는 영역(240) 내의 IMD층(220)의 기계적 강도를 강화한다.
일 실시예에서, (영역(240)의 하나 이상의 IMD 층 내의) 더미 금속 비아(235) 및 실제 금속(real metal) 비아(230)는 약 1.5%의 비아 밀도를 수립하기 위해 결합할 수 있다. 비아 밀도는 이하 더 상세히 설명되어 있는 바와 같이 패드 구조, 본딩 구조 또는 범프 구조 하에 국부적으로 계산될 수 있다. 또다른 실시예에서, (영역(240)의 하나 이상의 IMD 층 내의) 더미 금속 비아(235) 및 실제 금속 비아(230)는 약 3.0%의 비아 밀도를 수립하기 위해 결합할 수 있다. 다른 실시예에서, 더미 금속 비아(235)는 영역(240)의 (M4와 M5 사이의) IMD 층(220) 내의 1.5%보다 더 큰 비아 밀도를 수립하기 위해 금속 층(210d)(M4)와 금속층(210e)(M5) 사이에 삽입될 수 있다. 특정 비아 밀도 백분율이 영역(240)의 IMD 층(220)의 기계적 강도를 효과적으로 개선하기 위해 발견되었음을 유의해야 한다. 그러나, 더미 금속 비아와 관련한 비아 밀도의 다른 백분율이 설계 조건 및/또는 이용가능한 풋 프린트(foot print)에 따라 활용될 수 있음을 이해한다.
최상부 금속층(210i)(M9) 및 금속층(210h)(M8)은 이중 금속 패드 구성을 포함한다. 예를 들어, 금속층(210h)(M8)은 금속 패드(245)를 포함하고 최상부 금속층(210i)(M9)은 금속 패드(248)를 포함한다. 금속 패드(245)는 금속 패드(248)와 유사한 형태 및 크기를 포함할 수 있다. 금속 패드(245, 248)는 IMD 층(220) 내에 위치한 금속 비아(250)에 의해 서로 연결되어 있다. 다른 실시예에서, 상호접속 구조는 금속 패드가 최상부 금속 층(220i)(M9)에만 형성되어 있는 단일 금속 패드 구조를 포함할 수 있다. 이와 같이, 더미 금속 비아는 마찬가지로 금속 층(210g)(M7)과 금속층(210h)(M8) 사이에 삽입될 수 있다.
반도체 장치(200)는 상호접속 구조를 덮고 보호하기 위해 최상부 금속층(210i)(M9) 상에 형성된 패시베이션 층(252)(Pass-1)을 더 포함할 수 있다. 패시베이션층(252)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합을 포함할 수 있다. 패시베이션 층(252)은 CVD, 스핀-코팅, 또는 다른 적절한 기술에 의해 형성될 수 있다.
반도체 장치(200)는 본딩 패드(260)를 더 포함할 수 있다. 본딩 패드(260)는 최상부 금속층(210i)(M9)의 금속 패드(248) 상에 형성될 수 있다. 본딩 패드(260)는 웨이퍼 레벨 검사, 배선(wiring), 또는 칩 패키징을 위한 상호접속 구조와의 전기적 연결을 제공하도록 구성될 수 있다. 본딩 패드(260)는 당해 기술에 공지된 공정에 의해 패시베이션 층(252) 내에 형성될 수 있다. 예를 들어, 에칭 공정은 최상부 금속 층(210i)(M9)의 금속 패드(248)를 개방시키기 위해 패시베이션 층(252) 위에서 수행될 수 있다. 전도성 물질 층은 개구에 충전하며 패시베이션 층(252) 위에 증착될 수 있다. 전도성 층은 본딩 패드(260)를 형성하기 위해 패터닝될 수 있다. 본딩 패드(260)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 본딩 패드(260)의 윤곽(profile)은 적당한 결합 특성을 달성하기 위해 적합한 단차(step height)를 가질 수 있다.
패시베이션 층(262)(Pass-2)은 패시베이션 층(252) 상에 형성되고 본딩 패드(260)를 노출하도록 패터닝될 수 잇다. 패시베이션 층(262)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합을 포함할 수 있다. 패시베이션층(262)은 CVD, 스핀-코팅, 또는 다른 적합한 기술에 의해 형성될 수 있다. 반도체 장치(200)는 와이어 본딩 어셈블리(270)를 더 포함할 수 있다. 와이어 본딩 어셈블리는 본딩 패드(260)와 접촉하며 형성될 수 있다. 와이어 본딩 어셈블리(270)는 열초음파(thermosonic) 본딩 및 열압착 본딩과 같은 공지된 다양한 와이어 본딩 기술에 의해 형성될 수 있다. 일반적으로는, 와이어 본딩은 본딩 패드(260)로 와이어를 부착하기 위해 기계적 힘, 열 에너지 및 음향 에너지를 이용한다. 본딩 패드(260)의 두께는 다양한 본딩 기술에 적절한 본딩 특성을 제공한다. 와이어 본딩 어셈블리(270)는 외부 소자와의 반도체 장치(200)의 연결을 허용한다.
영역(240) 내의 더미 금속 비아(235)의 비아 밀도가 다양한 구조 하에 국부적으로 계산될 수 있음을 유의해야 한다. 일 실시예에서, 본딩 패드(260) 아래의 국부 영역은 비아 밀도를 계산하는데 사용될 수 있다. 따라서, 비아 밀도는 (비아의 영역/본딩 패드의 영역)으로 표현될 수 있다. 다른 실시예에서, 최상부 금속 층(210i)(M9)의 금속 패드(248) 아래의 국부 영역은 비아 밀도를 계산하는데 사용될 수 있다. 따라서, 비아 밀도는 (비아의 영역/금속 패드의 영역)으로 표현될 수 있다.
도 3을 참고하면, 본 발명의 다양한 태양에 따른 패드 구조를 가지는 반도체 장치(300)의 단면도를 설명한다. 실시예에서, 반도체 장치(300)는 도 1의 방법(100)에 따라 제조될 수 있다. 반도체 장치(300)는 이하 언급된 차이점을 제외하고는 도 2의 반도체 장치(200)와 유사하다. 따라서, 도 2 및 3에서의 유사한 피터는 간단함과 명료함을 위해 동일한 번호로 매겨져 있다. 반도체 장치(300)는 영역(310) 내에 위치한 더미 금속 비아(235)를 포함한다. 영역(310)은 하부 금속 층(210a-c)(M1-M3)을 포함하도록 영역(310)이 확장되어 있는 것을 제외하고는 도 2의 영역(240)과 유사하다. 따라서, 더미 금속 비아(235)는 본딩 패드(260) 또는 최상부 금속층(210i)(M9)의 금속 패드(248) 바로 아래의 금속층(210a-g) 사이에 삽입될 수 있다. 따라서, 비아 밀도는 금속 패드(248) 또는 본딩 패드(260)의 영역 아래에서 국부적으로 계산될 수 있다. 예를 들어, 일 실시예에서의 비아 밀도, (영역(310)의 하나 이상의 IMD 층 내의) 더미 금속 비아(235) 및 실제 금속 비아(230)는 약 1.5% 의 비아 밀도를, 또는 다른 실시예에서 약 3.0%의 비아 밀도를 수립하도록 결합할 수 있다. 다른 실시예에서, 더미 금속 비아(235)는 영역(310)의 (M4와 M5 사이의) IMD 층(220) 내에 1.5% 보다 더 큰 비아 밀도를 수립하도록 금속 층(210d)(M4)과 금속층(210e)(M5) 사이에 삽입될 수 있다.
하부 금속층 사이에 위치한 추가 더미 금속 비아는 영역(310) 내의 IMD 층(220)의 기계적 강도를 더 개선할 수 있다. 반도체 장치(300)가 단일 금속 패드 구성을 선택적으로 이용할 수 있어, 더미 금속 비아가 또한 금속 층(210g)(M7)과 금속층(210h)(M8) 사이에 삽입될 수 있음을 유의해야 한다.
도 4를 참고하면, 본 발명의 다양한 태양에 따른 패드 구조를 가지는 반도체 장치(400)에 관한 단면도를 나타낸다. 실시예에서, 반도체 장치(400)는 도 1의 방법(100)에 따라 제조될 수 있다. 반도체 장치(400)는 이하 언급된 차이를 제외하고는 도 2의 반도체 장치(200)와 유사하다. 따라서, 도 2 및 4에서의 유사한 피처는 간단함 및 명료함을 위해 동일한 번호가 매겨져 있다. 반도체 장치(400)는 영역(410) 내에 위치한 더미 금속 비아(235)를 포함한다. 영역(410)이 와이어 본딩 어셈블리(270)의 와이어 범프 구조의 바로 밑에 있는 점을 제외하고는 도 2의 영역(240)과 유사하다. 따라서, 더미 금속 비아(235)는 와이어 본딩 어셈블리의 와이어 범프 구조(420)의 바로 밑에 있는 금속 층(210d-g)(M4-M7) 사이에 위치한다. 따라서, 비아 밀도는 와이어 범프 구조(420)의 영역 아래에서 국부적으로 계산될 수 있다. 예를 들어, 와이어 범프 구조는 직경 D를 가질 수 있고, 와이어 범프 구조 아래의 국부 영역은 (D2/4*π)로 표현할 수 있다.
일 실시예에서, (영역(410)의 하나 이상의 IMD 층 내의) 더미 금속 비아(235) 및 실제 금속 비아(230)는 약 1.5%의 비아 밀도를 수립하기 위해 결합될 수 있다. 또다른 실시예에서, (영역(410)의 하나 이상의 IMD 층 내의) 더미 금속 비아(235) 및 실제 금속 비아(230)는 약 3.0%의 비아 밀도를 수립하기 위해 결합할 수 있다. 다른 실시예에서, 더미 금속 비아(235)는 영역(410)의 (M4와 M5 사이의) IMD 층(220) 내의 1.5 % 보다 더 큰 비아 밀도를 수립하기 위해 금속 층(210d)((M4)와 금속층(210e)(M5) 사이에 삽입될 수 있다. 반도체 장치(400)가 단일 금속 패드 구성을 선택적으로 이용할 수 있고, 따라서 더미 금속 비아가 마찬가지로 금속 층(210g)(M7)와 금속층(210h)(M8) 사이에 삽입될 수 있음을 유의해야 한다. 또한, 더미 금속 비아(235)가 금속 층(210d-g)(M4-M7) 사이에 배치되어 있더라도, 더미 금속 비아가 도 3에 개시된 실시예와 유사한 하부 금속층(M1-M3) 사이에 추가로 위치할 수 있음을 이해한다.
도 5를 보면, 본 발명의 다양한 태양에 따른 패드 구조를 가지는 반도체 장치(500)의 단면도를 설명한다. 실시예에서, 반도체 장치(500)는 도 1의 방법(100)에 따라 제조될 수 있다. 반도체 장치(500)는 이하 언급된 차이를 제외하고는 도 2의 반도체 장치(200)와 유사하다. 따라서, 도 2 및 5에서의 유사한 피처는 간단함 및 명료함을 위해 동일한 번호가 매겨져 있다. 반도체 장치(500)는 도 2의 와이어 결합 어셈블리(270) 대신에 플립-칩(flip-chip) 어셈블리(510)를 포함한다. 플립-칩 어셈블리(510)는 회로 보드 또는 기판 상으로 페이스-다운(face-down) 반도체 장치(500)의 직접 전기 연결을 제공한다. 플립-칩 어셈블리(510)는 공지되어 있고 상세히 본 명세서에서 설명되지 않은 칩 패키징의 하나의 유형이다. 플립-칩 어셈블리(510)는 본딩 패드(260) 상에 형성된 UBM(under bump metallization) 구조(512)를 포함할 수 있다. UBM 구조(512)는 본딩 패드(260) 및 패시베이션 층(Pass-2)(262)로의 적절한 부착, 그 아래 물질에 대한 보호, 및 솔더 볼(solder ball)(514)을 위한 습윤을 제공하는 다양한 층을 포함할 수 있다. 솔더볼(514)은 증발증착(evaporation), 전기도금, 인쇄, 젯팅(jetting), 스터드 범핑, 또는 다른 적절한 기술에 의해 UBM 상에 형성될 수 있다. 비록 반도체 장치(500)가 영역(240) 내에 위치한 더미 금속 비아(235)를 가지고 있다고 도시되어 있더라도, 영역(240)이 도 3에 개시된 실시예와 유사한 하부 금속층(M1-M4)을 포함하도록 확장될 수 있음을 이해한다.
도 6을 참고하면, 도 2-5의 다양한 반도체 장치(200, 300, 400, 500)에서 이행될 수 있는 더미 금속 비아의 실시예에 관한 개략도(600)를 설명한다. 본 실시예에서, 다양한 구체적 치수는 32 nm 기술 노드 공정에 관련한다. 다른 치수가 다른 기술 노드 공정(예를 들어, 60 nm, 45nm, 등)에 대해 이행될 수 있음을 이해한다. 개략도(600)는 더미 금속 비아를 가지는 설계 레이아웃을 생성하기 위해 이용될 수 있다. 개략도(600)는 (도 2-5의 금속층(210a-i)과 같은) 2 개의 인접한 금속층을 나타낸다. 전술한 바와 같이, 인접한 금속층은 임의 기능 회로 및/또는 패드에 전기적으로 연결되지 않은 더미 금속 라인(602, 604)을 각각 포함할 수 있다. 더미 금속 라인(602, 604)은 더미 금속 비아(610)에 의해 서로 연결될 수 있다. 더미 금속 라인(602)은 약 0.8 um인 너비(615)를 포함하는 정사각형 형태를 가질 수 있다. 더미 금속 라인(604)은 더미 금속 라인(602)과 유사한 형태 및 크기를 가질 수 있다. 더미 금속 라인(602)은 0.7 um인 더미 금속 라인(604)와 겹침(617)을 가질 수 있다. 더미 금속 비아(610)는 대략 0.35 um인 너비(619)를 포함하는 정사각형 형태를 가질 수 있다. 더미 금속 비아(610)는 대략 0.175 um인 일정 거리에서 더미 금속 라인(602)으로부터 이격될 수 있다(621, 623). 타원, 원, 직사각형, 다른 다각형 및 불규칙 형태와 같은 다른 형태가 마찬가지로 더미 금속 비아 및 더미 금속 라인에 대해 이행될 수 있음을 유의해야 한다.
도 7을 참고하면, 도 2-5의 다양한 반도체 장치(200, 300, 400, 500)에서 이행될 수 있는 더미 금속 비아의 또다른 실시예에 관한 개략도(700)를 설명한다. 본 실시예에서, 다양한 구체적 치수는 32 nm 기술 노드 공정에 관련한다. 다른 치수가 다른 기술 노드 공정(예를 들어, 60 nm, 45nm, 등)에 대해 이행될 수 있음을 이해한다. 개략도(700)는 더미 금속 비아를 가지는 설계 레이아웃을 발생하는데 사용될 수 있다. 개략도(700)는 (도 2-5의 금속층(210a-i)과 같은) 2 개의 인접한 금속층을 나타낸다. 전술한 바와 같이, 인접한 금속층은 임의 기능 회로 및/또는 패드에 전기적으로 연결되지 않은 더미 금속 라인(702, 704)을 각각 포함할 수 있다. 더미 금속 라인(702, 704)은 더미 금속 비아(710, 712)에 의해 서로 연결될 수 있다. 더미 금속 라인(702)은 약 0.8 um인 너비(715)를 포함하는 정사각형 형태를 가질 수 있다. 더미 금속 라인(704)은 더미 금속 라인(702)과 유사한 형태 및 크기를 가질 수 있다. 더미 금속 라인(702)은 대략 0.7 um인 더미 금속 라인(704)과 겹침(717)을 가질 수 있다. 더미 금속 비아(710, 712)는 약 0.14 um인 너비(719)를 포함하는 정사각형 형태를 가질 수 있다. 더미 금속 비아(710)는 대략 0.065 um인 일정 거리에서 더미 금속 라인(702)으로부터 이격될 수 있다(721, 723). 더미 금속 비아(712)는 대략 0.29 um인 일정 거리에서 더미 금속 라인(710)으로부터 이격될 수 있다(725, 727). 타원, 원, 직사각형, 다른 다각형 및 불규칙 형태와 같은 다른 형태가 마찬가지로 더미 금속 비아 및 더미 금속 라인에 대해 이행될 수 있음을 유의해야 한다.
도 8을 참고하면, 도 2-5의 다양한 반도체 장치(200, 300, 400, 500)에서 이행될 수 있는 더미 금속 비아의 또다른 실시예에 관한 개략도(800)를 설명한다. 본 실시예에서, 다양한 구체적 치수는 32 nm 기술 노드 공정에 관련한다. 다른 치수가 다른 기술 노드 공정(예를 들어, 60 nm, 45nm, 등)에 대해 이행될 수 있음을 이해한다. 개략도(800)는 더미 금속 비아를 가지는 설계 레이아웃을 발생하는데 사용될 수 있다. 개략도(800)는 (도 2-5의 금속층(210a-i)과 같은) 2 개의 인접한 금속층을 나타낸다. 전술한 바와 같이, 인접한 금속층은 임의 기능 회로 및/또는 패드에 전기적으로 연결되지 않은 더미 금속 라인(802, 804)을 각각 포함할 수 있다. 더미 금속 라인(802)은 더미 금속 비아(810, 811, 812, 813)에 의해 서로 연결될 수 있다. 더미 금속 라인(802, 804)은 약 0.8 um인 너비(815)를 포함하는 정사각형 형태를 가질 수 있다. 더미 금속 라인(804)은 더미 금속 라인(802)과 유사한 형태 및 크기를 가질 수 있다. 더미 금속 라인(802)은 대략 0.7 um인 더미 금속 라인(804)과 겹침(817)을 가질 수 있다. 더미 금속 비아(810-813)는 약 0.12 um인 너비(819)를 포함하는 정사각형 형태를 가질 수 있다. 더미 금속 비아(810)는 대략 0.14 um인 일정 거리에서 더미 금속 라인(802)으로부터 이격될 수 있다(821, 823). 더미 금속 비아(810-813)는 대략 0.18 um인 일정 거리에서 서로 이격될 수 있다(825, 827). 타원, 원, 직사각형, 다른 다각형 및 불규칙 형태와 같은 다른 형태가 마찬가지로 더미 금속 비아 및 더미 금속 라인에 대해 이행될 수 있음을 유의해야 한다.
당업자가 다음의 상세한 설명을 더 잘 이해할 수 있도록 전술한 내용은 몇 가지의 실시예에 관한 특징을 개략하였다. 당업자는 본 발명의 실시예에 관한 동일한 이점을 달성하고/하거나 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계하거나 또는 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수 있음을 이해해야 한다. 위에서 나열한 처리 단계들의 다양한 조합이 동시에 또는 함께 사용될 수 있음을 이해한다. 또한, 몇 실시예에서 설명되고 논의된 특징은 다른 실시예와 관련하여 위에서 설명되고 논의된 특징과 결합될 수 있다. 당업자는 또한 이와 같은 등가 구성이 본 발명의 범위 및 기술사상을 벗어 나지 않고, 본 명세서의 범위 및 기술 사상을 벗어남이 없이 다양한 변경, 치환 및 수정을 할 수 있음을 인식해야 한다. 예를 들어, 전술한 실시예들은 임의 칩 패키징 공정으로 사용될 수 있으며, 이는 와이어 본딩, 플립 칩, 칩 본딩 및 솔더 범프 본딩을 포함할 수 있지만 이에 제한되지 않는다. 또한, 비록 도 6-8을 참고로 하여 전술한 다양한 실시예가 인접한 금속 층의 더미 금속 라인을 연결하기 위한 특정 개수의 더미 비아를 가지더라도, 비아의 개수 및 위치는 상호접속 구조의 유전층의 기계적 강도를 개선하기 위해 변경될 수 있음을 이해한다.
본 발명의 내용에 포함되어 있음.

Claims (14)

  1. 반도체 기판 안에 형성된 복수의 마이크로전자 소자를 가지는 반도체 기판;
    복수의 금속 층 및 금속 층을 분리하기 위한 복수의 IMD(inter-metal dielectric) 층을 포함하며, 기판상에 형성된 상호접속 구조;
    적어도 2 개의 금속 층 사이에 위치한 하나 이상의 IMD 층 내에 형성된 복수의 더미 금속 비아;
    상기 IMD 층에 복수의 실제 금속(real metal) 비아; 및
    더미 금속 비아 상에 바로 그리고 최상부 금속 층 내에 형성된 패드 구조를 포함하고,
    금속 층은 최상부 금속 층, 최하부 금속 층, 및 최상부 금속 층과 최하부 금속 층 사이에 위치한 적어도 2 개의 금속 층을 포함하고,
    더미 금속 비아 및 실제 금속 비아는 패드 구조 바로 밑에 있는 상호접속 구조의 영역 내에서 계산될 수 있는, 1.5% 보다 큰 비아 밀도를 수립하기 위해 결합하는 반도체 장치.
  2. 제 1 항에 있어서,
    적어도 2 개의 금속 층은 더미 금속 라인을 각각 포함하는 인접한 금속 층이고, 인접한 금속 층의 더미 금속 라인은, 각각 더미 금속 비아 중 하나를 거쳐 연결되어 있는 반도체 장치.
  3. 제 1 항에 있어서,
    금속 층은 최상부 금속 층에 가장 인접한 금속 층을 포함하고, 상기 가장 인접한 금속 층은 복수의 상부 금속 비아를 거쳐 최상부 금속 층의 패드 구조에 연결되어 있는 또다른 패드 구조를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    적어도 2 개의 금속 층은 7 개의 금속 층을 포함하고;
    더미 금속 비아는 7 개의 금속 층 중 임의 2 개의 금속 층 사이에 배치되어 있는 반도체 장치.
  5. 제 4 항에 있어서,
    더미 금속 비아는 최상부 금속 층에 가장 가까운 7 개의 금속 층 중 임의 5 개의 금속 층 사이에 배치되어 있는 반도체 장치.
  6. 제 1 항에 있어서,
    IMD 층은 2.4를 초과하지 않는 유전 상수를 가지는 반도체 장치.
  7. 제 1 항에 있어서,
    패드 구조에 연결되는 플립-칩 어셈블리 및 와이어 본딩 어셈블리 중 하나를 더 포함하는 반도체 장치.
  8. 반도체 기판 안에 형성된 복수의 마이크로전자 소자를 가지는 반도체 기판을 제공하는 단계;
    기판상에 상호접속 구조를 형성하는 단계;
    하나 이상의 IMD 층 내에 복수의 실제 금속 비아를 형성하는 단계;
    적어도 2 개의 금속 층 사이에 위치한 하나 이상의 IMD 층 내에 복수의 더미 금속 비아를 형성하는 단계; 및
    더미 금속 비아 상에 바로 패드 구조를 형성하는 단계를 포함하고,
    상호접속 구조는 복수의 금속 층 및 복수의 IMD 층을 포함하며, 금속 층은 최상부 금속 층, 최하부 금속 층, 및 최상부 금속 층과 최하부 금속 층 사이에 위치한 적어도 2 개의 금속 층을 포함하며,
    패드 구조를 형성하는 단계는 최상부 금속 층 상에 본딩 패드를 형성하는 단계를 포함하고, 본딩 패드는 최상부 금속 층의 금속 패드에 연결되며,
    더미 금속 비아 및 실제 금속 비아는 패드 구조 바로 밑에 있는 상호접속 구조의 영역 내에서 계산될 수 있는, 1.5% 보다 큰 비아 밀도를 수립하기 위해 결합하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    패드 구조를 형성하는 단계는 상호접속 구조의 최상부 금속 층을 형성하는 동일 공정에서 수행되는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 방법은 본딩 패드 위에 플립-칩 어셈블리 및 와이어 본딩 어셈블리 중 하나를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    적어도 2 개의 금속 층은 7 개의 금속 층을 포함하고;
    더미 금속 비아는 7 개의 금속 층 중 임의 2 개의 금속 층 사이에 배치되어 있는 반도체 장치의 제조 방법.
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